JPH0734453B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0734453B2 JPH0734453B2 JP61216730A JP21673086A JPH0734453B2 JP H0734453 B2 JPH0734453 B2 JP H0734453B2 JP 61216730 A JP61216730 A JP 61216730A JP 21673086 A JP21673086 A JP 21673086A JP H0734453 B2 JPH0734453 B2 JP H0734453B2
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の製造方法、特にＰチャネ
ルMOS及びｎチャネルMOS素子からなるCMOS素子とバイポ
ーラ素子とを同一チップ上に形成してなる、いわゆるBI
−CMOS集積回路装置に関するものである。
ルMOS及びｎチャネルMOS素子からなるCMOS素子とバイポ
ーラ素子とを同一チップ上に形成してなる、いわゆるBI
−CMOS集積回路装置に関するものである。
一般にバイポーラ素子は占有チップ面積あたりのドライ
ブ能力が大であり、アナログ量処理の精度が高いが集積
度が低く、消費電力が多いなどの欠点があり、一方、CM
OS素子は消費電力が小さく、集積度が高いという特徴を
もっているので、バイポーラ素子を主体とするチップ上
にバイポーラ素子の上記欠点を補填するCMOS素子を組み
込むことが有効であり、その最も代表的なものとしてメ
モリセル部をCMOS素子で形成し、センスアンプや入出力
回路をバイポーラ素子で形成するスタティックRAM（ラ
ンダム アクセス メモリ（Random Access Memory））
がすでに製品化され、さらにBI−CMOSを用いたゲートア
レイLSIなどが販売されている。
ブ能力が大であり、アナログ量処理の精度が高いが集積
度が低く、消費電力が多いなどの欠点があり、一方、CM
OS素子は消費電力が小さく、集積度が高いという特徴を
もっているので、バイポーラ素子を主体とするチップ上
にバイポーラ素子の上記欠点を補填するCMOS素子を組み
込むことが有効であり、その最も代表的なものとしてメ
モリセル部をCMOS素子で形成し、センスアンプや入出力
回路をバイポーラ素子で形成するスタティックRAM（ラ
ンダム アクセス メモリ（Random Access Memory））
がすでに製品化され、さらにBI−CMOSを用いたゲートア
レイLSIなどが販売されている。
このような従来のBI−CMOS集積回路装置のうち、バイポ
ーラ素子としてnpnトランジスタを用いたものの製造方
法を第２図を用いて説明する。
ーラ素子としてnpnトランジスタを用いたものの製造方
法を第２図を用いて説明する。
まず第２図（Ａ）に示すように、ｐ型シリコン基板１上
にｎ形高不純物濃度の埋込み層２を形成したのち、ｎ形
低不純物濃度のエピタキシャル層３を成長させる。
にｎ形高不純物濃度の埋込み層２を形成したのち、ｎ形
低不純物濃度のエピタキシャル層３を成長させる。
ついで、耐酸化性膜（図示せず）をマスクとして選択酸
化をおこない、エピタキシャル層３における素子形成部
間を電気的に分離するための厚い酸化膜101を形成す
る。ここでは酸化膜分離法を用いた場合について説明す
るが、勿論ｐ−ｎ接合分離その他の方法についても同様
のことが言える。さらにMOSトランジスタ形成部のエピ
タキシャル層３にｐ形不純物拡散を行なってｐ−ウェル
層４を形成し、ゲート酸化膜102を成長した後、ゲート
電極となるｎ形高不純物濃度の多結晶シリコン膜201を
形成する。ここでゲート電極として、多結晶シリコン膜
の他、シリサイド膜（MoSi2，WSi2など）及びその複合
膜を使用する場合もある。
化をおこない、エピタキシャル層３における素子形成部
間を電気的に分離するための厚い酸化膜101を形成す
る。ここでは酸化膜分離法を用いた場合について説明す
るが、勿論ｐ−ｎ接合分離その他の方法についても同様
のことが言える。さらにMOSトランジスタ形成部のエピ
タキシャル層３にｐ形不純物拡散を行なってｐ−ウェル
層４を形成し、ゲート酸化膜102を成長した後、ゲート
電極となるｎ形高不純物濃度の多結晶シリコン膜201を
形成する。ここでゲート電極として、多結晶シリコン膜
の他、シリサイド膜（MoSi2，WSi2など）及びその複合
膜を使用する場合もある。
ついで第２図（Ｂ）に示す様に、レジスト膜301と上記
ゲート電極201をマスクとしてｎ形高不純物濃度の注入
を行って、ｎチャンネルMOSのソース層６、ドレイン層
７及びコレクタ電極取り出し層５を形成する。
ゲート電極201をマスクとしてｎ形高不純物濃度の注入
を行って、ｎチャンネルMOSのソース層６、ドレイン層
７及びコレクタ電極取り出し層５を形成する。
ついで第２図（Ｃ）に示すように新たなレジスト膜302
とゲート電極201をマスクとしてｐ形高不純物濃度の注
入を行ってＰチャンネルMOSのソース層９、ドレイン層1
0及び外部ベース層８を形成する。
とゲート電極201をマスクとしてｐ形高不純物濃度の注
入を行ってＰチャンネルMOSのソース層９、ドレイン層1
0及び外部ベース層８を形成する。
ついで第２図（Ｄ）に示すように、さらに新たなレジス
ト膜（図示せず）をマスクにしてｐ形低不純物濃度の注
入を行い、リンガラス膜等のパッシベーション膜401を
デポジションし、パッシベーション膜401の焼締めをか
ねてアニールを行い、活性ベース層11aを形成する。こ
のアニールによって、Ｐチャンネル及びｎチャンネルMO
Sのそれぞれのソース層、ドレイン層、さらには外部ベ
ース層やコレクタ電極取り出し層も同時に活性化されて
それぞれの拡散層が形成される。勿論、個別にそれぞれ
アニールを行っても良いが、一般的には工程簡略化のた
め、まとめて行なう。
ト膜（図示せず）をマスクにしてｐ形低不純物濃度の注
入を行い、リンガラス膜等のパッシベーション膜401を
デポジションし、パッシベーション膜401の焼締めをか
ねてアニールを行い、活性ベース層11aを形成する。こ
のアニールによって、Ｐチャンネル及びｎチャンネルMO
Sのそれぞれのソース層、ドレイン層、さらには外部ベ
ース層やコレクタ電極取り出し層も同時に活性化されて
それぞれの拡散層が形成される。勿論、個別にそれぞれ
アニールを行っても良いが、一般的には工程簡略化のた
め、まとめて行なう。
ついで第２図（Ｅ）に示す様にｎチャンネルMOSのソー
ス層6a及びドレイン層7aの電極取り出し用のコンタクト
を形成し、ここへｎ形高不純物濃度層12,13を拡散によ
り形成する。これは、ソース／ドレイン層はｎチャンネ
ルMOSトランジスタの高性能化を図るためできるだけ浅
く形成することが望ましく、その不純物には拡散係数の
小さい砒素（As）などを使うが、余り接合が浅くなりす
ぎるとフィード部の厚い酸化膜101の歪みや、コンタク
ト孔エッヂの影響で電極材料が異常拡散した時に接合を
横切って基板とショートを起こすために、コンタクト部
に拡散係数の大きなリン（Ｐ）などの不純物をさらに高
濃度に注入及び拡散して深めの電極取り出し層を形成す
るためである。
ス層6a及びドレイン層7aの電極取り出し用のコンタクト
を形成し、ここへｎ形高不純物濃度層12,13を拡散によ
り形成する。これは、ソース／ドレイン層はｎチャンネ
ルMOSトランジスタの高性能化を図るためできるだけ浅
く形成することが望ましく、その不純物には拡散係数の
小さい砒素（As）などを使うが、余り接合が浅くなりす
ぎるとフィード部の厚い酸化膜101の歪みや、コンタク
ト孔エッヂの影響で電極材料が異常拡散した時に接合を
横切って基板とショートを起こすために、コンタクト部
に拡散係数の大きなリン（Ｐ）などの不純物をさらに高
濃度に注入及び拡散して深めの電極取り出し層を形成す
るためである。
ついで第２図（Ｆ）に示すように、少なくともエミッタ
層形成のためにパッシベーション膜401に窓開けを行っ
てｎ形高不純物濃度（As）の導入を行い、さらにこの窓
は電極取り出しのコンタクト窓とする。これはバイポー
ラトランジスタの高性能化にはエミッタ層15が浅く、か
つ幅が狭いことが必須であるためである。一方、ドライ
ブ力の確保やベース抵抗の低減化でエミッタの長さは若
干長めとなっており、一般にエミッタは細長い長方形平
面パターンをしている。また、厚い酸化膜101の歪みの
影響を小さくするため酸化膜から離してエミッタ層を形
成している。一方、MOSトランジスタでは集積度が要求
され、ソース／ドレインコンタクトも最小パターンの正
方形で、かつ厚い酸化膜との距離もほとんど無い状態に
なっている。
層形成のためにパッシベーション膜401に窓開けを行っ
てｎ形高不純物濃度（As）の導入を行い、さらにこの窓
は電極取り出しのコンタクト窓とする。これはバイポー
ラトランジスタの高性能化にはエミッタ層15が浅く、か
つ幅が狭いことが必須であるためである。一方、ドライ
ブ力の確保やベース抵抗の低減化でエミッタの長さは若
干長めとなっており、一般にエミッタは細長い長方形平
面パターンをしている。また、厚い酸化膜101の歪みの
影響を小さくするため酸化膜から離してエミッタ層を形
成している。一方、MOSトランジスタでは集積度が要求
され、ソース／ドレインコンタクトも最小パターンの正
方形で、かつ厚い酸化膜との距離もほとんど無い状態に
なっている。
最後に、第２図（Ｇ）に示すように、少なくともＰチャ
ンネルMOSのソースコンタクト、ドレインコンタクト、
ベース・コンタクト及びヘート・コンタクト（図示せ
ず）を窓開けして低抵抗金属配線、例えばアルミニウム
（Al）で電極（ｎチャンネルMOSのソース501、ｎチャン
ネルMOSのドレイン502、ベース503、エミッタ504、コレ
クタ505、ＰチャンネルのMOSのソース506、Ｐチャンネ
ルMOSのドレイン507）を形成する。
ンネルMOSのソースコンタクト、ドレインコンタクト、
ベース・コンタクト及びヘート・コンタクト（図示せ
ず）を窓開けして低抵抗金属配線、例えばアルミニウム
（Al）で電極（ｎチャンネルMOSのソース501、ｎチャン
ネルMOSのドレイン502、ベース503、エミッタ504、コレ
クタ505、ＰチャンネルのMOSのソース506、Ｐチャンネ
ルMOSのドレイン507）を形成する。
このような集積回路装置を製造するにあたって、先の述
べた様にバイポーラトランジスタの高性能化のためには
さらにエミッタ層を浅くし、かつ電極つき抜けによる不
良を防止しなければならず、また、ｎチャンネルMOSト
ランジスタでのコンタクト窓開け工程、及び電極取り出
し層形成工程など煩雑な製造工程を必要とするという問
題点があった。
べた様にバイポーラトランジスタの高性能化のためには
さらにエミッタ層を浅くし、かつ電極つき抜けによる不
良を防止しなければならず、また、ｎチャンネルMOSト
ランジスタでのコンタクト窓開け工程、及び電極取り出
し層形成工程など煩雑な製造工程を必要とするという問
題点があった。
さらにMOS素子を高性能化するためチャンネル長を短縮
していくと、ソース、ドレインがエミッタ形成時に再拡
散して広がり、チャンネル長の制御が非常に困難となっ
てしきい値電圧（Vth）が劣化する（これをショートチ
ャンネル効果という）。特にＰチャンネルMOSでは、一
般的にソース、ドレイン不純物として拡散係数が大きい
ボロンを用いるため、この再拡散が大きな問題となる。
していくと、ソース、ドレインがエミッタ形成時に再拡
散して広がり、チャンネル長の制御が非常に困難となっ
てしきい値電圧（Vth）が劣化する（これをショートチ
ャンネル効果という）。特にＰチャンネルMOSでは、一
般的にソース、ドレイン不純物として拡散係数が大きい
ボロンを用いるため、この再拡散が大きな問題となる。
本発明は上記のような問題点を解決するためになされた
もので、高性能な半導体集積回路装置を得ることがで
き、かつ製造工程が簡単な半導体集積回路装置の製造方
法を提供することを目的とする。
もので、高性能な半導体集積回路装置を得ることがで
き、かつ製造工程が簡単な半導体集積回路装置の製造方
法を提供することを目的とする。
本発明に係る半導体集積回路装置の製造方法は、ｎチャ
ンネルMOS素子のソース・ドレイン層を形成した後、バ
イポーラ素子の活性ベース層を形成し、ｎチャンネルMO
S素子のソース及びドレイン層が形成された領域のコン
タクトとバイポーラ素子のエミッタ領域のコンタクトを
同時に形成し、その後上記各領域上に高濃度不純物を含
むシリコン膜を形成し、該膜からの拡散により上記ソー
ス，ドレイン層の電極取出し層、及びエミッタ層を同時
に形成するとともに、上記シリコン膜をこれらの層の取
り出し電極として残存させ、その後ｐチャンネルMOS素
子のソース，ドレインと、バイポーラ素子の外部ベース
電極取り出し層とを同時に形成するようにしたものであ
る。
ンネルMOS素子のソース・ドレイン層を形成した後、バ
イポーラ素子の活性ベース層を形成し、ｎチャンネルMO
S素子のソース及びドレイン層が形成された領域のコン
タクトとバイポーラ素子のエミッタ領域のコンタクトを
同時に形成し、その後上記各領域上に高濃度不純物を含
むシリコン膜を形成し、該膜からの拡散により上記ソー
ス，ドレイン層の電極取出し層、及びエミッタ層を同時
に形成するとともに、上記シリコン膜をこれらの層の取
り出し電極として残存させ、その後ｐチャンネルMOS素
子のソース，ドレインと、バイポーラ素子の外部ベース
電極取り出し層とを同時に形成するようにしたものであ
る。
この発明においては、ｎチャンネルMOS素子のソース及
びドレイン電極の取り出し層とエミッタ層とを、これら
の上に形成され、のちにこれらの層の取り出し電極とな
るシリコン膜からの拡散により同時に形成したから、ｎ
チャンネルMOS素子の電極取り出し層とバイポーラ素子
のエミッタ層とが同時に形成され、製造工程を簡略化で
き、また、同時に浅いエミッタ層を容易に形成でき、さ
らに接合ショート不良を防止でき、さらにその後にｐチ
ャンネルMOS素子のソース，ドレイン層を形成したの
で、その再拡散を防止できる。またさらに、上記ｐチャ
ンネルMOS素子のソース・ドレイン層とともに上記バイ
ポーラ素子のベース電極取り出し層とを同時に形成し
て、製造工程の増加を招くことなくベース抵抗の低減を
図ることができる。
びドレイン電極の取り出し層とエミッタ層とを、これら
の上に形成され、のちにこれらの層の取り出し電極とな
るシリコン膜からの拡散により同時に形成したから、ｎ
チャンネルMOS素子の電極取り出し層とバイポーラ素子
のエミッタ層とが同時に形成され、製造工程を簡略化で
き、また、同時に浅いエミッタ層を容易に形成でき、さ
らに接合ショート不良を防止でき、さらにその後にｐチ
ャンネルMOS素子のソース，ドレイン層を形成したの
で、その再拡散を防止できる。またさらに、上記ｐチャ
ンネルMOS素子のソース・ドレイン層とともに上記バイ
ポーラ素子のベース電極取り出し層とを同時に形成し
て、製造工程の増加を招くことなくベース抵抗の低減を
図ることができる。
以下本発明の一実施例について説明する。
第１図（Ａ）ないし（Ｄ）は本発明の一実施例による半
導体集積回路装置の主たる製造工程での試料の断面を示
し、図において、第２図と同一符号は同一のものを示
し、202,203はそれぞれソース，ドレイン領域上に形成
されたシリコン膜、204はエミッタ領域に形成されたシ
リコン膜である。
導体集積回路装置の主たる製造工程での試料の断面を示
し、図において、第２図と同一符号は同一のものを示
し、202,203はそれぞれソース，ドレイン領域上に形成
されたシリコン膜、204はエミッタ領域に形成されたシ
リコン膜である。
次に製造方法について説明する。
まず、第２図（Ａ），（Ｂ）を用いて説明した従来方法
と全く同様な方法により、コレクタ電極取り出し層５、
ソース，ドレイン層6,7、及びゲート部201を形成した
後、第１図（Ａ）に示す様に、レジスト膜（303）をマ
スクとしてイオン注入を行い活性ベース層11を形成す
る。
と全く同様な方法により、コレクタ電極取り出し層５、
ソース，ドレイン層6,7、及びゲート部201を形成した
後、第１図（Ａ）に示す様に、レジスト膜（303）をマ
スクとしてイオン注入を行い活性ベース層11を形成す
る。
ついで第１図（Ｂ）に示す様に、酸化膜402をデポジシ
ョンした後ｎチャンネルMOS素子のソース，ドレイン電
極取出しのための窓開けのみならず、少なくともエミッ
タ層形成のための窓開けを行ってｎ形高不純物濃度のシ
リコン膜をデポジションし、該窓開け部を覆いかくす様
にパターニング，エッチングし、さらにシリコン膜（20
2,203,204）から不純物導入を行ってソース電極取り出
し層12,ドレイン電極取り出し層13,及びエミッタ層15を
形成する。ここで、上記シリコン膜としてはｎ形不純物
（As）をドープしたドープトポリシリコン膜を用いて
も、あるいはノンドープト膜を用いてよいが、ノンドー
プト膜の場合、該膜をデポジションした後、ｎ形不純物
をイオン注入する必要がある。また、上記シリコン膜は
不純物拡散源となる一方、低抵抗電極との間にあって該
電極材（Al）の異常拡散時の接合への拡散のバリアとな
っている。
ョンした後ｎチャンネルMOS素子のソース，ドレイン電
極取出しのための窓開けのみならず、少なくともエミッ
タ層形成のための窓開けを行ってｎ形高不純物濃度のシ
リコン膜をデポジションし、該窓開け部を覆いかくす様
にパターニング，エッチングし、さらにシリコン膜（20
2,203,204）から不純物導入を行ってソース電極取り出
し層12,ドレイン電極取り出し層13,及びエミッタ層15を
形成する。ここで、上記シリコン膜としてはｎ形不純物
（As）をドープしたドープトポリシリコン膜を用いて
も、あるいはノンドープト膜を用いてよいが、ノンドー
プト膜の場合、該膜をデポジションした後、ｎ形不純物
をイオン注入する必要がある。また、上記シリコン膜は
不純物拡散源となる一方、低抵抗電極との間にあって該
電極材（Al）の異常拡散時の接合への拡散のバリアとな
っている。
ついで第１図（Ｃ）に示すように、ホトレジスト膜302
をマスクとして酸化膜402をエッチング除去してｐ形不
純物をイオン注入し、ベース電極取り出し層8,pチャン
ネルMOS素子のソース9,ドレイン10を形成する。ここで
酸化膜402を100nm程度と薄くした場合、上記酸化膜402
のエッチング及び次工程でのノンドープ酸化膜のデポジ
ションが不要となる一方で、エミッタ電極のシリコン膜
204とベース層11aとの間の容量が若干増すこととなる
が、これは製造工程の簡約化と特性への悪影響のかね合
いの問題となる。
をマスクとして酸化膜402をエッチング除去してｐ形不
純物をイオン注入し、ベース電極取り出し層8,pチャン
ネルMOS素子のソース9,ドレイン10を形成する。ここで
酸化膜402を100nm程度と薄くした場合、上記酸化膜402
のエッチング及び次工程でのノンドープ酸化膜のデポジ
ションが不要となる一方で、エミッタ電極のシリコン膜
204とベース層11aとの間の容量が若干増すこととなる
が、これは製造工程の簡約化と特性への悪影響のかね合
いの問題となる。
ついで第１図（Ｄ）に示すようにレジスト膜302を除去
した後、パッシベーション膜としてノンドープ酸化膜と
リンガラスをデポジションし、パッシベーション膜（40
1）の焼締めとさらにソース，ドレイン層の活性化をか
ねて900℃前後の温度でアニール処理を行なう。このア
ニール処理の際のエミッタ層の再拡散は、ｎ形不純物と
して拡散係数の小さい砒素AsやアンチモンSbを用いてい
るので、非常に小さく、トランジスタの電流増幅率（h
FE）の制御への影響はほとんどない。またこのときベー
ス層11a,nチャンネルMOS素子のソース層6a,ドレイン層7
aはそれぞれ再拡散されてベース層11b,ソース層6b,ドレ
イン層7bとなる。さらに、外部ベース層8a及びＰチャン
ネルMOS素子のソース層9b、ドレイン層10b、さらには第
２の多結晶シリコン層（エミッタ電極部204と、ｎチャ
ンネルMOS素子のソース層6b及びドレイン層7b）上のパ
ッシベーション膜401に窓開けを行い、アルミニウム電
極501,502,503,504,505,506,507および配線（図示せ
ず）を施す。ここで、多結晶シリコン膜を電極配線とし
て使う場合、アルミニウムなどの金属配線に比べ、抵抗
が高くなるので、もし回路上問題があるばあいには、パ
ッシベーション膜401をデポジションする前に上記多結
晶シリコン膜上にモリブデンシリサイドやチタンシリサ
イドなどの高導電性耐熱材料からなる層を形成して抵抗
を下げるようにするとよい。
した後、パッシベーション膜としてノンドープ酸化膜と
リンガラスをデポジションし、パッシベーション膜（40
1）の焼締めとさらにソース，ドレイン層の活性化をか
ねて900℃前後の温度でアニール処理を行なう。このア
ニール処理の際のエミッタ層の再拡散は、ｎ形不純物と
して拡散係数の小さい砒素AsやアンチモンSbを用いてい
るので、非常に小さく、トランジスタの電流増幅率（h
FE）の制御への影響はほとんどない。またこのときベー
ス層11a,nチャンネルMOS素子のソース層6a,ドレイン層7
aはそれぞれ再拡散されてベース層11b,ソース層6b,ドレ
イン層7bとなる。さらに、外部ベース層8a及びＰチャン
ネルMOS素子のソース層9b、ドレイン層10b、さらには第
２の多結晶シリコン層（エミッタ電極部204と、ｎチャ
ンネルMOS素子のソース層6b及びドレイン層7b）上のパ
ッシベーション膜401に窓開けを行い、アルミニウム電
極501,502,503,504,505,506,507および配線（図示せ
ず）を施す。ここで、多結晶シリコン膜を電極配線とし
て使う場合、アルミニウムなどの金属配線に比べ、抵抗
が高くなるので、もし回路上問題があるばあいには、パ
ッシベーション膜401をデポジションする前に上記多結
晶シリコン膜上にモリブデンシリサイドやチタンシリサ
イドなどの高導電性耐熱材料からなる層を形成して抵抗
を下げるようにするとよい。
このように、本実施例では、ｎチャンネルMOSトランジ
スタのソース及びドレイン電極取り出し層と、バイポー
ラトランジスタのエミッタ層とを同時に形成したので、
製造工程を簡略化でき、又、上記電極取り出し層及びエ
ミッタ層をシリコン膜から不純物を導入して形成するよ
うにしたので、浅いエミッタ層を容易に形成でき、かつ
該シリコン膜による電極の低抵抗金属材の異常拡散によ
り接合ショート不良を防止できる。また拡散係数の大き
な不純物（ボロン）を使用するｐチャンネルMOSのソー
ス，ドレインの形成をエミッタ形成後に行なうようにし
たので、ショートチャンネルMOSに対しても安定なVthの
制御を行なうことができる。また、ｎ形高不純物濃度を
含む多結晶シリコン膜をエミッタ拡散形成用拡散源とし
て利用するようにしたので、ｐチャンネルMOS素子のソ
ース，ドレイン形成を最後に行っても、バイポーラトラ
ンジスタの高周波特性を確保できる。さらに、ソース，
ドレイン形成時に外部ベース層も同時に形成するように
したので、ベース抵抗を低減化でき高周波化に役立てる
ことができる。
スタのソース及びドレイン電極取り出し層と、バイポー
ラトランジスタのエミッタ層とを同時に形成したので、
製造工程を簡略化でき、又、上記電極取り出し層及びエ
ミッタ層をシリコン膜から不純物を導入して形成するよ
うにしたので、浅いエミッタ層を容易に形成でき、かつ
該シリコン膜による電極の低抵抗金属材の異常拡散によ
り接合ショート不良を防止できる。また拡散係数の大き
な不純物（ボロン）を使用するｐチャンネルMOSのソー
ス，ドレインの形成をエミッタ形成後に行なうようにし
たので、ショートチャンネルMOSに対しても安定なVthの
制御を行なうことができる。また、ｎ形高不純物濃度を
含む多結晶シリコン膜をエミッタ拡散形成用拡散源とし
て利用するようにしたので、ｐチャンネルMOS素子のソ
ース，ドレイン形成を最後に行っても、バイポーラトラ
ンジスタの高周波特性を確保できる。さらに、ソース，
ドレイン形成時に外部ベース層も同時に形成するように
したので、ベース抵抗を低減化でき高周波化に役立てる
ことができる。
以上のように本発明によれば、ｎチャンネルMOS素子の
ソース及びドレイン電極の取り出し層とエミッタ層と
を、これらの上に形成された、のちにこれらの層の取り
出し電極となるシリコン膜からの拡散により同時に形成
し、エミッタ層形成後にｐチャンネルMOS素子のソース
及びドレイン層を形成したので、高性能な半導体集積回
路装置を得ることができ、しかも製造工程を簡単にする
ことができる効果がある。
ソース及びドレイン電極の取り出し層とエミッタ層と
を、これらの上に形成された、のちにこれらの層の取り
出し電極となるシリコン膜からの拡散により同時に形成
し、エミッタ層形成後にｐチャンネルMOS素子のソース
及びドレイン層を形成したので、高性能な半導体集積回
路装置を得ることができ、しかも製造工程を簡単にする
ことができる効果がある。
また、上記ｎチャンネルMOS素子のソース・ドレイン層
と同時に、上記バイポーラ素子のベース電極取り出し層
とを同時に形成することで、製造工程を追加することな
くベース抵抗を低減でき、素子の高周波化を図ることが
できる効果がある。
と同時に、上記バイポーラ素子のベース電極取り出し層
とを同時に形成することで、製造工程を追加することな
くベース抵抗を低減でき、素子の高周波化を図ることが
できる効果がある。
第１図は本発明の一実施例による半導体集積回路装置の
製造工程の主たる工程での試料の断面を示す図、第２図
は従来のBI−CMOS集積回路装置の製造工程での試料の断
面を示す図である。 １はｐ形シリコン基板、２はｎ形高不純物濃度の埋込み
層、３はｎ形低不純物濃度のエピタキシャル層、４はｐ
形ウェル層、5,5a,5b,5cはコレクタ電極取り出し層、6,
6a,6b,6cはｎチャンネルMOSのソース層、7,7a,7b,7cは
ｎチャンネルMOSのドレイン層、8,8a,8b,8cは外部ベー
ス層、9,9a,9b,9cはｐチャンネルMOSのソース層、10,10
a,10b,10cはｐチャンネルMOSのドレイン層、11,11a,11
b,11cはベース層、12,12aはｎチャンネルMOSのソース電
極取り出し層、13,13aはｎチャンネルMOSのドレイン電
極取り出し層、15はエミッタ層、202,203,204は高不純
物濃度拡散シリコン膜。 なお図中同一符号は同一又は相当部分を示す。
製造工程の主たる工程での試料の断面を示す図、第２図
は従来のBI−CMOS集積回路装置の製造工程での試料の断
面を示す図である。 １はｐ形シリコン基板、２はｎ形高不純物濃度の埋込み
層、３はｎ形低不純物濃度のエピタキシャル層、４はｐ
形ウェル層、5,5a,5b,5cはコレクタ電極取り出し層、6,
6a,6b,6cはｎチャンネルMOSのソース層、7,7a,7b,7cは
ｎチャンネルMOSのドレイン層、8,8a,8b,8cは外部ベー
ス層、9,9a,9b,9cはｐチャンネルMOSのソース層、10,10
a,10b,10cはｐチャンネルMOSのドレイン層、11,11a,11
b,11cはベース層、12,12aはｎチャンネルMOSのソース電
極取り出し層、13,13aはｎチャンネルMOSのドレイン電
極取り出し層、15はエミッタ層、202,203,204は高不純
物濃度拡散シリコン膜。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】npn型バイポーラトランジスタとＰチャネ
ルMOSトランジスタとｎチャネルMOSトランジスタとを同
一半導体基板に形成してなる半導体集積回路装置の製造
方法において、 上記半導体基板の一主面に、上記npn型バイポーラトラ
ンジスタを形成するためのｎ型の第１の素子形成領域
と、上記ＰチャネルMOSトランジスタを形成するための
ｎ型の第２の素子形成領域と、上記ｎチャネルMOSトラ
ンジスタを形成するためのｐ型の第３の素子形成領域と
を互いに電気的に分離して設ける工程と、 上記半導体基板の第３の素子形成領域の一主面にｎ型不
純物をイオン注入することによって上記ｎチャネルMOS
トランジスタのソース層及びドレイン層を形成する工程
と、 上記ｎチャネルMOSトランジスタのソース領域及びドレ
イン領域を形成した後、上記半導体基板の第１の素子形
成領域の一主面にｐ型不純物をイオン注入することによ
って上記npn型バイポーラトラトランジスタの活性ベー
ス層を形成する工程と、 上記半導体基板の一主面上に絶縁膜を形成し、該絶縁膜
の、上記Ｎ型チャネルMOSトランジスタのソース層及び
ドレイン層と上記npn型バイポーラトランジスタのエミ
ッタ形成領域上に対応する領域に、第１ないし第３の開
口部を形成する工程と、 上記絶縁膜の第１の開口部を介して上記ｎチャネルMOS
トランジスタのソース層の露出面と接し、かつ一部が上
記絶縁膜上に延在したＮ型不純物を含む第１のシリコン
膜と、上記絶縁膜の第２の開口部を介して上記ｎチャネ
ルMOSトランジスタのドレイン層の露出面と接し、か
つ、一部が上記絶縁膜上に延在したｎ型不純物を含む第
２のシリコン膜と、上記絶縁膜の第３の開口部を介して
上記npn型バイポーラトランジスタのエミッタ形成領域
の露出面と接し、かつ、一部が上記絶縁膜上に延在した
ｎ型不純物を含む第３のシリコン膜を互いに電気的に絶
縁された状態で形成する工程と、 上記第１のシリコン膜をｎ型不純物拡散源として上記ｎ
チャネルMOSトランジスタのソース電極取り出し層を、
上記第２のシリコン膜をｎ型不純物拡散源として上記ｎ
チャネルMOSトランジスタのドレイン電極取り出し層
を、上記第３のシリコン膜をｎ型不純物拡散源として上
記npn型バイポーラトランジスタのエミッタ層をそれぞ
れ形成する工程と、 上記npn型バイポーラトランジスタのエミッタ層を形成
した後、上記半導体基板の第２の素子形成領域の一主面
における上記ＰチャネルMOSトランジスタのソース形成
領域及びドレイン形成領域の表面と、上記半導体基板の
第１の素子形成領域の一主面における上記npn型バイポ
ーラトランジスタの活性ベース層のベース電極取り出し
形成領域の表面とを露出させ、上記ＰチャネルMOSトラ
ンジスタのソース形成領域及びドレイン形成領域の露出
面と上記npn型バイポーラトランジスタのベース電極取
り出し形成領域の露出面からｐ型不純物をイオン注入す
ることによって、上記ＰチャネルMOSトランジスタのソ
ース層及びドレイン層と上記npn型バイポーラトランジ
スタのベース電極取り出し層とを同時に形成する工程と
を備えたことを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216730A JPH0734453B2 (ja) | 1986-09-12 | 1986-09-12 | 半導体集積回路装置の製造方法 |
| GB8717473A GB2193036B (en) | 1986-07-24 | 1987-07-23 | Method of fabricating a semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216730A JPH0734453B2 (ja) | 1986-09-12 | 1986-09-12 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6372148A JPS6372148A (ja) | 1988-04-01 |
| JPH0734453B2 true JPH0734453B2 (ja) | 1995-04-12 |
Family
ID=16693028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61216730A Expired - Lifetime JPH0734453B2 (ja) | 1986-07-24 | 1986-09-12 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734453B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05226589A (ja) * | 1992-02-17 | 1993-09-03 | Mitsubishi Electric Corp | Ｃ−ＢｉＣＭＯＳ型半導体装置およびその製造方法 |
| JP3761162B2 (ja) | 2002-03-27 | 2006-03-29 | ローム株式会社 | バイポーラトランジスタ及びこれを用いた半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567462A (en) * | 1979-06-29 | 1981-01-26 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS6038856A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
1986
- 1986-09-12 JP JP61216730A patent/JPH0734453B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6372148A (ja) | 1988-04-01 |
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Legal Events
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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