JPH069212B2

JPH069212B2 - 半導体装置の製造方法

Info

Publication number: JPH069212B2
Application number: JP1549185A
Authority: JP
Inventors: 秀男吉野
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1985-01-31
Filing date: 1985-01-31
Publication date: 1994-02-02
Anticipated expiration: 2009-02-02
Also published as: JPS61176154A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、電界効果トランジスタおよびバイポーラトラ
ンジスタを含む集積回路において、高性能・高密度な集
積回路が実現できる半導体装置の製造方法に関する。

〔従来の技術〕

従来、電界効果トランジスタ（以下ＦＥＴと略記する）
は大規模集積回路（以下ＬＳＩと略記する）に多数用い
られているが、そのほとんどはシリコンゲートＭＯＳＦ
ＥＴである。シリコンゲートＭＯＳＦＥＴはゲート電極
とソース・ドレイン領域とを自己整合的に形成できるの
で、それ以前のアルミニウムゲートＭＯＳＦＥＴに比べ
て、ゲートとソース・ドレイン間の寄生容量が削減され
性能が向上した。

しかしながら、シリコンゲートＭＯＳＦＥＴにおいても
一層の高速化・高密度化を図るには以下の問題が生じて
いる。

（１）ソース・ドレイン領域の微細化とソース・ドレイ
ン領域下部の接合容量従来のＭＯＳＦＥＴはソース領域とソース電極およびド
レイン領域とドレイン電極とのコンタクトをソース・ド
レイン拡散層上で行っているので、マスク合わせ精度を
考慮するとこの領域の微細化には限度があり、高密度化
の妨げとなるとともに、この領域での基板との接合容量
を少なくすることができず、高速動作の妨げとなってい
た。

（２）ゲートとソース・ドレイン間のオーバラップ容量シリコンゲートＭＯＳＦＥＴにおいても、ソース・ドレ
イン拡散層を形成するときは、ほぼ拡散層深さ分の距離
だけゲート下の横方向に拡散するので、この横方向にの
びたソース・ドレイン拡散層とゲート酸化膜を介したゲ
ート電極とのオーバラップ容量が寄生容量となり、高速
動作の妨げとなっていた。特に、ｐチャネルＭＯＳＦＥ
Ｔにおいてはｐ形不純物の拡散係数が大きいため横方向
拡散が大きく問題となっていた。

これらの問題を解決するため、第３図に示すＭＯＳＦＥ
Ｔ構造が提案された。

第３図において、１はシリンコ基板、２はフィールド酸
化膜、３はゲート酸化膜、４はゲート電極、５はソース
・ドレイン拡散層、６はソース・ドレイン引き出し電
極、７は層間絶縁膜、８はアルミニウム電極である。同
図に示す構造においては、ソース・ドレイン領域５はＭ
ＯＳＦＥＴ動作に必要な最低限の面積とし、配線電極８
とのコンタクトは多結晶シリコンからなるソース・ドレ
イン引き出し電極６を介して行いコンタクトに必要な面
積を確保している。

〔発明が解決しようとする問題点〕

しかしながら、第３図に示した構造においては、上記
（１）、（２）の問題は解決されるものの、多結晶シリ
コン層６とゲート電極用多結晶シリコン層４とは自己整
合的でないので、この両層のマスク合わせ余裕度を見込
むとこの両層のオーバラップ容量が新たな問題となり、
十分な高速動作が得られなかった。

一方、バイポーラトランジスタからなるＬＳＩにおいて
も、マスク合わせ精度の問題から生ずる寄生容量による
高速化の制限は大きな問題であり、これを除去するため
これまで種々の改良がなされてきたが、いずれも製造工
程の複雑化を招き歩留りの低下等の問題があった。

本発明は上記の問題点を解決して、ＬＳＩの高密度化・
高速化を図り、寄生容量が少なく寸法の小さいＭＯＳＦ
ＥＴやバイポーラトランジスタを提供するものである。

〔問題点を解決するための手段および作用〕

上記問題点を解決するために、本発明は、半導体基板上
に導電体とその上の不純物が添加された絶縁層とからな
る多層膜を付着する工程と、前記導電体層の側面を酸化
する工程と、前記多層膜および前記半導体基板上に半導
体層を付着する工程と、前記不純物が添加された絶縁層
から前記半導体層の一部に前記不純物を拡散する工程
と、前記不純物が添加されていない半導体層を残して前
記不純物が拡散された半導体層を選択的にエッチングす
る工程とを含み、前記導電体層と前記半導体層とを前記
導電体層の側面に形成した前記導電体層の酸化物で自己
整合的に分離することを特徴とする。

第１図は本発明の基本工程を含む一例を示す図で、図面
の工程順に説明する。

（ａ）半導体基板１およびその上に形成されたフィール
ド酸化膜２上に導電体層として例えば多結晶シリコン膜
11を形成し、さらに、その上に不純物が添加された絶縁
層として例えばリンを高濃度に含んだシリコン酸化膜
（ＰＳＧ膜）12を形成し、多層膜を形成する。

（ｂ）公知のリソグラフィー技術を用いて多結晶シリコ
ン膜11およびＰＳＧ膜12を一部の多結晶シリコン膜11′
およびＰＳＧ膜12′を残してエッチングする。

（ｃ）多結晶シリコン膜11′の側面を酸化して、酸化膜
13を形成する。

（ｄ）多層膜11′、12′および半導体基板１上例えば全
面に、半導体層として例えば不純物を含まない多結晶シ
リコン膜14を形成する。

（ｅ）熱処理によってＰＳＧ膜12′から多結晶シリコン
膜14の一部15にリンを拡散させる。

（ｆ）不純物の添加量によってエッチング量の異なるエ
ッチング法、例えば、高濃度にリンが添加された多結晶
シリコンおよび無添加多結晶シリコンに対しては、フッ
酸と硝酸の混合液により、無添加多結晶シリコン14′を
残して高濃度にリンが添加された多結晶シリコン15を除
去する。第２図はこの時の上から見た半導体基板の平面
図で、形成されたパターンの一例を示すものである。

なお、以上の説明においては、多結晶シリコン膜14中に
は不純物を特に添加していないが、（ｆ）の工程におい
てエッチング量の差が顕著であるように不純物を添加し
てもよい。

以上のようにして、導電体層である多結晶シリコン膜1
1′と半導体層である多結晶シリコン膜14′とは自己整
合的に分離される。

〔実施例〕

次に、以上述べた基本工程をＭＯＳＦＥＴの製造工程に
用いた本発明の第１の実施例を第４図（ａ）〜（ｉ）に
基づいて説明する。

（ａ）まず、ｐ形シリコン基板１上に選択酸化法により
フィールド酸化膜２を厚さ約6000Å形成し、次いで、フ
ィールド酸化膜２で囲まれたシリコン基板１表面の一部
に厚さ約300Åのゲートシリコン酸化膜３をドライ酸化
法によって形成する。その後、全面に導電体層として無
添加多結晶シリコン膜41を厚さ約3000Å、さらにその上
に、不純物が添加された絶縁層として、リンを9.5wt％
含んだＰＳＧ膜42をＣＶＤ法により厚さ約4000Å形成す
る。次いで、無添加多結晶シリコン膜41およびＰＳＧ膜
42を公知のリソグラフィー技術およびエッチング技術に
よりゲート形状にパターニングする。さらに、好ましく
は、ゲートとソース・ドレインとがオフセットとならな
いように、イオン注入法によりヒ素を注入エネルギー70
keV、打込みドーズ量１×10¹³cm^-2の条件でイオン注入
しｎ形のソース・ドレイン領域15を形成する。

（ｂ）上記イオン注入層の結晶欠陥を無くすとともに不
純物を活性化するために、900℃で30分間Ｎ₂雰囲気中で
アニールした後、無添加多結晶シリコン膜41の側面を酸
化して酸化膜13を形成する。本実施例では950℃、ウェ
ットＯ₂中で３０分酸化し横方向の厚さ約2000Å形成し
た。

（ｃ）垂直方向のエッチング率が高いエッチング法、例
えばリアクティブ・イオンエッチング法によりソース・
ドレイン領域の一部43のシリコン表面上の酸化膜を除去
する。

（ｄ）全面に半導体層として無添加多結晶シリコン膜44
を既存のＣＶＤ法により厚さ約3000Å形成する。

（ｅ）次いで、900℃、Ｎ₂中で30分熱処理し、ＰＳＧ膜
42近傍の無添加多結晶シリコン膜44にリンを拡散させ、
リン添加多結晶シリコン膜44′を無添加多結晶シリコン
膜44の一部領域に形成する。この時、無添加多結晶シリ
コン膜41にもリンが拡散され無添加多結晶シリコン膜41
は低抵抗化する。

（ｆ）多結晶シリコン膜中のリン濃度によってエッチン
グ率の大きく異なるエッチング法、例えば水：硝酸：フ
ッ酸の容積比が60：60：１である混合液を用いて表面多
結晶シリコン層をエッチングすると、リンが添加される
多結晶シリコン膜44′のみが除去される。

（ｇ）残された無添加多結晶シリコン膜44を、第５図一
点鎖線で示したマスク51を用い、ソース・ドレイン引き
出し電極形状に例えばホト・エッチング法により整形す
る。

（ｈ）ソース・ドレイン引き出し電極形状に整形された
無添加多結晶シリコン膜45に、イオン注入法によりヒ素
を注入エネルギー80keV、打込みドーズ量２×10¹⁵cm^-2
の条件でイオン注入しソース・ドレイン引き出し電極を
低抵抗化するとともに、既に形成されているｎ形層５と
良好なコンタクトが得られるように所望の熱処理、例え
ば、900℃、Ｎ₂中で30分の熱処理を行う。

（ｉ）最後に、層間絶縁膜46を形成し、次いでゲート電
極、ソース・ドレイン引き出し電極45とアルミニウム電
極47とのコンタクトを形成しＭＯＳＦＥＴとして完成す
る。

なお、本実施例では（ａ）の工程において、ソース・ド
レイン領域に予めｎ形層を形成したが、（ｈ）の工程に
おいてソース・ドレイン領域とゲートとがオフセットと
ならないような熱処理条件を選ぶことによってｎ形層形
成は省略できる。また、（ａ）の工程において、無添加
多結晶シリコン膜のかわりに予め不純物を添加し低抵抗
化した多結晶シリコン膜を用いても良い。さらに、本実
施例ではＰＳＧ膜42を最終的に残しているが、表面段差
の軽減のためこれを通常のプラズマエッチング法などを
用いて除去することも可能である。なお、本実施例では
ｎチャネルＭＯＳＦＥＴについて説明したが、ｐチャネ
ルＭＯＳＦＥＴでも不純物種を変えることにより同様に
実施すことができ、さらに、ｎチャネルＭＯＳＦＥＴと
ｐチャネルＭＯＳＦＥＴが混在するＣＭＯＳ回路にも適
用できる。

以上述べた本発明実施例によるＭＯＳＦＥＴにおいて
は、以下の利点がある。

（１）ソース・ドレイン拡散層５上でコンタクトを行わ
ないので、ソース・ドレイン領域が微細化されソース・
ドレイン接合容量が減少する。

（２）ソース・ドレイン領域５を多結晶シリコン膜45に
よって引き出されているので、拡散層へのアルミニウム
等の金属原子の突き抜けは問題とならず拡散深さを浅く
することができ、ゲート電極とソース・ドレイン拡散層
のオーバラップが小さくなり、オーバラップ容量の減少
と、さらに、いわゆるショートチャネル効果の低減が図
れる。

（３）ゲート電極41とソース・ドレイン引き出し電極45
のオーバラップがないため、両電極間の容量を減少でき
る。

このため、素子全体の寄生容量を大幅に減少させること
ができ高速化が図れるとともに、微細化による高密度化
が達成できる。

次に、本発明をバイポーラ・トランジスタの製造工程に
用いた本発明の第２の実施例を第６図（ａ）〜（ｉ）に
基づいて説明する。

（ａ）ｐ形シリコン基板61上に選択酸化法を用いて素子
分離用シリコン酸化膜62を厚さ約6000Å形成した後、シ
リコン基板61表面にシリコン酸化膜63を厚さ約1000Åを
形成し、次いで、深さ約２μｍのｎ形コレクタ拡散層64
を、例えば100keV、1.5×10¹³cm^-2の条件でリンをイオ
ン注入して形成し、次に深さ約0.5μmのｐ形ベース拡散
層65を60keV、３×10¹³cm^-2の条件でボロンをイオン注
入して形成する。

（ｂ）シリコン基板61表面のシリコン酸化膜63のエミッ
タおよびコレクタ電極引き出し領域部分を既存のホト・
エッチング法により除去する。

（ｃ）全面に導電体層としてヒ素添加多結晶シリコン膜
66を厚さ約3000Å、さらにその上に不純物が添加された
絶縁層としてリンを9.5wt％含んだＰＳＧ膜67を既存の
ＣＶＤ法により厚さ約4000Å形成する。次いで、既存の
ホト・エッチング法によりヒ素添加多結晶シリコン膜66
およびＰＳＧ膜67をエミッタおよびコレクタ引き出し電
極形状に加工する。

（ｄ）エミッタ引き出し電極部のヒ素添加多結晶シリコ
ン膜66、およびコレクタ引き出し電極部のヒ素添加多結
晶シリコン膜66′の側面を950℃、ウェットＯ₂中で30分
酸化し横方向の厚さ約2000Åの酸化膜68を形成する。

（ｅ）垂直方向のエッチング率が高いエッチング法、例
えばリアクティブ・イオンエッチング法により、ベース
引き出し電極領域65の一部69上のシリコン表面上の酸化
膜を除去する。次いで、全面に無添加多結晶シリコン膜
70を既存のＣＶＤ法により厚さ約3000Å形成する。

（ｆ）次いで、900℃、Ｎ₂中で30分熱処理し、ＰＳＧ膜
近傍の無添加多結晶シリコン膜70にリンを拡散させ、リ
ン添加多結晶シリコン膜70′を無添加多結晶シリコン膜
70の一部領域に形成する。

（ｇ）多結晶シリコン膜中のリン濃度によってエッチン
グ率の大きく異なるエッチング法、例えば水：硝酸：フ
ッ酸の容積比が60：60：１である混合液を用いて表面多
結晶シリコン層70をエッチングすると、リンが添加され
た多結晶シリコン膜70′のみが除去される。

（ｈ）残された無添加多結晶シリコン膜70″を、第７図
の一点鎖線で示したマスク71を用い、ベース引き出し電
極形状に例えばホト・エッチング法により整形する。つ
いで、ベース引き出し電極形状に整形された無添加多結
晶シリコン膜70″に、例えばイオン注入法により注入エ
ネルギー25keVで１×10¹⁵cm^-2の条件で、ボロンを添加
し、さらに、900℃、30分の熱処理により多結晶シリコ
ン膜70″の低抵抗化とシリコン基板へのボロン拡散によ
り、ベース領域65と良好な抵抗性接触を行わせる。な
お、エミッタ拡散層は上記各工程中の熱処理によってヒ
素添加多結晶シリコン膜66からヒ素が拡散し形成される
とともに、エミッタ引き出し電極と良好な抵抗性接触が
なされる。また、コレクタ引き出し電極においても同様
に良好な抵抗性接触がなされる。

（ｉ）ＣＶＤ法により厚さ約6000ÅのSiO₂膜72を形成し
た後、エミッタ、ベースおよびコレクタ引き出し電極上
にコンタクト・ホールを形成し、アルミニウム膜73を例
えばホト・エッチング法により配線形状に整形してトラ
ンジスタが完成する。

以上述べたバイポーラ・トランジスタの実施例によれ
ば、エミッタ電極とベース電極間の間隔はエミッタ引き
出し電極部の無添加多結晶シリコン膜66の側面の酸化膜
は横方向の厚さ約2000Åであるため極めて接近させるこ
とができ、そのため、ベース領域の面積を小さくできる
とともにベース・コレクタ間容量を小さくすることがで
き、回路の高速動作を可能とする。

〔発明の効果〕

以上説明したように、本発明の方法を用いることによ
り、ＭＯＳＦＥＴやバイポーラ・トランジスタを含むＬ
ＳＩにおいて、ＭＯＳＦＥＴやバイポーラ・トランジス
タを微細化することができ、さらに、寄生容量を減少さ
せることができるため、高性能、高密度のＬＳＩを簡単
な工程によって得ることができる。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明の基本工程を含む一例を
示す図、第２図は本発明の基本工程における平面図、第
３図は従来のシリコンゲートＭＯＳＦＥＴの構造断面
図、第４図（ａ）〜（ｉ）は本発明の第１の実施例の製
造工程を示す図、第５図は本発明の第１の実施例の製造
工程中の平面図、第６図（ａ）〜（ｉ）は本発明の第２
の実施例の製造工程を示す図、第７図は本発明の第２の
実施例の製造工程中の平面図である。１…シリコン基板２…フィールド酸化膜３…ゲート酸化膜４…ゲート電極５…ソース・ドレイン拡散層６…ソース・ドレイン引き出し電極７…層間絶縁膜８…アルミニウム電極 11…多結晶シリコン膜 11′…整形された多結晶シリコン膜 12…リンを高濃度に含んだシリコン酸化膜 12′…整形されたリンを高濃度に含んだシリコン酸化膜 13…多結晶シリコン膜側面の酸化領域 14…不純物を含まない多結晶シリコン膜 14′…エッチングされずに残された不純物を含まない多
結晶シリコン膜 15…リンが拡散された多結晶シリコン膜 41…無添加多結晶シリコン膜 42…リンを高濃度に含んだシリコン酸化膜 43……ソース・ドレイン領域の一部 44…無添加多結晶シリコン膜 44′…リンが拡散された多結晶シリコン膜 45…エッチングされずに残された不純物を含まない多結
晶シリコン膜 46…層間絶縁膜 47…アルミニウム電極 51…ソース・ドレイン引き出し電極形成マスク 61…シリコン基板 62…素子分離用シリコン酸化膜 63…シリコン酸化膜 64…コレクタ拡散層 65…エミッタ拡散層 66、66′…ヒ素添加多結晶シリコン膜 70…無添加多結晶シリコン膜 70′…リンが拡散された多結晶シリコン膜 70″…ベース引き出し電極 71…ベース引き出し電極形成マスク 72…層間絶縁膜 73…アルミニウム電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/73 29/784

Claims

【特許請求の範囲】

【請求項１】半導体基板上に導電体層とその上の不純物
が添加された絶縁層とからなる多層膜を付着する工程
と、前記導電体層の側面を酸化する工程と、前記多層膜
および前記半導体基板上に半導体層を付着する工程と、
前記不純物が添加された絶縁層から前記半導体層の一部
に前記不純物を拡散する工程と、前記不純物が添加され
ていない半導体層を残して前記不純物が拡散された半導
体層を選択的にエッチングする工程とを含むことを特徴
とする半導体装置の製造方法。