JPH05243566A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05243566A JPH05243566A JP4332692A JP4332692A JPH05243566A JP H05243566 A JPH05243566 A JP H05243566A JP 4332692 A JP4332692 A JP 4332692A JP 4332692 A JP4332692 A JP 4332692A JP H05243566 A JPH05243566 A JP H05243566A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate electrode
- silicon layer
- polycrystalline silicon
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【構成】Ｐ型シリコン基板１上にフィールド酸化膜２お
よびゲート酸化膜３を形成した後、高濃度Ｎ型多結晶シ
リコン層４を形成する。次に、ＣＶＤ法により多結晶シ
リコン層５を形成する。Ｎ型多結晶シリコン層４と多結
晶シリコン層５とをエッチングして二重構造のゲート電
極を形成する。その後、フィールド酸化膜２およびゲー
ト電極（４，５）をマスクに燐をイオン注入し低濃度Ｎ
型不純物層６，６’を形成する。さらに、サイドウォー
ル７，７’を形成する。次に、スパッタ法によりチタン
層８を被覆する。 【効果】下層に高濃度Ｎ型多結晶シリコン層を、上層に
不純物の導入されていない多結晶シリコン層５をそれぞ
れ有する二層構造のゲート電極を形成するので、その後
の高融点金属とのシリサイド化反応が十分に進み、低抵
抗のゲート電極が形成できる。
よびゲート酸化膜３を形成した後、高濃度Ｎ型多結晶シ
リコン層４を形成する。次に、ＣＶＤ法により多結晶シ
リコン層５を形成する。Ｎ型多結晶シリコン層４と多結
晶シリコン層５とをエッチングして二重構造のゲート電
極を形成する。その後、フィールド酸化膜２およびゲー
ト電極（４，５）をマスクに燐をイオン注入し低濃度Ｎ
型不純物層６，６’を形成する。さらに、サイドウォー
ル７，７’を形成する。次に、スパッタ法によりチタン
層８を被覆する。 【効果】下層に高濃度Ｎ型多結晶シリコン層を、上層に
不純物の導入されていない多結晶シリコン層５をそれぞ
れ有する二層構造のゲート電極を形成するので、その後
の高融点金属とのシリサイド化反応が十分に進み、低抵
抗のゲート電極が形成できる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型電界効果トラ
ンジスタの製造方法に関し、特にソース・ドレイン領域
上部およびゲート電極上部を高融点金属の珪化物にする
製造方法（以下、サリサイドプロセスという）に関す
る。
ンジスタの製造方法に関し、特にソース・ドレイン領域
上部およびゲート電極上部を高融点金属の珪化物にする
製造方法（以下、サリサイドプロセスという）に関す
る。
【０００２】
【従来の技術】従来のサリサイドプロセスの製造方法
を、図１２〜図１４を参照して、説明する。図１２に示
すように、Ｐ型シリコン基板１、フィールド酸化膜２、
ゲート酸化膜３を形成した後、多結晶シリコン層を形成
し、燐を拡散し（濃度１０20ｃｍ-3）、フォトエッチン
グ法によりＮ型多結晶シリコン層４のゲート電極を形成
する。その後、イオン注入法により燐をエネルギー３０
Ｋｅｖ、ドーズ量３×１０13ｃｍ-2注入し、低濃度Ｎ型
不純物層６を形成する。その後、酸化膜をＣＶＤ法によ
り２０００オングストローム形成し、異方性エッチング
することによってゲート電極４の側壁にのみ残し（以
下、これをサイドウォールという）、スパッタ法により
チタン層８を８００オングストローム形成する。次に、
図１３に示すように、６５０の窒素雰囲気中にてアニー
ルし、ゲート電極４の上部および低濃度Ｎ型不純物層６
上部にチタンシリサイド層９を形成した後、未反応のチ
タン層を除去する。次に、図１４に示すように、従来法
により層間絶縁膜１１を形成し、コンタクト穴を形成し
た後、アルミ配線１２を形成してＭＯＳ型電界効果トラ
ンジスタが完成する。
を、図１２〜図１４を参照して、説明する。図１２に示
すように、Ｐ型シリコン基板１、フィールド酸化膜２、
ゲート酸化膜３を形成した後、多結晶シリコン層を形成
し、燐を拡散し（濃度１０20ｃｍ-3）、フォトエッチン
グ法によりＮ型多結晶シリコン層４のゲート電極を形成
する。その後、イオン注入法により燐をエネルギー３０
Ｋｅｖ、ドーズ量３×１０13ｃｍ-2注入し、低濃度Ｎ型
不純物層６を形成する。その後、酸化膜をＣＶＤ法によ
り２０００オングストローム形成し、異方性エッチング
することによってゲート電極４の側壁にのみ残し（以
下、これをサイドウォールという）、スパッタ法により
チタン層８を８００オングストローム形成する。次に、
図１３に示すように、６５０の窒素雰囲気中にてアニー
ルし、ゲート電極４の上部および低濃度Ｎ型不純物層６
上部にチタンシリサイド層９を形成した後、未反応のチ
タン層を除去する。次に、図１４に示すように、従来法
により層間絶縁膜１１を形成し、コンタクト穴を形成し
た後、アルミ配線１２を形成してＭＯＳ型電界効果トラ
ンジスタが完成する。
【０００３】
【発明が解決しようとする課題】この従来のサリサイド
プロセスでは、ゲート電極として高濃度Ｎ型多結晶シリ
コン層を用いていたため、チタン層を被覆した後、アニ
ール時にチタン層と多結晶シリコン層とが十分反応せ
ず、低抵抗のゲート電極を形成することが困難であっ
た。
プロセスでは、ゲート電極として高濃度Ｎ型多結晶シリ
コン層を用いていたため、チタン層を被覆した後、アニ
ール時にチタン層と多結晶シリコン層とが十分反応せ
ず、低抵抗のゲート電極を形成することが困難であっ
た。
【０００４】また、その対策として、低濃度Ｎ型多結晶
シリコン（１０18ｃｍ-3以下）、または不純物がドープ
されていない多結晶シリコン層をゲート電極として用い
ればよいが、Ｐ型ＭＯＳ電界効果トランジスタにおい
て、ソース・ドレイン形成のために注入したボロンがゲ
ート電極中にも存在しておりゲート電極中の燐濃度が低
いため、その後の熱処理によりゲート酸化膜を通してシ
リコン基板中にまで拡散してしまい素子特性に影響を与
える。
シリコン（１０18ｃｍ-3以下）、または不純物がドープ
されていない多結晶シリコン層をゲート電極として用い
ればよいが、Ｐ型ＭＯＳ電界効果トランジスタにおい
て、ソース・ドレイン形成のために注入したボロンがゲ
ート電極中にも存在しておりゲート電極中の燐濃度が低
いため、その後の熱処理によりゲート酸化膜を通してシ
リコン基板中にまで拡散してしまい素子特性に影響を与
える。
【０００５】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、第一の導電型半導体基板上に形成するＭ
ＯＳ型電界効果トランジスタの製造方法において、半導
体基板の上にゲート酸化膜を形成した後、第一の多結晶
シリコン層を形成し、多結晶シリコン層に燐を拡散せし
めた後、第二の多結晶シリコン層を形成する工程と、第
一および第二の多結晶シリコン層を所定のパターンにエ
ッチングし、ゲート電極を形成する工程と、ゲート電極
をマスクにしたイオン注入により第一の導電型半導体基
板上に低濃度不純物領域を形成した後、絶縁膜を全面に
わたって形成し、異方性エッチングによりゲート電極の
側壁にのみ絶縁膜を残す工程と、高融点金属層を全面に
わたって被覆した後、窒素雰囲気中でアニールし、第二
の多結晶シリコンおよび第二の低濃度不純物領域の一部
を高融点金属の珪化物にする工程と、未反応の高融点金
属層を除去し、ゲート電極およびゲート電極側壁に残し
た絶縁膜をマスクにしたイオン注入により、第一の導電
型半導体基板上に第二の導電型の高濃度不純物領域を形
成する工程とを含む。
の製造方法は、第一の導電型半導体基板上に形成するＭ
ＯＳ型電界効果トランジスタの製造方法において、半導
体基板の上にゲート酸化膜を形成した後、第一の多結晶
シリコン層を形成し、多結晶シリコン層に燐を拡散せし
めた後、第二の多結晶シリコン層を形成する工程と、第
一および第二の多結晶シリコン層を所定のパターンにエ
ッチングし、ゲート電極を形成する工程と、ゲート電極
をマスクにしたイオン注入により第一の導電型半導体基
板上に低濃度不純物領域を形成した後、絶縁膜を全面に
わたって形成し、異方性エッチングによりゲート電極の
側壁にのみ絶縁膜を残す工程と、高融点金属層を全面に
わたって被覆した後、窒素雰囲気中でアニールし、第二
の多結晶シリコンおよび第二の低濃度不純物領域の一部
を高融点金属の珪化物にする工程と、未反応の高融点金
属層を除去し、ゲート電極およびゲート電極側壁に残し
た絶縁膜をマスクにしたイオン注入により、第一の導電
型半導体基板上に第二の導電型の高濃度不純物領域を形
成する工程とを含む。
【０００６】
【実施例】次に、本発明の実施例を示した図面を参照し
て、本発明を詳細に説明する。
て、本発明を詳細に説明する。
【０００７】図１は本発明の第一の実施例による製造方
法で製造される半導体装置のゲート電極部分を示す縦断
面図である。ゲート電極は、下層に高濃度Ｎ型多結晶シ
リコン層４を、上層に不純物の導入されていない多結晶
シリコン層５をそれぞれ有する二層構造である。したが
って、その後の高融点金属７とのシリサイド化反応が十
分に進み、低抵抗のゲート電極が形成できる。
法で製造される半導体装置のゲート電極部分を示す縦断
面図である。ゲート電極は、下層に高濃度Ｎ型多結晶シ
リコン層４を、上層に不純物の導入されていない多結晶
シリコン層５をそれぞれ有する二層構造である。したが
って、その後の高融点金属７とのシリサイド化反応が十
分に進み、低抵抗のゲート電極が形成できる。
【０００８】次に、第一の実施例による製造方法を、図
２〜図１０を参照して、説明する。まず、図２に示すよ
うに、Ｐ型シリコン基板１上にフィールド酸化膜２（膜
厚５０００オングストローム）を形成した後、ゲート酸
化膜（膜厚２００オングストローム）３を形成し、ＣＶ
Ｄ法により多結晶シリコン層（膜厚２０００オングスト
ローム）を形成し、燐を拡散して高濃度Ｎ型多結晶シリ
コン層４（不純物濃度１０20ｃｍ-3）を形成する。次
に、図３に示すように、ＣＶＤ法により多結晶シリコン
層５（膜厚５００オングストローム）を形成する。
２〜図１０を参照して、説明する。まず、図２に示すよ
うに、Ｐ型シリコン基板１上にフィールド酸化膜２（膜
厚５０００オングストローム）を形成した後、ゲート酸
化膜（膜厚２００オングストローム）３を形成し、ＣＶ
Ｄ法により多結晶シリコン層（膜厚２０００オングスト
ローム）を形成し、燐を拡散して高濃度Ｎ型多結晶シリ
コン層４（不純物濃度１０20ｃｍ-3）を形成する。次
に、図３に示すように、ＣＶＤ法により多結晶シリコン
層５（膜厚５００オングストローム）を形成する。
【０００９】次に、図４に示すように、Ｎ型多結晶シリ
コン層４と多結晶シリコン層５とをエッチングし、二層
構造のゲート電極を形成する。その後、図５に示すよう
に、フィールド酸化膜２およびゲート電極４，５をマス
クに燐をイオン注入し（エネルギー３０Ｋｅｖ、ドーズ
量３×１０13ｃｍ-2）、低濃度Ｎ型不純物層６および
６’を形成する。
コン層４と多結晶シリコン層５とをエッチングし、二層
構造のゲート電極を形成する。その後、図５に示すよう
に、フィールド酸化膜２およびゲート電極４，５をマス
クに燐をイオン注入し（エネルギー３０Ｋｅｖ、ドーズ
量３×１０13ｃｍ-2）、低濃度Ｎ型不純物層６および
６’を形成する。
【００１０】さらに、図６に示すように、絶縁膜をＣＶ
Ｄ法により形成し（膜厚２００オングストローム）、異
方性エッチングによりゲート電極４，５の側壁にのみ残
し、サイドウォール７，７’を形成する。このとき、低
濃度Ｎ型不純物層６，６’上部の酸化膜も除去する。次
に、図７に示すように、スパッタ法によりチタン層８
（膜厚８００オングストローム）を被覆する。さらに図
８に示すように、窒素雰囲気中にて６５０℃でアニール
を行ない、低濃度Ｎ型不純物層６，６’上部およびゲー
ト電極上部の多結晶シリコン層をシリサイド化反応をさ
せる。このとき、ゲート電極上層には、低濃度Ｎ型不純
物領域形成時のイオン注入による燐のみが導入された
（１０18ｃｍ-3）多結晶シリコン層が存在するので、シ
リサイド化反応は十分に行なわれ、低抵抗のゲート電極
が形成される。その後、未反応のチタン層を過酸化水素
水とアンモニア水との混合液により除去する。
Ｄ法により形成し（膜厚２００オングストローム）、異
方性エッチングによりゲート電極４，５の側壁にのみ残
し、サイドウォール７，７’を形成する。このとき、低
濃度Ｎ型不純物層６，６’上部の酸化膜も除去する。次
に、図７に示すように、スパッタ法によりチタン層８
（膜厚８００オングストローム）を被覆する。さらに図
８に示すように、窒素雰囲気中にて６５０℃でアニール
を行ない、低濃度Ｎ型不純物層６，６’上部およびゲー
ト電極上部の多結晶シリコン層をシリサイド化反応をさ
せる。このとき、ゲート電極上層には、低濃度Ｎ型不純
物領域形成時のイオン注入による燐のみが導入された
（１０18ｃｍ-3）多結晶シリコン層が存在するので、シ
リサイド化反応は十分に行なわれ、低抵抗のゲート電極
が形成される。その後、未反応のチタン層を過酸化水素
水とアンモニア水との混合液により除去する。
【００１１】図９に示すように、ゲート電極、サイドウ
ォール７およびフィールド酸化膜２をマスクにイオン注
入法によりヒ素を注入し（エネルギー７０Ｋｅｖ、ドー
ズ量５×１０15ｃｍ-2）、窒素雰囲気中で８５０℃で２
０分のアニールを行ない、高濃度Ｎ型不純物層１０，１
０’を形成する。さらに、図１０に示すように、従来法
により、層間絶縁膜１１を形成し、コンタクト穴を形成
し、アルミ配線１２を形成し、ＭＯＳ型電界効果トラン
ジスタが完成する。
ォール７およびフィールド酸化膜２をマスクにイオン注
入法によりヒ素を注入し（エネルギー７０Ｋｅｖ、ドー
ズ量５×１０15ｃｍ-2）、窒素雰囲気中で８５０℃で２
０分のアニールを行ない、高濃度Ｎ型不純物層１０，１
０’を形成する。さらに、図１０に示すように、従来法
により、層間絶縁膜１１を形成し、コンタクト穴を形成
し、アルミ配線１２を形成し、ＭＯＳ型電界効果トラン
ジスタが完成する。
【００１２】なお、第一の実施例では、Ｐ型シリコン基
板上にＮ型トランジスタを形成したが、Ｎウェル領域を
形成してＰ型トランジスタを形成しても、Ｎ型シリコン
基板上にＰ型トランジスタおよびＰウェル領域を形成し
てＮ型トランジスタを形成してもよい。
板上にＮ型トランジスタを形成したが、Ｎウェル領域を
形成してＰ型トランジスタを形成しても、Ｎ型シリコン
基板上にＰ型トランジスタおよびＰウェル領域を形成し
てＮ型トランジスタを形成してもよい。
【００１３】次に、図１１を参照して、本発明の第二の
実施例について説明する。第二の実施例では、チタンシ
リサイド層９，９’９”を形成した後、イオン注入によ
りヒ素（エネルギー７０Ｋｅｖ、ドーズ量１０15ｃ
ｍ-2）に加えて、燐（エネルギー７０Ｋｅｖ、ドーズ量
１×１０16ｃｍ-2）を注入し、第二の高濃度不純物層１
３，１３’を形成する。ヒ素のみの注入に比べチタンシ
リサイド層９，９”を通して形成される高濃度Ｎ型不純
物層が十分に形成され、チタンシリサイド層９，９”と
高濃度Ｎ型不純物層１０，１３との界面抵抗を低減でき
る。
実施例について説明する。第二の実施例では、チタンシ
リサイド層９，９’９”を形成した後、イオン注入によ
りヒ素（エネルギー７０Ｋｅｖ、ドーズ量１０15ｃ
ｍ-2）に加えて、燐（エネルギー７０Ｋｅｖ、ドーズ量
１×１０16ｃｍ-2）を注入し、第二の高濃度不純物層１
３，１３’を形成する。ヒ素のみの注入に比べチタンシ
リサイド層９，９”を通して形成される高濃度Ｎ型不純
物層が十分に形成され、チタンシリサイド層９，９”と
高濃度Ｎ型不純物層１０，１３との界面抵抗を低減でき
る。
【００１４】
【発明の効果】以上説明したように、本発明において
は、下層に高濃度Ｎ型多結晶シリコン層を、上層に不純
物の導入されていない多結晶シリコン層５をそれぞれ有
する二層構造のゲート電極を形成するので、その後の高
融点金属とのシリサイド化反応が十分に進み、低抵抗の
ゲート電極が形成できる。
は、下層に高濃度Ｎ型多結晶シリコン層を、上層に不純
物の導入されていない多結晶シリコン層５をそれぞれ有
する二層構造のゲート電極を形成するので、その後の高
融点金属とのシリサイド化反応が十分に進み、低抵抗の
ゲート電極が形成できる。
【図１】本発明の第一の実施例による製造方法で得られ
る半導体装置のゲート電極部分の断面図である。
る半導体装置のゲート電極部分の断面図である。
【図２】本発明の第一の実施例による半導体装置の製造
方法の工程の一部を示す断面図である。
方法の工程の一部を示す断面図である。
【図３】本発明の第一の実施例による半導体装置の製造
方法の工程の一部を示す断面図である。
方法の工程の一部を示す断面図である。
【図４】本発明の第一の実施例による半導体装置の製造
方法の工程の一部を示す断面図である。
方法の工程の一部を示す断面図である。
【図５】本発明の第一の実施例による半導体装置の製造
方法の工程の一部を示す断面図である。
方法の工程の一部を示す断面図である。
【図６】本発明の第一の実施例による半導体装置の製造
方法の工程の一部を示す断面図である。
方法の工程の一部を示す断面図である。
【図７】本発明の第一の実施例による半導体装置の製造
方法の工程の一部を示す断面図である。
方法の工程の一部を示す断面図である。
【図８】本発明の第一の実施例による半導体装置の製造
方法の工程の一部を示す断面図である。
方法の工程の一部を示す断面図である。
【図９】本発明の第一の実施例による半導体装置の製造
方法の工程の一部を示す断面図である。
方法の工程の一部を示す断面図である。
【図１０】本発明の第一の実施例による半導体装置の製
造方法の工程の一部を示す断面図である。
造方法の工程の一部を示す断面図である。
【図１１】本発明の第二の実施例による半導体装置の製
造方法の工程の一部を示す断面図である。
造方法の工程の一部を示す断面図である。
【図１２】従来の製造方法の工程の一部を示す断面図で
ある。
ある。
【図１３】従来の製造方法の工程の一部を示す断面図で
ある。
ある。
【図１４】従来の製造方法の工程の一部を示す断面図で
ある。
ある。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ Ｎ型多結晶シリコン層 ５ 多結晶シリコン層 ６，６’ 低濃度Ｎ型不純物層 ７，７’ サイドウォール ８ チタン層 ９，９’，９” チタンシリサイド層 １０，１０’ 高濃度Ｎ型不純物層 １１ 層間絶縁膜 １２ アルミ配線 １３ 第二の高濃度Ｎ型不純物層
Claims (3)
- 【請求項１】 第一の導電型半導体基板上に形成するＭ
ＯＳ型電界効果トランジスタの製造方法において、 前記半導体基板の上にゲート酸化膜を形成した後、第一
の多結晶シリコン層を形成し、前記多結晶シリコン層に
燐を拡散せしめた後、第二の多結晶シリコン層を形成す
る工程と、 前記第一および第二の多結晶シリコン層を所定のパター
ンにエッチングし、ゲート電極を形成する工程と、 前記ゲート電極をマスクにしたイオン注入により前記第
一の導電型半導体基板上に低濃度不純物領域を形成した
後、絶縁膜を全面にわたって形成し、異方性エッチング
により前記ゲート電極の側壁にのみ前記絶縁膜を残す工
程と、 高融点金属層を全面にわたって被覆した後、窒素雰囲気
中でアニールし、前記第二の多結晶シリコンおよび前記
第二の低濃度不純物領域の一部を高融点金属の珪化物に
する工程と、 前記未反応の高融点金属層を除去し、前記ゲート電極お
よび前記ゲート電極側壁に残した絶縁膜をマスクにした
イオン注入により、前記第一の導電型半導体基板上に第
二の導電型の高濃度不純物領域を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記高融点金属の珪化物にした後、イオ
ン注入によりヒ素を注入し、さらに燐を注入して第二の
高濃度不純物層を形成することを特徴とする請求項１記
載の半導体装置の製造方法。 - 【請求項３】 前記高融点金属がチタンであることを特
徴とする請求項１または２記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4332692A JPH05243566A (ja) | 1992-02-28 | 1992-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4332692A JPH05243566A (ja) | 1992-02-28 | 1992-02-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243566A true JPH05243566A (ja) | 1993-09-21 |
Family
ID=12660701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4332692A Withdrawn JPH05243566A (ja) | 1992-02-28 | 1992-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243566A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183509A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 半導体装置製造方法 |
| JP2006339441A (ja) * | 2005-06-02 | 2006-12-14 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1992
- 1992-02-28 JP JP4332692A patent/JPH05243566A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183509A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 半導体装置製造方法 |
| JP2006339441A (ja) * | 2005-06-02 | 2006-12-14 | Fujitsu Ltd | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09135025A (ja) | 半導体装置の製造方法 | |
| JPH0645343A (ja) | ボロシリケイトガラススペーサを有する半導体装置及びその製造方法 | |
| JP3119190B2 (ja) | 半導体装置の製造方法 | |
| JP3003796B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP3129867B2 (ja) | 半導体装置の製造方法 | |
| JPH05304158A (ja) | 半導体装置およびその製造方法 | |
| JPH05243566A (ja) | 半導体装置の製造方法 | |
| JPH07263690A (ja) | サリサイド構造を有する半導体装置とその製造方法 | |
| JP2931243B2 (ja) | 半導体素子の製造方法 | |
| JPH0661482A (ja) | Ｍｏｓ型トランジスタおよびその製造方法 | |
| JP3714757B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| KR19980070637A (ko) | 반도체 장치 및 그의 제조 방법 | |
| JP2513312B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| JP3108927B2 (ja) | 半導体装置の製造方法 | |
| JP2525186B2 (ja) | 半導体装置の製造方法 | |
| JP3639745B2 (ja) | 半導体装置の製造方法 | |
| JPH07153939A (ja) | 半導体素子およびその製造方法 | |
| JPH08288504A (ja) | 半導体装置の製造方法 | |
| JPH0629310A (ja) | 半導体装置及びその製造方法 | |
| JP3657532B2 (ja) | 半導体装置の製造方法 | |
| JP2000021996A (ja) | 半導体装置およびその製造方法 | |
| JP2525613B2 (ja) | 半導体装置の製造方法 | |
| JPH07249761A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPS61295652A (ja) | Ｃｍｏｓ型半導体装置の製造方法 | |
| JP3400326B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |