JPH07183509A - 半導体装置製造方法 - Google Patents
半導体装置製造方法Info
- Publication number
- JPH07183509A JPH07183509A JP32498093A JP32498093A JPH07183509A JP H07183509 A JPH07183509 A JP H07183509A JP 32498093 A JP32498093 A JP 32498093A JP 32498093 A JP32498093 A JP 32498093A JP H07183509 A JPH07183509 A JP H07183509A
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon
- doped polysilicon
- etching
- oxide film
- doped
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】ＭＯＳ型トランジスタのゲート電極ドライエッ
チング時の、ゲート絶縁膜の絶縁耐圧劣化、絶縁破壊を
防止する。 【構成】半導体基板１の表面に形成した酸化膜２上に、
ポリシリコンゲートを形成する工程において、酸化膜２
上に薄いドープトポリシリコン３を堆積した後、ノンド
ープポリシリコン４を堆積し、２層構造のポリシリコン
を、マスク５を用いてドライエッチングによりエッチン
グする。ノンドープポリシリコンにチャージアップした
電荷は、下部のドープポリシリコンを通じて逃げるため
チャージアップによる酸化膜の絶縁劣化、絶縁破壊を低
減できる。
チング時の、ゲート絶縁膜の絶縁耐圧劣化、絶縁破壊を
防止する。 【構成】半導体基板１の表面に形成した酸化膜２上に、
ポリシリコンゲートを形成する工程において、酸化膜２
上に薄いドープトポリシリコン３を堆積した後、ノンド
ープポリシリコン４を堆積し、２層構造のポリシリコン
を、マスク５を用いてドライエッチングによりエッチン
グする。ノンドープポリシリコンにチャージアップした
電荷は、下部のドープポリシリコンを通じて逃げるため
チャージアップによる酸化膜の絶縁劣化、絶縁破壊を低
減できる。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型トランジスタを
有する半導体装置の製造方法に関する。
有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置としての集積回路の高
集積化および低消費電力化に伴い、ＭＯＳ型トランジス
タの構成は、ＣＭＯＳ構成を基本となり、また、そのＣ
ＭＯＳのゲート電極に、ｎＭＯＳには、ｎ型ポリシリコ
ン、ｐＭＯＳには、ｐ型ポリシリコンを用いる構成が、
微細化と高速化を同時に進める上で必要となっている。
このｐ型とｎ型のゲートポリシリコン電極を、同一基板
上に作製するために、ゲートとなるポリシリコン膜は、
ノンドープポリシリコンとして基板全面に堆積し、これ
をエッチングによりパターン加工し、その後マスクを用
いて、ｎ型もしくはｐ型のドーピングを選択的に行うと
いう工程が採用されている。
集積化および低消費電力化に伴い、ＭＯＳ型トランジス
タの構成は、ＣＭＯＳ構成を基本となり、また、そのＣ
ＭＯＳのゲート電極に、ｎＭＯＳには、ｎ型ポリシリコ
ン、ｐＭＯＳには、ｐ型ポリシリコンを用いる構成が、
微細化と高速化を同時に進める上で必要となっている。
このｐ型とｎ型のゲートポリシリコン電極を、同一基板
上に作製するために、ゲートとなるポリシリコン膜は、
ノンドープポリシリコンとして基板全面に堆積し、これ
をエッチングによりパターン加工し、その後マスクを用
いて、ｎ型もしくはｐ型のドーピングを選択的に行うと
いう工程が採用されている。
【０００３】全面に堆積されたノンドープポリシリコン
をパターン加工するには、エッチングガスの電離プラズ
マを用いたドライエッチグ技術が用いられている。
をパターン加工するには、エッチングガスの電離プラズ
マを用いたドライエッチグ技術が用いられている。
【０００４】
【発明が解決しようとする課題】高集積回路に用いられ
る半導体素子の微細化に伴い、ＭＯＳ型トランジスタの
絶縁膜も薄膜化が著しくなってきている。それに伴い、
絶縁膜上にゲート電極を形成するためのドライエッチン
グ工程で、プラズマ中のイオンもしくは電子により、ゲ
ート電極材料となるポリシリコンがチャージアップし、
ゲート電極材料と半導体基板に挟まれた薄い絶縁膜に大
きな電位差を生じ、過渡的な電流が流れ、絶縁膜の絶縁
劣化、絶縁破壊が生じるという問題がある。特にノンド
ープポリシリコンをドライエッチングする場合は、導電
性が低いため、チャージアップが起こりやすく、絶縁膜
の劣化、破壊が生じる率が高いという問題がある。
る半導体素子の微細化に伴い、ＭＯＳ型トランジスタの
絶縁膜も薄膜化が著しくなってきている。それに伴い、
絶縁膜上にゲート電極を形成するためのドライエッチン
グ工程で、プラズマ中のイオンもしくは電子により、ゲ
ート電極材料となるポリシリコンがチャージアップし、
ゲート電極材料と半導体基板に挟まれた薄い絶縁膜に大
きな電位差を生じ、過渡的な電流が流れ、絶縁膜の絶縁
劣化、絶縁破壊が生じるという問題がある。特にノンド
ープポリシリコンをドライエッチングする場合は、導電
性が低いため、チャージアップが起こりやすく、絶縁膜
の劣化、破壊が生じる率が高いという問題がある。
【０００５】本発明は、上記問題を解決するもので、ド
ライエッチング工程での絶縁膜の劣化、破壊が生じる率
を低減する半導体装置の製造方法を提供することを目的
とする。
ライエッチング工程での絶縁膜の劣化、破壊が生じる率
を低減する半導体装置の製造方法を提供することを目的
とする。
【０００６】
【課題を解決するための手段】本発明の半導体装置製造
方法は、半導体および絶縁体表面にノンドープポリシリ
コンを堆積し、これを、荷電粒子を利用してエッチング
し、パターン加工を行う工程において、ノンドープポリ
シリコン堆積工程に先立ち、導電性の高いドープトポリ
シリコンを薄く堆積してから、エッチングを行う工程か
ら構成される。荷電粒子を用いるエッチングにはプラズ
マもしくはイオンを利用したエッチング，電子のアシス
トを利用したエッチングなどが含まれる。
方法は、半導体および絶縁体表面にノンドープポリシリ
コンを堆積し、これを、荷電粒子を利用してエッチング
し、パターン加工を行う工程において、ノンドープポリ
シリコン堆積工程に先立ち、導電性の高いドープトポリ
シリコンを薄く堆積してから、エッチングを行う工程か
ら構成される。荷電粒子を用いるエッチングにはプラズ
マもしくはイオンを利用したエッチング，電子のアシス
トを利用したエッチングなどが含まれる。
【０００７】
【作用】本発明によると、ドライエッチング工程で、ポ
リシリコンに帯電した電荷は、下地の薄い導電性の高い
ドープトポリシリコンを通じて逃げるため、エッチング
終了直前まで、チャージアップによる絶縁膜破壊を避け
られる。また、エッチング終了直前でも、ドープポリシ
リコン層が薄いため、ここでチャージアップが起こった
としても、速やかにエッチングされてしまうため、過渡
的に流れるチャージアップ電流は、極く短い時間に限定
されるために絶縁膜劣化が生じ難くさせることができ
る。
リシリコンに帯電した電荷は、下地の薄い導電性の高い
ドープトポリシリコンを通じて逃げるため、エッチング
終了直前まで、チャージアップによる絶縁膜破壊を避け
られる。また、エッチング終了直前でも、ドープポリシ
リコン層が薄いため、ここでチャージアップが起こった
としても、速やかにエッチングされてしまうため、過渡
的に流れるチャージアップ電流は、極く短い時間に限定
されるために絶縁膜劣化が生じ難くさせることができ
る。
【０００８】
【実施例】本発明の実施例を図を用いながら説明する。
図１（ａ）に示したのは、単結晶シリコン基板１上に酸
化膜２を熱酸化法により厚さ１００Ａ形成した後、部分
酸化により、ゲート部分以外の酸化膜６をフィールド酸
化法により５０００Ａまで厚くしてゲート領域を分離
し、その後、導電性を高める不純物としてリンを１０20
ｃｍ-3程度ドープしたポリシリコン３をＣＶＤ法により
５０Ａ堆積し、さらにノンドープポリシリコン４を２０
００Ａ堆積した後、ゲート電極をパターン加工するため
のレジストマスク５をフォトリソグラフィ技術で形成し
た後の断面形状である。この構造を、通常のドライエッ
チング工程でエッチングした結果を、図１（ｂ）（エッ
チング途中）、および図１（ｃ）（エッチング終了時）
に示す。ドライエッチング時のエッチング速度は、ノン
ドープポリシリコンに比べてリンドープポリシリコンの
方が速いため、図１（ｂ）の状態から図１（ｃ）の終了
時までの時間は、ポリシリコン層の全エッチング時間に
比べて極めて短い。
図１（ａ）に示したのは、単結晶シリコン基板１上に酸
化膜２を熱酸化法により厚さ１００Ａ形成した後、部分
酸化により、ゲート部分以外の酸化膜６をフィールド酸
化法により５０００Ａまで厚くしてゲート領域を分離
し、その後、導電性を高める不純物としてリンを１０20
ｃｍ-3程度ドープしたポリシリコン３をＣＶＤ法により
５０Ａ堆積し、さらにノンドープポリシリコン４を２０
００Ａ堆積した後、ゲート電極をパターン加工するため
のレジストマスク５をフォトリソグラフィ技術で形成し
た後の断面形状である。この構造を、通常のドライエッ
チング工程でエッチングした結果を、図１（ｂ）（エッ
チング途中）、および図１（ｃ）（エッチング終了時）
に示す。ドライエッチング時のエッチング速度は、ノン
ドープポリシリコンに比べてリンドープポリシリコンの
方が速いため、図１（ｂ）の状態から図１（ｃ）の終了
時までの時間は、ポリシリコン層の全エッチング時間に
比べて極めて短い。
【０００９】なおゲートポリシリコンを前提としている
ためポリシリコン層全体の厚さとしては１０００〜３０
００Ａ程度、ドープした薄層の厚さはあまりにもうすい
と抵抗が上がってしまうのでノンドープポリシリコンの
シート抵抗より小さくなってしまう厚みが薄くなる限界
となる。５０〜１００Ａが限界である。
ためポリシリコン層全体の厚さとしては１０００〜３０
００Ａ程度、ドープした薄層の厚さはあまりにもうすい
と抵抗が上がってしまうのでノンドープポリシリコンの
シート抵抗より小さくなってしまう厚みが薄くなる限界
となる。５０〜１００Ａが限界である。
【００１０】
【発明の効果】本発明によれば、ノンドープポリシリコ
ンのエッチング時に生じるチャージアップした電荷は、
より導電性の高い薄いドープトポリシリコン層を通じて
逃げるため下地酸化膜には電圧がかからないため、酸化
膜の劣化、破壊が起こらない。エッチング終了後、図１
（ｃ）のように、ゲート電極となるポリシリコン４の下
部にドープトポリシリコン３が残るが、この後のＣＭＯ
Ｓトランジスタの通常の製造工程によれば、ＭＯＳのソ
ースおよびドレイン形成時の熱処理中に、薄いドープポ
リシリコン３中のリンはノンドープポリシリコン中へ拡
散し、また同時にノンドープポリシリコンがイオン注入
と熱処理により高濃度にドープされるため、ｐ型ゲート
ポリシリコンにおいても、拡散したリンは、ｐ型不純物
（例えばボロン）と補償されてしまうため、後に影響は
残さない。
ンのエッチング時に生じるチャージアップした電荷は、
より導電性の高い薄いドープトポリシリコン層を通じて
逃げるため下地酸化膜には電圧がかからないため、酸化
膜の劣化、破壊が起こらない。エッチング終了後、図１
（ｃ）のように、ゲート電極となるポリシリコン４の下
部にドープトポリシリコン３が残るが、この後のＣＭＯ
Ｓトランジスタの通常の製造工程によれば、ＭＯＳのソ
ースおよびドレイン形成時の熱処理中に、薄いドープポ
リシリコン３中のリンはノンドープポリシリコン中へ拡
散し、また同時にノンドープポリシリコンがイオン注入
と熱処理により高濃度にドープされるため、ｐ型ゲート
ポリシリコンにおいても、拡散したリンは、ｐ型不純物
（例えばボロン）と補償されてしまうため、後に影響は
残さない。
【００１１】これに対し同様のエッチングを従来法によ
り行った場合を、図２（ａ）および（ｂ）に示す。従来
法では、図２（ａ）に示すように、ポリシリコンは１層
である。このため、図２（ｂ）に示すようにエッチング
が進み、被エッチング領域のポリシリコンが薄くなる
と、マスク下のエッチングされていないポリシリコンの
部分が、被エッチング領域の薄くなったポリシリコンよ
りも低抵抗のため、被エッチング領域でチャージアップ
した電荷は、マスク下のエッチングされていないポリシ
リコンへ流れて集中するため、ゲート電極下部の酸化膜
上に電荷が集中し、絶縁劣化を引き起こす。これは、ポ
リシリコン層がたとえ全部ドープトポリシリコンであっ
たとしても、エッチングによる被エッチング領域とマス
ク下のポリシリコンの厚さの差が、抵抗の差となり電荷
の集中を引き起こすため、絶縁膜劣化は起こり得る。こ
れに対して、本発明の方法では、ドープトポリシリコン
の厚みは、エッチング終了直前まで一定であり、また、
エッチング終了直前に、ドープポリシリコンが露出した
としても、その厚さが全ポリシリコンの厚さに比べて非
常に薄いため、マスク部分以外の被エッチング領域での
電荷の集中が充分に起きる前に速やかにエッチングされ
て、消失するために、従来法で起こり得た電荷の集中に
よる絶縁膜の劣化は低減される。
り行った場合を、図２（ａ）および（ｂ）に示す。従来
法では、図２（ａ）に示すように、ポリシリコンは１層
である。このため、図２（ｂ）に示すようにエッチング
が進み、被エッチング領域のポリシリコンが薄くなる
と、マスク下のエッチングされていないポリシリコンの
部分が、被エッチング領域の薄くなったポリシリコンよ
りも低抵抗のため、被エッチング領域でチャージアップ
した電荷は、マスク下のエッチングされていないポリシ
リコンへ流れて集中するため、ゲート電極下部の酸化膜
上に電荷が集中し、絶縁劣化を引き起こす。これは、ポ
リシリコン層がたとえ全部ドープトポリシリコンであっ
たとしても、エッチングによる被エッチング領域とマス
ク下のポリシリコンの厚さの差が、抵抗の差となり電荷
の集中を引き起こすため、絶縁膜劣化は起こり得る。こ
れに対して、本発明の方法では、ドープトポリシリコン
の厚みは、エッチング終了直前まで一定であり、また、
エッチング終了直前に、ドープポリシリコンが露出した
としても、その厚さが全ポリシリコンの厚さに比べて非
常に薄いため、マスク部分以外の被エッチング領域での
電荷の集中が充分に起きる前に速やかにエッチングされ
て、消失するために、従来法で起こり得た電荷の集中に
よる絶縁膜の劣化は低減される。
【図１】本発明の一実施例による工程過程を示す断面図
である。
である。
【図２】従来法による工程過程を示す断面図である。
１ 半導体基板 ２，６ 酸化膜 ３ ドープトポリシリコン ４ ノンドープポリシリコン ５ ゲート電極パターン加工用のレジストマスク
Claims (1)
- 【請求項１】 絶縁膜上にノンドープポリシリコンを堆
積し、これを、荷電粒子を利用してエッチングし、パタ
ーン加工を行う工程において、ノンドープポリシリコン
堆積工程に先立ち、導電性の高いドープトポリシリコン
を薄く堆積しておくことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32498093A JPH07183509A (ja) | 1993-12-22 | 1993-12-22 | 半導体装置製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32498093A JPH07183509A (ja) | 1993-12-22 | 1993-12-22 | 半導体装置製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183509A true JPH07183509A (ja) | 1995-07-21 |
Family
ID=18171786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32498093A Pending JPH07183509A (ja) | 1993-12-22 | 1993-12-22 | 半導体装置製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07183509A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05243566A (ja) * | 1992-02-28 | 1993-09-21 | Nec Corp | 半導体装置の製造方法 |
-
1993
- 1993-12-22 JP JP32498093A patent/JPH07183509A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05243566A (ja) * | 1992-02-28 | 1993-09-21 | Nec Corp | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970304 |