JP4339952B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、一の半導体基板上に、第１のＭＯＳＦＥＴを有するロジック部と、第２のＭＯＳＦＥＴを有するＩ／Ｏ部（入出力部）と、第３のＭＯＳＦＥＴを有するＥＳＤ（Electric Static Discharge ）保護部とを備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ロジック部に形成される第１のＭＯＳＦＥＴは、消費電力の低減のために低電圧例えば２．５Ｖで動作することが求められると共に、処理能力の向上のために高速で動作することが求められている。
【０００３】
また、Ｉ／Ｏ部に形成される第２のＭＯＳＦＥＴは、外部から電源電圧が入力されたり又は外部との間で信号電圧の入出力を行なったりするために用いられるので、高電圧例えば３．３Ｖで動作することが求められる。
【０００４】
また、ＥＳＤ保護部に形成される第３のＭＯＳＦＥＴは、サージ電圧を吸収するために、バイポーラ動作をし易いことが望ましいので、ソース領域又はドレイン領域とウェル領域との間の不純物の濃度勾配は急峻であることが求められる。
【０００５】
【発明が解決しようとする課題】
ところが、従来の半導体装置においては、ロジック部の第１のＭＯＳＦＥＴ、Ｉ／Ｏ部の第２のＭＯＳＦＥＴ及びＥＳＤ保護部の第３のＭＯＳＦＥＴは、工程の簡素化のために同一の構造を有するのが通常である。
【０００６】
このため、ＭＯＳＦＥＴをロジック部に求められる特性を有するように形成すると、Ｉ／Ｏ部又はＥＳＤ保護部に形成されたＭＯＳＦＥＴは求められる機能を発揮せず、ＭＯＳＦＥＴをＩ／Ｏ部に求められる特性を有するように形成すると、ロジック部又はＥＳＤ保護部に形成されたＭＯＳＦＥＴは求められる機能を発揮せず、ＭＯＳＦＥＴをＥＳＤ保護部に求められる特性を有するように形成すると、ＭＯＳＦＥＴはロジック部又はＩ／Ｏ部に求められる機能を発揮しないという問題がある。
【０００７】
前記に鑑み、本発明は、ロジック部に形成される第１のＭＯＳＦＥＴ、Ｉ／Ｏ部に形成される第２のＭＯＳＦＥＴ及びＥＳＤ保護部に形成される第３のＭＯＳＦＥＴがそれぞれ求められる機能を発揮できるようにすることを目的とする。
【０００８】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体装置は、一の半導体基板上に、第１のＭＯＳＦＥＴを有するロジック部と、第２のＭＯＳＦＥＴを有するＩ／Ｏ部と、第３のＭＯＳＦＥＴを有するＥＳＤ保護部とを備えた半導体装置を対象とし、第１のＭＯＳＦＥＴは、相対的に小さい膜厚を持つ第１のゲート絶縁膜の上に形成された第１のゲート電極を有すると共に、ソース又はドレインとなる高濃度不純物層のチャネル領域側に低濃度不純物層を有しており、相対的に低い電圧で動作するように設定されており、第２のＭＯＳＦＥＴは、相対的に大きい膜厚を持つ第２のゲート絶縁膜の上に形成された第２のゲート電極を有すると共に、ソース又はドレインとなる高濃度不純物層のチャネル領域側に第１の低濃度不純物層を有し且つ該第１の低濃度不純物層のチャネル領域側に該第１の低濃度不純物層よりも不純物濃度が低い第２の低濃度不純物層を有しており、相対的に高い電圧で動作するように設定されており、第３のＭＯＳＦＥＴは、相対的に大きい膜厚を持つ第３のゲート絶縁膜の上に形成された第３のゲート電極を有すると共に、ソース又はドレインとなる高濃度不純物層のチャネル領域側に低濃度不純物層を有しており、相対的に高い電圧で動作するように設定されている。
【０００９】
本発明に係る半導体装置によると、ロジック部に形成される第１のＭＯＳＦＥＴの第１のゲート電極の下に形成されている第１のゲート絶縁膜の膜厚が相対的に小さいため、高速で動作することができる。また、第１のＭＯＳＦＥＴは相対的に低い電圧で動作するため、第１のゲート絶縁膜の膜厚が小さくても、第１のゲート絶縁膜が破壊することはない。
【００１０】
Ｉ／Ｏ部に形成される第２のＭＯＳＦＥＴは、第２のゲート電極の下に形成される第２のゲート絶縁膜の膜厚が相対的に大きいため、相対的に高い電圧で動作させても第２のゲート絶縁膜が破壊することがない。また、第１の低濃度不純物層のチャネル領域側に、該第１の低濃度不純物層よりも不純物濃度が低い第２の低濃度不純物層が形成されているため、ソース又はドレインとなる高濃度不純物層とチャネル領域との間の不純物濃度の勾配が緩やかになる。
【００１１】
ＥＳＤ保護部に形成される第３のＭＯＳＦＥＴは、第２のゲート電極の下に形成される第２のゲート絶縁膜の膜厚が相対的に大きいため、相対的に高い電圧で動作させても第２のゲート絶縁膜が破壊することがない。また、第２のＭＯＳＦＥＴのように、チャネル又はドレインとなる高濃度不純物層のチャネル領域側に不純物濃度が異なる２つの低濃度不純物層を有していないため、高濃度不純物層とチャネル領域との間の不純物濃度の勾配を急峻にすることができる。
【００１２】
本発明に係る半導体装置の製造方法は、一の半導体基板上に、ロジック部、Ｉ／Ｏ部及びＥＳＤ保護部を備えた半導体装置の製造方法を対象とし、一の半導体基板上に形成された半導体領域の上におけるロジック部形成領域に相対的に小さい膜厚を持つ第１の絶縁膜を形成すると共に、半導体領域の上におけるＩ／Ｏ部形成領域に相対的に大きい膜厚を持つ第２の絶縁膜を形成すると共に、半導体領域の上におけるＥＳＤ保護部形成領域に相対的に大きい膜厚を持つ第３の絶縁膜を形成する工程と、第１、第２及び第３の絶縁膜の上に導電膜を形成する工程と、導電膜及び第１の絶縁膜をパターニングして相対的に小さい膜厚を持つ第１のゲート絶縁膜の上に第１のゲート電極を形成すると共に、導電膜及び第２の絶縁膜をパターニングして相対的に大きい膜厚を持つ第２のゲート絶縁膜の上に第２のゲート電極を形成すると共に、導電膜及び第３の絶縁膜をパターニングして相対的に大きい膜厚を持つ第３のゲート絶縁膜の上に第３のゲート電極を形成する工程と、半導体領域に対して第１、第２及び第３のゲート電極をマスクとして第１の不純物をドーピングすることにより、ロジック部形成領域に低濃度不純物層を形成すると共に、Ｉ／Ｏ部形成領域に第１の低濃度不純物層を形成すると共に、ＥＳＤ保護部形成領域に低濃度不純物層を形成する工程と、半導体領域におけるＩ／Ｏ部形成領域に第２のゲート電極をマスクとして第１の不純物よりも拡散係数が大きい第２の不純物をドーピングすることにより、第１の低濃度不純物層のチャネル領域側に第１の低濃度不純物層よりも不純物濃度が低い第２の低濃度不純物層を形成する工程と、第１、第２及び第３のゲート電極の側面にそれぞれサイドウォールを形成する工程と、半導体領域に対して第１、第２及び第３のゲート電極並びにサイドウォールをマスクとして第３の不純物をドーピングすることにより、ロジック部形成領域、Ｉ／Ｏ部形成領域及びＥＳＤ保護部形成領域にソース又はドレインとなる高濃度不純物層を形成する工程とを備えている。
【００１３】
本発明に係る半導体装置の製造方法によると、ロジック部形成領域に形成され、膜厚が相対的に小さい第１の絶縁膜をパターニングして第１のゲート絶縁膜を形成するため、ロジック部に形成される第１のＭＯＳＦＥＴの第１のゲート絶縁膜の膜厚は相対的に小さくなる。
【００１４】
Ｉ／Ｏ部形成領域に形成され、膜厚が相対的に大きい第２の絶縁膜をパターニングして第２のゲート絶縁膜を形成するため、Ｉ／Ｏ部に形成される第２のＭＯＳＦＥＴの第２のゲート絶縁膜の膜厚は相対的に大きくなる。また、半導体領域におけるＩ／Ｏ部形成領域に第２のゲート電極をマスクとして第１の不純物よりも拡散係数が大きい第２の不純物をドーピングするため、第１の低濃度不純物層のチャネル領域側に該第１の低濃度不純物層よりも不純物濃度が低い第２の低濃度不純物層が形成される。
【００１５】
ＥＳＤ保護部形成領域に形成され、膜厚が相対的に大きい第３の絶縁膜をパターニングして第３のゲート絶縁膜を形成するため、Ｉ／Ｏ部に形成される第２のＭＯＳＦＥＴの第２のゲート絶縁膜の膜厚は相対的に大きくなる。また、チャネル又はドレインとなる高濃度不純物層のチャネル領域側に不純物濃度が異なる２つの低濃度不純物層を有していないため、高濃度不純物層とチャネル領域との間の不純物濃度の勾配を急峻にすることができる。
【００１６】
【発明の実施の形態】
以下、本発明の一実施形態に係る半導体装置及びその製造方法について、図１（ａ）、（ｂ）及び図２（ａ）、（ｂ）を参照しながら説明する。
【００１７】
まず、図１（ａ）に示すように、ｐ型の半導体基板上に形成されたｐ型のウェル領域１０に、ロジック部形成領域、Ｉ／Ｏ部形成領域及びＥＳＤ保護部形成領域の各領域を区画する素子分離領域１１を形成した後、熱酸化法により、ウェル領域１０の上におけるロジック部形成領域に例えば５ｎｍの膜厚を有する第１のシリコン酸化膜を形成すると共に、ウェル領域１０の上におけるＩ／Ｏ部形成領域に例えば９ｎｍの膜厚を有する第２のシリコン酸化膜を形成すると共に、ウェル領域１０の上におけるＥＳＤ保護部形成領域に例えば９ｎｍの膜厚を有する第３のシリコン酸化膜を形成する。この場合、膜厚が異なる第１、第２及び第３のシリコン酸化膜を形成する方法としては、例えば同じ膜厚例えば９ｎｍの膜厚を有するシリコン酸化膜を全面的に熱酸化法により形成した後、該シリコン酸化膜における第２及び第３のシリコン酸化膜を形成する領域をマスクパターンにより覆った状態でエッチングを行なって、５ｎｍの膜厚を有する第１のシリコン酸化膜を形成する方法、又は、５ｎｍの膜厚を有する第１のシリコン酸化膜と、９ｎｍの膜厚を有する第２及び第３のシリコン酸化膜とを異なる熱処理工程により形成する方法が挙げられる。
【００１８】
次に、第１、第２及び第３のシリコン酸化膜の上に、例えばＣＶＤ法により６５０℃の温度下で例えば２５０ｎｍの膜厚を有するノンドープ型のポリシリコン膜を堆積する。その後、ノンドープ型のポリシリコン膜の上に、ロジック部形成領域における第１のゲート電極形成領域に第１のマスク部を有し、Ｉ／Ｏ部形成領域における第２のゲート電極形成領域に第２のマスク部を有し、ＥＳＤ保護部形成領域における第３のゲート電極形成領域に第３のマスク部を有するマスクパターンを形成した後、該マスクパターンをマスクとして、ノンドープ型のポリシリコン膜、並びに第１、第２及び第３のシリコン酸化膜に対してエッチングを行なうことにより、ロジック部形成領域に、５ｎｍの膜厚を有する第１のゲート絶縁膜１２を介して例えば０．２５μｍのゲート長を有する第１のゲート電極１３を形成すると共に、Ｉ／Ｏ部形成領域に、９ｎｍの膜厚を有する第２のゲート絶縁膜１４を介して例えば０．４μｍのゲート長を有する第２のゲート電極１５を形成すると共に、ＥＳＤ保護部形成領域に、９ｎｍの膜厚を有する第３のゲート絶縁膜１６を介して例えば０．４μｍのゲート長を有する第３のゲート電極１７を形成する。
【００１９】
次に、ｎ型不純物例えばヒ素（Ａｓ）をイオン注入した後、熱処理を行なって不純物を活性化することにより、図１（ｂ）に示すように、ロジック部形成領域に、第１の低濃度不純物層１８を形成すると共に第１のゲート電極１３からなる第１のｎ型ゲート電極１３Ａを形成し、第１の、Ｉ／Ｏ部形成領域に、第２の低濃度不純物層１９を形成すると共に第２のゲート電極１５からなる第２のｎ型ゲート電極１５Ａを形成し、ＥＳＤ保護部形成領域に、第３の低濃度不純物層２０を形成すると共に第３のゲート電極１７からなる第３のｎ型ゲート電極１７Ａを形成する。
【００２０】
次に、図２（ａ）に示すように、ロジック部形成領域及びＥＳＤ保護部形成領域を覆うマスクパターン２１を形成した後、該マスクパターン２１及び第２のｎ型ゲート電極１５Ａをマスクとして、ｎ型不純物例えばリン（Ｐ）をイオン注入した後、熱処理を行なって不純物の活性化を行なう。このようにすると、リンはヒ素よりも拡散性が高いので、第２の低濃度不純物層１９の外側つまり第２の低濃度不純物層１９のチャネル領域側に、第２の低濃度不純物層１９よりも不純物濃度が低い第４の低濃度不純物層２２が形成される。
【００２１】
次に、マスクパターン２１を除去した後、例えばＣＶＤ法により、半導体基板１０の上に全面に亘ってＴＥＯＳ膜を堆積した後、該ＴＥＯＳ膜に対して異方性エッチングを行なって、第１、第２及び第３のｎ型ゲート電極１３Ａ、１５Ａ、１７Ａの側面にそれぞれサイドウォール２３を形成する。その後、第１、第２及び第３のｎ型ゲート電極１３Ａ、１５Ａ、１７Ａ並びに各サイドウォール２３をマスクとしてｎ型不純物例えばヒ素をイオン注入した後、熱処理を行なって不純物を活性化させることにより、ロジック部形成領域に第１のＭＯＳＦＥＴのソース又はドレインとなる第１の高濃度不純物層２４を形成すると共に、Ｉ／Ｏ部形成領域に第２のＭＯＳＦＥＴのソース又はドレインとなる第２の高濃度不純物層２５を形成すると共に、ＥＳＤ保護部形成領域に第３のＭＯＳＦＥＴのソース又はドレインとなる第３の高濃度不純物層２６を形成する。
【００２２】
本実施形態によると、ロジック部に形成される第１のＭＯＳＦＥＴにおいては、第１のゲート絶縁膜１２の膜厚が相対的に小さいと共に、第１のｎ型ゲート電極１３Ａのゲート長が相対的に小さいので、高速での動作が可能になる。また、第１のＭＯＳＦＥＴは、低電圧例えば２．５Ｖの電圧で動作するように設定されるので、第１のゲート絶縁膜１２の膜厚が小さくても差し支えない。さらに、第１のＭＯＳＦＥＴは低電圧で動作するため、チャネルホットエレクトロンのエネルギーが小さくなるので、ホットキャリア現象は余り問題にならない。このため、第１の高濃度不純物層２４に拡散係数の小さいヒ素をドーピングして、短チャネル効果の防止を図っている。
【００２３】
Ｉ／Ｏ部に形成される第２のＭＯＳＦＥＴは、ロジック部に形成される第１のＭＯＳＦＥＴに比べて高電圧例えば３．３Ｖの電圧で動作するため、ホットキャリア耐性が求められる。そこで、第２のＭＯＳＦＥＴにおいては、第２の低濃度不純物層１９のチャネル領域側に、第２の低濃度不純物層１９よりも不純物濃度が低い第４の低濃度不純物層２２が形成された複雑ＬＤＤ構造に構成することにより、第１の高濃度不純物層２５とチャネル領域との間の不純物濃度の勾配を緩やかにしているので、ホットキャリア耐性が向上する。本実施形態においては、第１の低濃度不純物層１９に拡散係数が小さいヒ素をドーピングすると共に、第４の低濃度不純物層２５に拡散係数が大きいリンをドーピングすることによって、複雑ＬＤＤ構造を実現している。
【００２４】
ＥＳＤ保護部に形成される第３のＭＯＳＦＥＴにおいては、第３の低濃度不純物層２０とチャネル領域との間に、第３の低濃度不純物層２０よりも不純物濃度が低い領域を形成していないと共に、第３の低濃度不純物層２０には拡散係数が小さいヒ素をドーピングしているため、第３の高濃度拡散層２６とチャネル領域との間の不純物濃度の勾配は急峻になる。このため、第３のＭＯＳＦＥＴは、オン動作がし易いため、バイポーラ動作をし易いので、サージ電流を吸収し易くなる。
【００２５】
図３は、ヒ素のドーピングの後にリンのドーピングを行なった場合（図中においては「あり」で示している。）と、ヒ素のドーピングの後にリンのドーピングを行なわない場合（図中においては「なし」で示している。）とにおけるゲート電極が破壊されるときの電流（破壊電流）の大きさを示している。図３から明らかなように、第２のＭＯＳＦＥＴのように複雑ＬＤＤ構造にすると、ゲート電極の耐圧が低下するが、ＥＳＤ保護部に形成される第３のＭＯＳＦＥＴは、単純ＬＤＤ構造を有しているので、ゲート電極の耐圧が向上する。
【００２６】
【発明の効果】
本発明に係る半導体装置によると、ロジック部に形成される第１のＭＯＳＦＥＴの第１のゲート電極の下に形成されている第１のゲート絶縁膜の膜厚が相対的に小さいため、第１のＭＯＳＦＥＴひいてはロジック部の高速動作化を図ることができる。Ｉ／Ｏ部に形成される第２のＭＯＳＦＥＴは、ソース又はドレインとなる高濃度拡散層のチャネル側に、不純物濃度が異なる２つの低濃度不純物層を備えているため、ソース領域又はドレイン領域とチャネル領域との間の不純物濃度の勾配が緩やかになるので、相対的に高い電圧で動作させてもホットキャリア現象が発生し難い。ＥＳＤ保護部に形成される第３のＭＯＳＦＥＴにおいては、ソース領域又はドレイン領域とチャネル領域との間の不純物濃度の勾配を急峻にできるので、第３のＭＯＳＦＥＴにバイポーラ動作をさせ易くなる。
【００２７】
本発明に係る半導体装置の製造方法によると、ロジック部に形成される第１のＭＯＳＦＥＴの第１のゲート絶縁膜の膜厚を相対的に小さくできるため、第１のＭＯＳＦＥＴひいてはロジック部の高速動作化を図ることができる。半導体領域におけるＩ／Ｏ部形成領域に第２のゲート電極をマスクとして第１の不純物よりも拡散係数が大きい第２の不純物をドーピングして第２の低濃度不純物層を形成するため、ソース領域又はドレイン領域とチャネル領域との間の不純物濃度の勾配が緩やかになるので、相対的に高い電圧で動作させてもホットキャリア現象が発生し難い。また、ＥＳＤ保護部形成領域においては、高濃度不純物層とチャネル領域との間の不純物濃度の勾配を急峻にできるため、第３のＭＯＳＦＥＴにバイポーラ動作をさせ易くなるので、サージ電流を吸収し易くなる。
【図面の簡単な説明】
【図１】（ａ）及び（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】（ａ）及び（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】ヒ素のドーピングの後にリンのドーピングを行なった場合と、ヒ素のドーピングの後にリンのドーピングを行なわない場合とにおける破壊電流の対比状態を示す図である。
【符号の説明】
１０ ウェル領域
１１ 素子分離領域
１２ 第１のゲート絶縁膜
１３ 第１のゲート電極
１３Ａ 第１のｎ型ゲート電極
１４ 第２のゲート絶縁膜
１５ 第２のゲート電極
１５Ａ 第２のｎ型ゲート電極
１６ 第３のゲート絶縁膜
１７ 第３のゲート電極
１７Ａ 第３のｎ型ゲート電極
１８ 第１の低濃度不純物層（低濃度不純物層）
１９ 第２の低濃度不純物層（第１の低濃度不純物層）
２０ 第３の低濃度不純物層（低濃度不純物層）
２１ マスクパターン
２２ 第４の低濃度不純物層（第２の低濃度不純物層）
２３ サイドウォール
２４ 第１の高濃度不純物層
２５ 第２の高濃度不純物層
２６ 第３の高濃度不純物層
【発明の属する技術分野】
本発明は、一の半導体基板上に、第１のＭＯＳＦＥＴを有するロジック部と、第２のＭＯＳＦＥＴを有するＩ／Ｏ部（入出力部）と、第３のＭＯＳＦＥＴを有するＥＳＤ（Electric Static Discharge ）保護部とを備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ロジック部に形成される第１のＭＯＳＦＥＴは、消費電力の低減のために低電圧例えば２．５Ｖで動作することが求められると共に、処理能力の向上のために高速で動作することが求められている。
【０００３】
また、Ｉ／Ｏ部に形成される第２のＭＯＳＦＥＴは、外部から電源電圧が入力されたり又は外部との間で信号電圧の入出力を行なったりするために用いられるので、高電圧例えば３．３Ｖで動作することが求められる。
【０００４】
また、ＥＳＤ保護部に形成される第３のＭＯＳＦＥＴは、サージ電圧を吸収するために、バイポーラ動作をし易いことが望ましいので、ソース領域又はドレイン領域とウェル領域との間の不純物の濃度勾配は急峻であることが求められる。
【０００５】
【発明が解決しようとする課題】
ところが、従来の半導体装置においては、ロジック部の第１のＭＯＳＦＥＴ、Ｉ／Ｏ部の第２のＭＯＳＦＥＴ及びＥＳＤ保護部の第３のＭＯＳＦＥＴは、工程の簡素化のために同一の構造を有するのが通常である。
【０００６】
このため、ＭＯＳＦＥＴをロジック部に求められる特性を有するように形成すると、Ｉ／Ｏ部又はＥＳＤ保護部に形成されたＭＯＳＦＥＴは求められる機能を発揮せず、ＭＯＳＦＥＴをＩ／Ｏ部に求められる特性を有するように形成すると、ロジック部又はＥＳＤ保護部に形成されたＭＯＳＦＥＴは求められる機能を発揮せず、ＭＯＳＦＥＴをＥＳＤ保護部に求められる特性を有するように形成すると、ＭＯＳＦＥＴはロジック部又はＩ／Ｏ部に求められる機能を発揮しないという問題がある。
【０００７】
前記に鑑み、本発明は、ロジック部に形成される第１のＭＯＳＦＥＴ、Ｉ／Ｏ部に形成される第２のＭＯＳＦＥＴ及びＥＳＤ保護部に形成される第３のＭＯＳＦＥＴがそれぞれ求められる機能を発揮できるようにすることを目的とする。
【０００８】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体装置は、一の半導体基板上に、第１のＭＯＳＦＥＴを有するロジック部と、第２のＭＯＳＦＥＴを有するＩ／Ｏ部と、第３のＭＯＳＦＥＴを有するＥＳＤ保護部とを備えた半導体装置を対象とし、第１のＭＯＳＦＥＴは、相対的に小さい膜厚を持つ第１のゲート絶縁膜の上に形成された第１のゲート電極を有すると共に、ソース又はドレインとなる高濃度不純物層のチャネル領域側に低濃度不純物層を有しており、相対的に低い電圧で動作するように設定されており、第２のＭＯＳＦＥＴは、相対的に大きい膜厚を持つ第２のゲート絶縁膜の上に形成された第２のゲート電極を有すると共に、ソース又はドレインとなる高濃度不純物層のチャネル領域側に第１の低濃度不純物層を有し且つ該第１の低濃度不純物層のチャネル領域側に該第１の低濃度不純物層よりも不純物濃度が低い第２の低濃度不純物層を有しており、相対的に高い電圧で動作するように設定されており、第３のＭＯＳＦＥＴは、相対的に大きい膜厚を持つ第３のゲート絶縁膜の上に形成された第３のゲート電極を有すると共に、ソース又はドレインとなる高濃度不純物層のチャネル領域側に低濃度不純物層を有しており、相対的に高い電圧で動作するように設定されている。
【０００９】
本発明に係る半導体装置によると、ロジック部に形成される第１のＭＯＳＦＥＴの第１のゲート電極の下に形成されている第１のゲート絶縁膜の膜厚が相対的に小さいため、高速で動作することができる。また、第１のＭＯＳＦＥＴは相対的に低い電圧で動作するため、第１のゲート絶縁膜の膜厚が小さくても、第１のゲート絶縁膜が破壊することはない。
【００１０】
Ｉ／Ｏ部に形成される第２のＭＯＳＦＥＴは、第２のゲート電極の下に形成される第２のゲート絶縁膜の膜厚が相対的に大きいため、相対的に高い電圧で動作させても第２のゲート絶縁膜が破壊することがない。また、第１の低濃度不純物層のチャネル領域側に、該第１の低濃度不純物層よりも不純物濃度が低い第２の低濃度不純物層が形成されているため、ソース又はドレインとなる高濃度不純物層とチャネル領域との間の不純物濃度の勾配が緩やかになる。
【００１１】
ＥＳＤ保護部に形成される第３のＭＯＳＦＥＴは、第２のゲート電極の下に形成される第２のゲート絶縁膜の膜厚が相対的に大きいため、相対的に高い電圧で動作させても第２のゲート絶縁膜が破壊することがない。また、第２のＭＯＳＦＥＴのように、チャネル又はドレインとなる高濃度不純物層のチャネル領域側に不純物濃度が異なる２つの低濃度不純物層を有していないため、高濃度不純物層とチャネル領域との間の不純物濃度の勾配を急峻にすることができる。
【００１２】
本発明に係る半導体装置の製造方法は、一の半導体基板上に、ロジック部、Ｉ／Ｏ部及びＥＳＤ保護部を備えた半導体装置の製造方法を対象とし、一の半導体基板上に形成された半導体領域の上におけるロジック部形成領域に相対的に小さい膜厚を持つ第１の絶縁膜を形成すると共に、半導体領域の上におけるＩ／Ｏ部形成領域に相対的に大きい膜厚を持つ第２の絶縁膜を形成すると共に、半導体領域の上におけるＥＳＤ保護部形成領域に相対的に大きい膜厚を持つ第３の絶縁膜を形成する工程と、第１、第２及び第３の絶縁膜の上に導電膜を形成する工程と、導電膜及び第１の絶縁膜をパターニングして相対的に小さい膜厚を持つ第１のゲート絶縁膜の上に第１のゲート電極を形成すると共に、導電膜及び第２の絶縁膜をパターニングして相対的に大きい膜厚を持つ第２のゲート絶縁膜の上に第２のゲート電極を形成すると共に、導電膜及び第３の絶縁膜をパターニングして相対的に大きい膜厚を持つ第３のゲート絶縁膜の上に第３のゲート電極を形成する工程と、半導体領域に対して第１、第２及び第３のゲート電極をマスクとして第１の不純物をドーピングすることにより、ロジック部形成領域に低濃度不純物層を形成すると共に、Ｉ／Ｏ部形成領域に第１の低濃度不純物層を形成すると共に、ＥＳＤ保護部形成領域に低濃度不純物層を形成する工程と、半導体領域におけるＩ／Ｏ部形成領域に第２のゲート電極をマスクとして第１の不純物よりも拡散係数が大きい第２の不純物をドーピングすることにより、第１の低濃度不純物層のチャネル領域側に第１の低濃度不純物層よりも不純物濃度が低い第２の低濃度不純物層を形成する工程と、第１、第２及び第３のゲート電極の側面にそれぞれサイドウォールを形成する工程と、半導体領域に対して第１、第２及び第３のゲート電極並びにサイドウォールをマスクとして第３の不純物をドーピングすることにより、ロジック部形成領域、Ｉ／Ｏ部形成領域及びＥＳＤ保護部形成領域にソース又はドレインとなる高濃度不純物層を形成する工程とを備えている。
【００１３】
本発明に係る半導体装置の製造方法によると、ロジック部形成領域に形成され、膜厚が相対的に小さい第１の絶縁膜をパターニングして第１のゲート絶縁膜を形成するため、ロジック部に形成される第１のＭＯＳＦＥＴの第１のゲート絶縁膜の膜厚は相対的に小さくなる。
【００１４】
Ｉ／Ｏ部形成領域に形成され、膜厚が相対的に大きい第２の絶縁膜をパターニングして第２のゲート絶縁膜を形成するため、Ｉ／Ｏ部に形成される第２のＭＯＳＦＥＴの第２のゲート絶縁膜の膜厚は相対的に大きくなる。また、半導体領域におけるＩ／Ｏ部形成領域に第２のゲート電極をマスクとして第１の不純物よりも拡散係数が大きい第２の不純物をドーピングするため、第１の低濃度不純物層のチャネル領域側に該第１の低濃度不純物層よりも不純物濃度が低い第２の低濃度不純物層が形成される。
【００１５】
ＥＳＤ保護部形成領域に形成され、膜厚が相対的に大きい第３の絶縁膜をパターニングして第３のゲート絶縁膜を形成するため、Ｉ／Ｏ部に形成される第２のＭＯＳＦＥＴの第２のゲート絶縁膜の膜厚は相対的に大きくなる。また、チャネル又はドレインとなる高濃度不純物層のチャネル領域側に不純物濃度が異なる２つの低濃度不純物層を有していないため、高濃度不純物層とチャネル領域との間の不純物濃度の勾配を急峻にすることができる。
【００１６】
【発明の実施の形態】
以下、本発明の一実施形態に係る半導体装置及びその製造方法について、図１（ａ）、（ｂ）及び図２（ａ）、（ｂ）を参照しながら説明する。
【００１７】
まず、図１（ａ）に示すように、ｐ型の半導体基板上に形成されたｐ型のウェル領域１０に、ロジック部形成領域、Ｉ／Ｏ部形成領域及びＥＳＤ保護部形成領域の各領域を区画する素子分離領域１１を形成した後、熱酸化法により、ウェル領域１０の上におけるロジック部形成領域に例えば５ｎｍの膜厚を有する第１のシリコン酸化膜を形成すると共に、ウェル領域１０の上におけるＩ／Ｏ部形成領域に例えば９ｎｍの膜厚を有する第２のシリコン酸化膜を形成すると共に、ウェル領域１０の上におけるＥＳＤ保護部形成領域に例えば９ｎｍの膜厚を有する第３のシリコン酸化膜を形成する。この場合、膜厚が異なる第１、第２及び第３のシリコン酸化膜を形成する方法としては、例えば同じ膜厚例えば９ｎｍの膜厚を有するシリコン酸化膜を全面的に熱酸化法により形成した後、該シリコン酸化膜における第２及び第３のシリコン酸化膜を形成する領域をマスクパターンにより覆った状態でエッチングを行なって、５ｎｍの膜厚を有する第１のシリコン酸化膜を形成する方法、又は、５ｎｍの膜厚を有する第１のシリコン酸化膜と、９ｎｍの膜厚を有する第２及び第３のシリコン酸化膜とを異なる熱処理工程により形成する方法が挙げられる。
【００１８】
次に、第１、第２及び第３のシリコン酸化膜の上に、例えばＣＶＤ法により６５０℃の温度下で例えば２５０ｎｍの膜厚を有するノンドープ型のポリシリコン膜を堆積する。その後、ノンドープ型のポリシリコン膜の上に、ロジック部形成領域における第１のゲート電極形成領域に第１のマスク部を有し、Ｉ／Ｏ部形成領域における第２のゲート電極形成領域に第２のマスク部を有し、ＥＳＤ保護部形成領域における第３のゲート電極形成領域に第３のマスク部を有するマスクパターンを形成した後、該マスクパターンをマスクとして、ノンドープ型のポリシリコン膜、並びに第１、第２及び第３のシリコン酸化膜に対してエッチングを行なうことにより、ロジック部形成領域に、５ｎｍの膜厚を有する第１のゲート絶縁膜１２を介して例えば０．２５μｍのゲート長を有する第１のゲート電極１３を形成すると共に、Ｉ／Ｏ部形成領域に、９ｎｍの膜厚を有する第２のゲート絶縁膜１４を介して例えば０．４μｍのゲート長を有する第２のゲート電極１５を形成すると共に、ＥＳＤ保護部形成領域に、９ｎｍの膜厚を有する第３のゲート絶縁膜１６を介して例えば０．４μｍのゲート長を有する第３のゲート電極１７を形成する。
【００１９】
次に、ｎ型不純物例えばヒ素（Ａｓ）をイオン注入した後、熱処理を行なって不純物を活性化することにより、図１（ｂ）に示すように、ロジック部形成領域に、第１の低濃度不純物層１８を形成すると共に第１のゲート電極１３からなる第１のｎ型ゲート電極１３Ａを形成し、第１の、Ｉ／Ｏ部形成領域に、第２の低濃度不純物層１９を形成すると共に第２のゲート電極１５からなる第２のｎ型ゲート電極１５Ａを形成し、ＥＳＤ保護部形成領域に、第３の低濃度不純物層２０を形成すると共に第３のゲート電極１７からなる第３のｎ型ゲート電極１７Ａを形成する。
【００２０】
次に、図２（ａ）に示すように、ロジック部形成領域及びＥＳＤ保護部形成領域を覆うマスクパターン２１を形成した後、該マスクパターン２１及び第２のｎ型ゲート電極１５Ａをマスクとして、ｎ型不純物例えばリン（Ｐ）をイオン注入した後、熱処理を行なって不純物の活性化を行なう。このようにすると、リンはヒ素よりも拡散性が高いので、第２の低濃度不純物層１９の外側つまり第２の低濃度不純物層１９のチャネル領域側に、第２の低濃度不純物層１９よりも不純物濃度が低い第４の低濃度不純物層２２が形成される。
【００２１】
次に、マスクパターン２１を除去した後、例えばＣＶＤ法により、半導体基板１０の上に全面に亘ってＴＥＯＳ膜を堆積した後、該ＴＥＯＳ膜に対して異方性エッチングを行なって、第１、第２及び第３のｎ型ゲート電極１３Ａ、１５Ａ、１７Ａの側面にそれぞれサイドウォール２３を形成する。その後、第１、第２及び第３のｎ型ゲート電極１３Ａ、１５Ａ、１７Ａ並びに各サイドウォール２３をマスクとしてｎ型不純物例えばヒ素をイオン注入した後、熱処理を行なって不純物を活性化させることにより、ロジック部形成領域に第１のＭＯＳＦＥＴのソース又はドレインとなる第１の高濃度不純物層２４を形成すると共に、Ｉ／Ｏ部形成領域に第２のＭＯＳＦＥＴのソース又はドレインとなる第２の高濃度不純物層２５を形成すると共に、ＥＳＤ保護部形成領域に第３のＭＯＳＦＥＴのソース又はドレインとなる第３の高濃度不純物層２６を形成する。
【００２２】
本実施形態によると、ロジック部に形成される第１のＭＯＳＦＥＴにおいては、第１のゲート絶縁膜１２の膜厚が相対的に小さいと共に、第１のｎ型ゲート電極１３Ａのゲート長が相対的に小さいので、高速での動作が可能になる。また、第１のＭＯＳＦＥＴは、低電圧例えば２．５Ｖの電圧で動作するように設定されるので、第１のゲート絶縁膜１２の膜厚が小さくても差し支えない。さらに、第１のＭＯＳＦＥＴは低電圧で動作するため、チャネルホットエレクトロンのエネルギーが小さくなるので、ホットキャリア現象は余り問題にならない。このため、第１の高濃度不純物層２４に拡散係数の小さいヒ素をドーピングして、短チャネル効果の防止を図っている。
【００２３】
Ｉ／Ｏ部に形成される第２のＭＯＳＦＥＴは、ロジック部に形成される第１のＭＯＳＦＥＴに比べて高電圧例えば３．３Ｖの電圧で動作するため、ホットキャリア耐性が求められる。そこで、第２のＭＯＳＦＥＴにおいては、第２の低濃度不純物層１９のチャネル領域側に、第２の低濃度不純物層１９よりも不純物濃度が低い第４の低濃度不純物層２２が形成された複雑ＬＤＤ構造に構成することにより、第１の高濃度不純物層２５とチャネル領域との間の不純物濃度の勾配を緩やかにしているので、ホットキャリア耐性が向上する。本実施形態においては、第１の低濃度不純物層１９に拡散係数が小さいヒ素をドーピングすると共に、第４の低濃度不純物層２５に拡散係数が大きいリンをドーピングすることによって、複雑ＬＤＤ構造を実現している。
【００２４】
ＥＳＤ保護部に形成される第３のＭＯＳＦＥＴにおいては、第３の低濃度不純物層２０とチャネル領域との間に、第３の低濃度不純物層２０よりも不純物濃度が低い領域を形成していないと共に、第３の低濃度不純物層２０には拡散係数が小さいヒ素をドーピングしているため、第３の高濃度拡散層２６とチャネル領域との間の不純物濃度の勾配は急峻になる。このため、第３のＭＯＳＦＥＴは、オン動作がし易いため、バイポーラ動作をし易いので、サージ電流を吸収し易くなる。
【００２５】
図３は、ヒ素のドーピングの後にリンのドーピングを行なった場合（図中においては「あり」で示している。）と、ヒ素のドーピングの後にリンのドーピングを行なわない場合（図中においては「なし」で示している。）とにおけるゲート電極が破壊されるときの電流（破壊電流）の大きさを示している。図３から明らかなように、第２のＭＯＳＦＥＴのように複雑ＬＤＤ構造にすると、ゲート電極の耐圧が低下するが、ＥＳＤ保護部に形成される第３のＭＯＳＦＥＴは、単純ＬＤＤ構造を有しているので、ゲート電極の耐圧が向上する。
【００２６】
【発明の効果】
本発明に係る半導体装置によると、ロジック部に形成される第１のＭＯＳＦＥＴの第１のゲート電極の下に形成されている第１のゲート絶縁膜の膜厚が相対的に小さいため、第１のＭＯＳＦＥＴひいてはロジック部の高速動作化を図ることができる。Ｉ／Ｏ部に形成される第２のＭＯＳＦＥＴは、ソース又はドレインとなる高濃度拡散層のチャネル側に、不純物濃度が異なる２つの低濃度不純物層を備えているため、ソース領域又はドレイン領域とチャネル領域との間の不純物濃度の勾配が緩やかになるので、相対的に高い電圧で動作させてもホットキャリア現象が発生し難い。ＥＳＤ保護部に形成される第３のＭＯＳＦＥＴにおいては、ソース領域又はドレイン領域とチャネル領域との間の不純物濃度の勾配を急峻にできるので、第３のＭＯＳＦＥＴにバイポーラ動作をさせ易くなる。
【００２７】
本発明に係る半導体装置の製造方法によると、ロジック部に形成される第１のＭＯＳＦＥＴの第１のゲート絶縁膜の膜厚を相対的に小さくできるため、第１のＭＯＳＦＥＴひいてはロジック部の高速動作化を図ることができる。半導体領域におけるＩ／Ｏ部形成領域に第２のゲート電極をマスクとして第１の不純物よりも拡散係数が大きい第２の不純物をドーピングして第２の低濃度不純物層を形成するため、ソース領域又はドレイン領域とチャネル領域との間の不純物濃度の勾配が緩やかになるので、相対的に高い電圧で動作させてもホットキャリア現象が発生し難い。また、ＥＳＤ保護部形成領域においては、高濃度不純物層とチャネル領域との間の不純物濃度の勾配を急峻にできるため、第３のＭＯＳＦＥＴにバイポーラ動作をさせ易くなるので、サージ電流を吸収し易くなる。
【図面の簡単な説明】
【図１】（ａ）及び（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】（ａ）及び（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】ヒ素のドーピングの後にリンのドーピングを行なった場合と、ヒ素のドーピングの後にリンのドーピングを行なわない場合とにおける破壊電流の対比状態を示す図である。
【符号の説明】
１０ ウェル領域
１１ 素子分離領域
１２ 第１のゲート絶縁膜
１３ 第１のゲート電極
１３Ａ 第１のｎ型ゲート電極
１４ 第２のゲート絶縁膜
１５ 第２のゲート電極
１５Ａ 第２のｎ型ゲート電極
１６ 第３のゲート絶縁膜
１７ 第３のゲート電極
１７Ａ 第３のｎ型ゲート電極
１８ 第１の低濃度不純物層（低濃度不純物層）
１９ 第２の低濃度不純物層（第１の低濃度不純物層）
２０ 第３の低濃度不純物層（低濃度不純物層）
２１ マスクパターン
２２ 第４の低濃度不純物層（第２の低濃度不純物層）
２３ サイドウォール
２４ 第１の高濃度不純物層
２５ 第２の高濃度不純物層
２６ 第３の高濃度不純物層
Claims (2)
- 一の半導体基板上に、第１のＭＯＳＦＥＴを有するロジック部と、第２のＭＯＳＦＥＴを有するＩ／Ｏ部と、第３のＭＯＳＦＥＴを有するＥＳＤ保護部とを備えた半導体装置であって、
前記第１のＭＯＳＦＥＴは、相対的に小さい膜厚を持つ第１のゲート絶縁膜の上に形成された第１のゲート電極を有すると共に、ソース又はドレインとなる高濃度不純物層のチャネル領域側に低濃度不純物層を有しており、相対的に低い電圧で動作するように設定されており、
前記第２のＭＯＳＦＥＴは、相対的に大きい膜厚を持つ第２のゲート絶縁膜の上に形成された第２のゲート電極を有すると共に、ソース又はドレインとなる高濃度不純物層のチャネル領域側に第１の低濃度不純物層を有し且つ該第１の低濃度不純物層のチャネル領域側に該第１の低濃度不純物層よりも不純物濃度が低い第２の低濃度不純物層を有しており、相対的に高い電圧で動作するように設定されており、
前記第３のＭＯＳＦＥＴは、相対的に大きい膜厚を持つ第３のゲート絶縁膜の上に形成された第３のゲート電極を有すると共に、ソース又はドレインとなる高濃度不純物層のチャネル領域側に低濃度不純物層を有しており、相対的に高い電圧で動作するように設定されており、
前記第１のＭＯＳＦＥＴの低濃度不純物層、前記第２のＭＯＳＦＥＴの第１の低濃度不純物層、及び、前記第３のＭＯＳＦＥＴの低濃度不純物層が同一の第１の不純物で形成されており、
前記第２のＭＯＳＦＥＴの第２の低濃度不純物層が、前記第１の不純物より拡散係数の大きい第２の不純物で形成されていることを特徴とする半導体装置。 - 一の半導体基板上に、ロジック部、Ｉ／Ｏ部及びＥＳＤ保護部を備えた半導体装置の製造方法であって、
一の半導体基板上に形成された半導体領域の上におけるロジック部形成領域に相対的に小さい膜厚を持つ第１の絶縁膜を形成すると共に、前記半導体領域の上におけるＩ／Ｏ部形成領域に相対的に大きい膜厚を持つ第２の絶縁膜を形成すると共に、前記半導体領域の上におけるＥＳＤ保護部形成領域に相対的に大きい膜厚を持つ第３の絶縁膜を形成する工程と、
前記第１、第２及び第３の絶縁膜の上に導電膜を形成する工程と、
前記導電膜及び第１の絶縁膜をパターニングして相対的に小さい膜厚を持つ第１のゲート絶縁膜の上に第１のゲート電極を形成すると共に、前記導電膜及び第２の絶縁膜をパターニングして相対的に大きい膜厚を持つ第２のゲート絶縁膜の上に第２のゲート電極を形成すると共に、前記導電膜及び第３の絶縁膜をパターニングして相対的に大きい膜厚を持つ第３のゲート絶縁膜の上に第３のゲート電極を形成する工程と、
前記半導体領域に対して前記第１、第２及び第３のゲート電極をマスクとして第１の不純物をドーピングすることにより、ロジック部形成領域に低濃度不純物層を形成すると共に、Ｉ／Ｏ部形成領域に第１の低濃度不純物層を形成すると共に、ＥＳＤ保護部形成領域に低濃度不純物層を形成する工程と、
前記半導体領域におけるＩ／Ｏ部形成領域に前記第２のゲート電極をマスクとして前記第１の不純物よりも拡散係数が大きい第２の不純物をドーピングすることにより、前記第１の低濃度不純物層のチャネル領域側に前記第１の低濃度不純物層よりも不純物濃度が低い第２の低濃度不純物層を形成する工程と、
前記第１、第２及び第３のゲート電極の側面にそれぞれサイドウォールを形成する工程と、
前記半導体領域に対して前記第１、第２及び第３のゲート電極並びに前記サイドウォールをマスクとして第３の不純物をドーピングすることにより、ロジック部形成領域、Ｉ／Ｏ部形成領域及びＥＳＤ保護部形成領域にソース又はドレインとなる高濃度不純物層を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
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