KR100634168B1 - 낮은 문턱 전압 및 높은 절연파괴 전압의 트랜지스터를구비하는 반도체 장치 - Google Patents

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Abstract

낮은 문턱 전압 및 높은 절연파괴 전압의 트랜지스터를 구비하는 반도체 장치를 제공한다. 이 장치는 반도체기판의 소정영역들에 각각 배치되는 제 1, 제 2 및 제 3 게이트 전극들, 상기 제 1, 제 2 및 제 3 게이트 전극들과 상기 반도체기판 사이에 각각 개재된 제 1, 제 2 및 제 3 게이트 절연막들 그리고 상기 제 1, 제 2 및 제 3 게이트 전극들 양옆의 반도체기판 내에 각각 배치되는 제 1, 제 2 및 제 3 접합 영역들을 구비한다. 이때, 상기 제 1 게이트 절연막은 상기 제 2 및 제 3 게이트 절연막보다 두껍고, 상기 제 1 접합 영역은 제 3 접합 영역과 동일한 구조이다.

Description

낮은 문턱 전압 및 높은 절연파괴 전압의 트랜지스터를 구비하는 반도체 장치{Semiconductor Device Having Transistors With Low Threshold Voltage And High Breakdown Voltage}
도 1 내지 도 8은 본 발명에 따른 반도체 장치의 여러 실시예들을 설명하기 위한 공정 단면도들이다.
본 발명은 반도체 장치에 관한 것으로서, 특히 낮은 문턱 전압 및 높은 절연파괴 전압을 갖는 트랜지스터를 구비하는 반도체 장치에 관한 것이다.
컴퓨터, 통신 장치 및 생활 가전 제품 등과 같은 다양한 전자 장치들은 각각의 고유한 기능을 발휘하기 위하여, 그 내부에 트랜지스터, 저항, 커패시터 및 인덕터와 같은 전자 소자들로 구성되는 집적 회로를 구비한다. 다양하고 고급스런 기능들이 이들 전자 장치에서 요구됨에 따라, 상기 집적 회로에 사용되는 전자 소자들은 더 많아지고 더 복잡해지는 추세이다.
하지만, 반도체 제조에서의 일괄 공정적 특성으로 인해, 상기 반도체 장치에서 사용되는 각 전자 소자의 종류는 제한된다. 즉, 필요에 따라 형성된 부품들을 개별적으로 조립(assemble)하는 방식(예를 들면, 자동차 생산)과 달리, 반도체 장치에 사용되는 전자 소자들은 일련의 공정 단계들을 통해 일괄적으로 제조(fabricate)되기 때문에, 다양한 종류의 전자 소자들을 형성하기 위해서는 제조 공정 단계의 수가 증가해야 한다. 하지만, 이러한 증가는 제조 비용의 증가 및 불량율의 증가를 유발하기 때문에, 반도체 장치에 사용되는 전자 소자의 종류는 제한될 필요가 있다.
상기 트랜지스터는 상기 전자 장치들의 크기, 속도, 사용 시간, 소모 전력 등과 같은 특성들에 결정적인 영향을 주는 핵심적인 부품이다. 예를 들어, 액정표시장치 구동 칩(LCR driver IC, LDI)와 같은 통상적인 고급 반도체 장치는 일반적으로 높은 절연 파괴 전압(High breakdown voltage)을 갖는 것을 특징으로 하는 고전압 트랜지스터(high voltage transistor, HV transistor)와 낮은 문턱 전압(low threshold voltage)을 갖는 것을 특징으로 하는 저전압 트랜지스터(low voltage transistor, LV transistor)를 구비한다.
하지만, 상기 고전압 트랜지스터는 소오스/드레인 사이의 저항이 턴온 상태에서도 높기 때문에, 트랜지스터의 성능(performance)에서 상기 저전압 트랜지스터보다 취약하다. 또한, 상기 고전압 트랜지스터는 두꺼운 게이트 절연막으로 인한 문턱 전압의 넓은 산포때문에, 매칭 특성(matching property) 또는 혼합 신호 특성(mixed signal property) 등에서 기술적 어려움을 갖는다. 상기 저전압 트랜지스터는 우수한 성능(performance) 및 문턱 전압의 좁은 산포를 갖지만, 절연 파괴 전압이 낮아서 높은 전압이 인가되는 회로에는 사용되지 못한다. 이에 따라, 문턱 전압의 좁은 산포를 갖되, 고전압이 인가되는 회로에서 사용될 수 있는 새로운 트랜지스터가 우수하면서 다양한 기능을 갖는 전자 장치를 위해 필요하다. 하지만, 이러한 새로운 트랜지스터는 상술한 제조 비용 및 불량율의 증가를 유발하지 않도록, 상기 저전압 및 고전압 트랜지스터들과 공정 양립성을 갖는 구조일 필요가 있다.
본 발명이 이루고자 하는 기술적 과제는 좁은 문턱 전압의 산포를 갖되, 고전압이 인가되는 회로에서도 사용될 수 있는 트랜지스터를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 높은 절연파괴 전압 및 문턱 전압의 낮은 산포를 갖되, 저전압 및 고전압 트랜지스터들과 공정 양립성있는 구조를 갖는 새로운 트랜지스터를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 고전압 트랜지스터 및 저전압 트랜지스터에 더하여, 게이트 절연막은 고전압 트랜지스터보다 얇고, 접합 영역의 구조는 이와 유사한 트랜지스터를 구비하는 반도체 장치를 제공한다. 이 장치는 반도체기판의 소정영역들에 각각 배치되는 제 1 게이트 전극, 제 2 게이트 전극 및 제 3 게이트 전극; 상기 제 1, 제 2 및 제 3 게이트 전극들과 상기 반도체기판 사이에 각각 개재된 제 1 게이트 절연막, 제 2 게이트 절연막 및 제 3 게이트 절연막; 그리고 상기 제 1, 제 2 및 제 3 게이트 전극들 양옆의 반도체기판 내에 각각 배치되는 제 1, 제 2 및 제 3 접합 영역들을 구비한다. 이때, 상기 제 1 게이트 절 연막은 상기 제 2 및 제 3 게이트 절연막보다 두껍고, 상기 제 1 접합 영역은 제 3 접합 영역과 동일한 구조이다.
바람직하게는, 상기 제 2 게이트 절연막과 상기 제 3 게이트 절연막은 동일한 두께를 갖는다. 또한, 상기 제 1 접합 영역은 제 1 저농도 영역과 제 1 고농도 영역을 구비하고, 상기 제 3 접합 영역은 제 3 저농도 영역과 제 3 고농도 영역을 구비하되, 상기 제 1 및 제 3 저농도 영역들은 각각 상기 제 1 및 제 3 고농도 영역들보다 깊게 형성된다. 또한, 상기 제 1 저농도 영역 및 상기 제 1 고농도 영역은 깊이, 불순물 농도 및 포함된 불순물의 종류에서 각각 상기 제 3 저농도 영역 및 상기 제 3 고농도 영역과 동일한 것이 바람직하다.
본 발명의 일 실시예들에 따르면, 상기 제 1 저농도 영역은 상기 제 1 고농도 영역의 하부면 및 측면을 덮고, 상기 제 3 저농도 영역은 상기 제 3 고농도 영역의 하부면 및 측면을 덮는다.
본 발명의 또다른 실시예들에 따르면, 상기 제 1 저농도 영역은 상기 제 1 고농도 영역의 측면을 덮고, 상기 제 3 저농도 영역은 상기 제 3 고농도 영역의 측면을 덮는다. 이에 더하여, 상기 제 1 접합영역은 상기 제 1 고농도 영역의 하부면을 덮는 제 1 하부 불순물 영역을 더 구비하고, 상기 제 3 접합영역은 상기 제 3 고농도 영역의 하부면을 덮는 제 3 하부 불순물 영역을 더 구비할 수 있다. 또한, 상기 제 1 저농도 영역들과 상기 제 1 게이트 전극 사이에는 제 1 절연 패턴이 개재되고, 상기 제 3 저농도 영역들과 상기 제 3 게이트 전극 사이에는 제 3 절연 패턴이 더 개재된다. 이때, 상기 제 1 및 제 3 절연 패턴들은 각각 상기 제 1 게이트 절연막 및 상기 제 3 게이트 절연막 보다 두꺼운 것이 바람직하다.
상기 제 2 접합영역은 제 2 저농도 영역과 제 2 고농도 영역을 구비할 수 있다. 이때, 상기 제 2 저농도 영역은 상기 제 2 고농도 영역보다 얕게 형성된다. 예를 들면, 상기 제 2 저농도 영역은 상기 제 2 고농도 영역의 상부 측면을 덮는다. 이에 더하여, 상기 제 2 접합 영역은 상기 제 2 저농도 영역의 아래에 배치되어, 상기 제 2 고농도 영역의 하부 측면을 덮는 헤일로 영역을 더 구비할 수 있다.
또한, 상기 제 1, 제 2 및 제 3 게이트 전극들의 양쪽 측벽에는 각각 제 1, 제 2 및 제 3 게이트 스페이서들이 더 배치될 수 있다. 본 발명의 일 실시예들에 따르면, 상기 제 2 게이트 스페이서는 바깥으로 연장된 수평 돌출부를 갖는 'ㄴ'자형 스페이서일 수도 있다.
상기 제 1, 제 2 및 제 3 게이트 절연막은 실리콘 산화막, 실리콘 산화질화막, 실리콘 질화막, 알루미늄 산화막, 지르코늄 산화막 및 하프늄 산화막 중에서 선택된 적어도 한가지 막으로 형성하는 것이 바람직하다. 또한, 상기 제 1, 제 2 및 제 3 게이트 전극은 같은 두께를 갖는 같은 종류의 물질로 형성되는 것이 바람직하다. 예를 들면, 상기 제 1, 제 2 및 제 3 게이트 전극은 다결정 실리콘, 탄탈륨, 탄탈륨 질화막, 지르코늄, 하프늄, 백금, 루세늄, 루세늄 산화막, 이리듐, 텅스텐, 폴리사이드, 텅스텐 실리사이드 및 코발트 실리사이드를 포함하는 그룹 중에서 선택된 적어도 한가지 물질로 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형 태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1 내지 도 7은 본 발명에 따른 반도체 장치의 여러 실시예들을 설명하기 위한 공정 단면도들이다.
도 1을 참조하면, 반도체기판(10)의 소정영역에는 제 1 영역(a), 제 2 영역(b) 및 제 3 영역(c)을 정의하는 소자분리막(110)이 형성된다. 상기 제 1, 제 2 및 제 3 영역들(a, b, c)에는 각각 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터가 배치된다.
상기 제 1 트랜지스터는 상기 제 1 영역(a)에 형성되는 제 1 게이트 전극(25), 제 1 게이트 절연막(20) 및 제 1 접합영역들(30)을 포함한다. 상기 제 1 게이트 전극(25)은 상기 반도체기판의 제 1 영역(a) 상부에 배치되고, 상기 제 1 게이트 절연막(20)은 상기 제 1 게이트 전극(25)과 상기 반도체기판(100) 사이에 개재되고, 상기 제 1 접합 영역(30)은 상기 제 1 게이트 전극(25) 양옆의 반도체기판(100) 내에 형성된다. 유사하게, 상기 제 2 트랜지스터는 상기 제 2 영역(b)에 형성되는 제 2 게이트 전극(45), 제 2 게이트 절연막(40) 및 제 2 접합영역들(50)을 포함한다. 상기 제 2 게이트 전극(45)은 상기 반도체기판의 제 2 영역(b) 상부 에 배치되고, 상기 제 2 게이트 절연막(40)은 상기 제 2 게이트 전극(45)과 상기 반도체기판(100) 사이에 개재되고, 상기 제 2 접합 영역(50)은 상기 제 2 게이트 전극(45) 양옆의 반도체기판(100) 내에 형성된다. 또한, 상기 제 3 트랜지스터는 상기 제 3 영역(c)에 형성되는 제 3 게이트 전극(65), 제 3 게이트 절연막(60) 및 제 3 접합영역들(70)을 포함한다. 상기 제 3 게이트 전극(65)은 상기 반도체기판의 제 3 영역(c) 상부에 배치되고, 상기 제 3 게이트 절연막(60)은 상기 제 3 게이트 전극(65)과 상기 반도체기판(100) 사이에 개재되고, 상기 제 3 접합 영역(70)은 상기 제 3 게이트 전극(65) 양옆의 반도체기판(100) 내에 형성된다.
상기 제 1 게이트 절연막(20)은 상기 제 2 및 제 3 게이트 절연막(40, 60)보다 두껍다. 예를 들면, 상기 제 1 게이트 절연막(20)은 100 내지 2000Å의 두께이고, 상기 제 2 및 제 3 게이트 절연막들(40, 60)은 10 내지 200Å의 두께이다. 이때, 상기 제 2 게이트 절연막(40)은 상기 제 3 게이트 절연막(60)과 같은 두께 및 같은 종류의 물질로 이루어지는 것이 바람직하다. 이에 따라, 상기 제 2 및 제 3 트랜지스터은 상기 제 1 트랜지스터보다 더 낮은 문턱 전압 및 더 좁은 문턱 접압 산포를 갖는다. 한편, 상기 제 1, 제 2 및 제 3 게이트 절연막들(20, 40, 60)은 실리콘 산화막으로 형성되는 것이 바람직한데, 실리콘 산화막, 실리콘 산화질화막, 실리콘 질화막, 알루미늄 산화막, 지르코늄 산화막, 하프늄 산화막 및 다른 고유전막들 중에서 선택된 적어도 한가지 막으로 형성될 수도 있다.
상기 제 1, 제 2 및 제 3 게이트 전극들(25, 45, 65)은 동일한 공정 단계들을 사용하여 동시에 형성된 도전 패턴일 수 있다. 이 경우, 상기 제 1, 제 2 및 제 3 게이트 전극들(25, 45, 65)은 같은 두께를 갖는, 같은 종류의 물질로 이루어질 수 있드며, 바람직하게는 다결정 실리콘, 탄탈륨, 탄탈륨 질화막, 지르코늄, 하프늄, 백금, 루세늄, 루세늄 산화막, 이리듐, 텅스텐, 폴리사이드, 텅스텐 실리사이드 및 코발트 실리사이드를 포함하는 그룹 중에서 선택된 적어도 한가지 물질로 이루어질 수 있다.
상기 제 1 접합영역(30)은 제 1 저농도 영역(34)과 제 1 고농도 영역(32)을 포함하고, 상기 제 3 접합영역(70)은 제 3 저농도 영역(74)과 제 3 고농도 영역(72)을 포함한다. 상기 제 1 접합영역(30)은 상기 제 3 접합영역(70)과 동일한 구조를 갖는다. 즉, 상기 제 1 저농도 영역(34) 및 제 1 고농도 영역(32)은 깊이, 불순물 농도 및 포함된 불순물의 종류에서 각각 상기 제 3 저농도 영역(74) 및 상기 제 3 고농도 영역(72)과 동일하다. (여기 또는 아래에서, 깊이 및 농도와 같은 정량적 크기와 관련하여 '동일하다'라는 표현은 두 비교되는 양들이 대략 10% 이내의 오차 범위 내에서 동일함을 의미한다. 또한, '동일하다'고 표현되는 구성 요소는 동일한 공정 단계를 이용하여 함께 형성될 수 있음을 의미한다.) 상기 제 1 및 제 3 저농도 영역들(34, 74) 그리고 상기 제 1 및 제 3 고농도 영역들(32, 72)은 상기 반도체기판(100)과 다른 도전형의 불순물을 포함한다. 또한, 문자 그대로, 상기 제 1 및 제 3 고농도 영역들(32, 72)은 상기 제 1 및 제 3 저농도 영역들(34, 74)보다 불순물 농도가 높다.
또한, 상기 제 1 및 제 3 저농도 영역들(34, 74)은 각각 상기 제 1 및 제 3 고농도 영역들(32, 72)보다 깊게 형성된다는 점에서, 상기 제 2 접합영역(50)과 차 이를 갖는다. 본 발명의 어떤 실시예들에 따르면, 상기 제 1 및 제 3 저농도 영역들(34, 74)은 각각 상기 제 1 및 제 3 고농도 영역들(32, 72)의 하부면 및 측면을 덮는 이중확산드레인 구조(double diffused drain structure, DDD structure)를 형성한다(도 1 내지 도 5 참조). 이에 따라, 상기 제 1 및 제 3 트랜지스터는 높은 절연 파괴 전압을 가질 수 있다.
상술한 실시예는 도 2 내지 도 7에 도시된 것처럼, 다양하게 변형될 수 있다. 아래에서는 도 2 내지 도 7을 참조하여, 이러한 변형된 실시예들에 대해 더 상세하게 설명할 것이다. 하지만, 중복을 피하기 위해, 도 1을 통해 설명된 실시예와 동일한 내용은 아래 설명에서 생략될 것이다.
상기 제 2 접합영역(50)은 제 2 고농도 영역(52)과 상기 제 2 고농도 영역(52)의 상부 측면을 덮는 제 2 저농도 영역(54)을 포함함으로써, 통상적으로 저농도 드레인 (lightly doped drain, LDD)이라고 불리는 접합 구조(junction structure)를 형성할 수 있다(도 2 내지 도 7 참조). 이 경우, 상기 제 2 저농도 영역(54)은 상기 제 2 고농도 영역(52)보다 얕은 깊이로 형성된다. 이런 점에서, 상기 제 2 접합영역(50)은 저농도 영역들(34, 74)이 고농도 영역들(32, 72)보다 깊게 형성되는 상기 제 1 및 제 3 접합 영역(30, 70)과 차이를 갖는다.
한편, 본 발명의 또다른 실시예들에 따르면, 상기 제 2 접합영역(50)은 상기 제 2 저농도 영역(54)의 아래에 배치되는 헤일로 영역(56)을 더 포함할 수도 있다(도 4 내지 도 7 참조). 결과적으로, 상기 헤일로 영역(56)은 상기 제 2 고농도 영역(52)의 하부 측면을 덮는다. 이에 따라, 상기 제 2 고농도 영역들(52) 사이의 반 도체기판에서 공핍층이 과도하게 확산함으로써 발생하는 상기 제 2 트랜지스터의 펀치 쓰루(punch-through)를 최소화할 수 있다. 이를 위해, 상기 헤일로 영역(56)은 상기 반도체기판(100)과 같은 도전형의 불순물을 포함한다. 또한, 상기 제 2 저농도 영역(54) 및 상기 제 2 고농도 영역(52)은 상기 반도체기판(100)과 다른 도전형의 불순물을 포함하고, 문자 그대로, 상기 제 2 고농도 영역(52)은 상기 제 2 저농도 영역(54)보다 불순물 농도가 높다.
상기 제 1, 제 2 및 제 3 게이트 전극들(25, 45, 65)의 양쪽 측벽에는 통상적인 스페이서 형태의 게이트 스페이서들(120)이 배치될 수 있다(도 2, 4 및 6 참조). 본 발명의 다른 실시예들에 따르면, 상기 제 1 및 제 3 게이트 전극들(25, 65)의 양쪽 측벽에는 통상적인 스페이서 형태의 게이트 스페이서들(120)이 배치되고, 상기 제 2 게이트 전극(45)의 양쪽 측벽에는 'ㄴ'자형 게이트 스페이서들(125)이 배치될 수 있다(도 3, 5 및 7 참조). 상기 'ㄴ'자형 게이트 스페이서(125)는 상기 제 2 게이트 전극(45)의 하부 측벽으로부터 바깥쪽으로 연장된 수평 돌출부를 구비한다. 이에 더하여, 상기 제 1, 제 2 및 제 3 게이트 전극들(25, 45, 65)은 각각 제 1, 제 2 및 제 3 하부 게이트 전극들(22, 42, 62) 및 제 1, 제 2 및 제 3 상부 게이트 전극들(24, 44, 64)이 차례로 적층된 구조일 수 있다. 이때, 상기 제 1, 제 2 및 제 3 하부 게이트 전극들(22, 42, 62)은 다결정 실리콘으로 형성될 수 있고, 상기 제 1 상부 게이트 전극들(24, 44, 64)은 상기 제 1 하부 게이트 전극들(22, 42, 62)보다 높은 전도도를 갖는 물질로 형성된다. 또한, 상기 제 1, 제 2 및 제 3 게이트 전극들(20, 40, 60)은 트랜지스터의 도전형에 따라 다른 물질 들이 사용될 수도 있다.
한편, 상기 제 1 및 제 3 접합영역들(30, 70)에서, 상기 제 1 및 제 3 저농도 영역들(34, 74)은 각각 상기 제 1 및 제 3 고농도 영역들(32, 72)의 측면을 덮는 구조를 가질 수도 있다(도 6 및 도 7 참조). 이러한 구조는, 상기 제 1 및 제 3 저농도 영역들(34, 74)이 각각 상기 제 1 및 제 3 고농도 영역들(32, 72)의 하부면 및 측면 모두를 덮는 도 1 내지 도 5를 통해 설명된 실시예들과 차이를 갖는다. 이러한 실시예들에서, 상기 제 1 및 제 3 저농도 영역들(34, 74)은 상기 게이트 전극들(25, 45, 65) 아래의 반도체기판(100), 즉 채널 영역들에 인접하게 배치된다. 즉, 상기 제 1 및 제 3 저농도 영역들(34, 74)은 각각 상기 제 1 및 제 3 고농도 영역들(32, 72)과 상기 채널 영역 사이에 배치된다.
이에 더하여, 상기 제 1 및 제 3 고농도 영역들(32, 72)의 아래에는 각각 제 1 하부 불순물 영역(37) 및 제 3 하부 불순물 영역(77)이 배치될 수도 있다. 결과적으로, 상기 제 1 고농도 영역(32)과 상기 반도체기판(100) 사이에는 제 1 저농도 영역(34) 및 상기 제 1 하부 불순물 영역(37)이 개재되고, 상기 제 3 고농도 영역(72)과 상기 반도체기판(100) 사이에는 제 3 저농도 영역(74) 및 상기 제 3 하부 불순물 영역(77)이 개재된다. 이때, 상기 제 1 및 제 3 하부 불순물 영역들(37, 77)은 상기 제 1 및 제 3 고농도 영역들(32, 72)보다 낮은 불순물 농도를 갖고, 상기 제 1 하부 불순물 영역(37)은 깊이, 불순물 농도 및 포함된 불순물의 종류에서 상기 제 3 하부 불순물 영역(77)과 동일하다. 이에 따라, 상기 제 1 및 제 3 접합영역(30, 70)은 변형된 DDD 구조를 형성한다.
또한, 도 6 및 도 7에 도시된 실시예들에 따르면, 상기 제 1 및 제 3 저농도 영역들(34, 74)의 상부에는 각각 제 1 절연 패턴(21) 및 제 3 절연 패턴(61)이 배치된다. 상기 제 1 및 제 3 절연 패턴들(21, 61)은 각각 상기 제 1 및 제 3 게이트 절연막들(20, 60)보다 두꺼운 두께로 형성된다. 또한, 도시하지 않은 또다른 실시예에 따르면, 상기 제 1 및 제 3 절연 패턴들(21, 61)은 상기 소자분리막(110)과 같은 물질 및 같은 두께로 형성될 수도 있다. 상기 제 1 및 제 3 절연 패턴들(21, 61)에 의해, 상기 제 1 게이트 전극(25)과 상기 제 1 접합영역(30) 그리고 상기 제 3 게이트 전극(65)과 상기 제 3 접합영역(70) 사이에 인가되는 전압을 충분히 올릴 수 있다.
본 발명에 따르면, 두꺼운 게이트 절연막 및 DDD 구조의 접합영역들을 갖는 고전압 트랜지스터, 얇은 게이트 절연막 및 LDD 구조의 접합영역들을 갖는 저전압 트랜지스터 그리고 얇은 게이트 절연막 및 DDD 구조의 접합영역들을 갖는 새로운 트랜지스터를 동시에 구비하는 반도체 장치가 제공된다. 이러한 새로운 트랜지스터는 높은 전압에서도 절연 파괴되지 않는 접합 영역을 가지면서, 동시에 낮은 문턱 전압 및 좁은 문턱 전압의 산포를 갖는다. 이에 따라, 이 새로운 트랜지스터는 소오스/드레인에 높은 전압이 인가되는 회로에서도 사용될 수 있으며, 더불어 우수한 성능(performance)을 발휘할 수 있다. 또한, 이 새로운 트랜지스터는 저전압 트랜지스터 및 고전압 트랜지스터와 완전히 다른 구조를 갖는 것이 아니기 때문에, 과도한 공정 단계 수의 증가없이, 즉 공정 양립성을 가지고 제조될 수 있다. 그 결 과, 우수한 성능을 갖는 반도체 장치를 제조 비용의 증가없이 생산할 수 있다.

Claims (20)

  1. 반도체기판의 소정영역들에 각각 배치되는 제 1 게이트 전극, 제 2 게이트 전극 및 제 3 게이트 전극;
    상기 제 1, 제 2 및 제 3 게이트 전극들과 상기 반도체기판 사이에 각각 개재된 제 1 게이트 절연막, 제 2 게이트 절연막 및 제 3 게이트 절연막; 및
    상기 제 1, 제 2 및 제 3 게이트 전극들 양옆의 반도체기판 내에 각각 배치되는 제 1, 제 2 및 제 3 접합 영역들을 구비하되,
    상기 제 1 게이트 절연막은 상기 제 2 및 제 3 게이트 절연막보다 두껍고,
    상기 제 2 게이트 절연막과 상기 제 3 게이트 절연막은 동일한 두께를 갖고,
    상기 제 1 접합 영역은 상기 제 3 접합 영역과 동일한 구조이면서 상기 제 2 접합영역과는 상이한 구조인 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 접합 영역은 제 1 저농도 영역과 제 1 고농도 영역을 구비하고,
    상기 제 3 접합 영역은 제 3 저농도 영역과 제 3 고농도 영역을 구비하되,
    상기 제 1 저농도 영역은 상기 제 1 고농도 영역보다 깊게 형성되고,
    상기 제 3 저농도 영역은 상기 제 3 고농도 영역보다 깊게 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 저농도 영역은 깊이, 불순물 농도 및 포함된 불순물의 종류에서 상기 제 3 저농도 영역과 동일하고,
    상기 제 1 고농도 영역은 깊이, 불순물 농도 및 포함된 불순물의 종류에서 상기 제 3 고농도 영역과 동일한 것을 특징으로 하는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 제 1 저농도 영역은 상기 제 1 고농도 영역의 하부면 및 측면을 덮고,
    상기 제 3 저농도 영역은 상기 제 3 고농도 영역의 하부면 및 측면을 덮는 것을 특징으로 하는 반도체 장치.
  6. 제 3 항에 있어서,
    상기 제 1 저농도 영역은 상기 제 1 고농도 영역의 측면을 덮고,
    상기 제 3 저농도 영역은 상기 제 3 고농도 영역의 측면을 덮는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 접합영역은 상기 제 1 고농도 영역의 하부면을 덮는 제 1 하부 불순물 영역을 더 구비하고,
    상기 제 3 접합영역은 상기 제 3 고농도 영역의 하부면을 덮는 제 3 하부 불순물 영역을 더 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제 1 저농도 영역들과 상기 제 1 게이트 전극 사이에 개재되는 제 1 절연 패턴; 및
    상기 제 3 저농도 영역들과 상기 제 3 게이트 전극 사이에 개재되는 제 3 절연 패턴을 더 구비하되,
    상기 제 1 및 제 3 절연 패턴들은 각각 상기 제 1 게이트 절연막 및 상기 제 3 게이트 절연막 보다 두꺼운 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제 2 접합영역은 제 2 저농도 영역과 제 2 고농도 영역을 구비하되,
    상기 제 2 저농도 영역은 상기 제 2 고농도 영역보다 얕게 형성되는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 2 저농도 영역은 상기 제 2 고농도 영역의 상부 측면을 덮는 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 2 접합 영역은 상기 제 2 저농도 영역의 아래에 배치되어, 상기 제 2 고농도 영역의 하부 측면을 덮는 헤일로 영역을 더 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 제 1 게이트 전극의 양쪽 측벽에 배치되는 제 1 게이트 스페이서들;
    상기 제 2 게이트 전극의 양쪽 측벽에 배치되는 제 2 게이트 스페이서들; 및
    상기 제 3 게이트 전극의 양쪽 측벽에 배치되는 제 3 게이트 스페이서들을 더 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 2 게이트 스페이서는 바깥으로 연장된 수평 돌출부를 갖는 'ㄴ'자형 스페이서인 것을 특징으로 하는 반도체 장치.
  14. 제 1 항에 있어서,
    상기 제 1, 제 2 및 제 3 게이트 절연막은 실리콘 산화막, 실리콘 산화질화막, 실리콘 질화막, 알루미늄 산화막, 지르코늄 산화막 및 하프늄 산화막 중에서 선택된 적어도 한가지 막으로 형성하는 것을 특징으로 하는 반도체 장치.
  15. 제 1 항에 있어서,
    상기 제 1, 제 2 및 제 3 게이트 전극은 같은 두께를 갖는 같은 종류의 물질로 형성되는 것을 특징으로 하는 반도체 장치.
  16. 제 1 항에 있어서,
    상기 제 1, 제 2 및 제 3 게이트 전극은 다결정 실리콘, 탄탈륨, 탄탈륨 질화막, 지르코늄, 하프늄, 백금, 루세늄, 루세늄 산화막, 이리듐, 텅스텐, 폴리사이드, 텅스텐 실리사이드 및 코발트 실리사이드를 포함하는 그룹 중에서 선택된 적어도 한가지 물질로 형성되는 것을 특징으로 하는 반도체 장치.
  17. 반도체기판의 소정영역들에 각각 배치되는 제 1 게이트 전극, 제 2 게이트 전극 및 제 3 게이트 전극;
    상기 제 1 게이트 전극과 상기 반도체기판 사이에 개재된 제 1 게이트 절연막;
    상기 제 2 게이트 전극과 상기 반도체기판 사이에 개재된 상기 제 1 게이트 절연막보다 얇은 제 2 게이트 절연막;
    상기 제 3 게이트 전극과 상기 반도체기판 사이에 개재된 상기 제 2 게이트 절연막과 같은 두께의 제 3 게이트 절연막;
    상기 제 1 게이트 전극 양옆의 반도체기판에 형성되는 제 1 고농도 영역들 및 상기 제 1 고농도 영역들을 둘러싸는 제 1 저농도 영역들;
    상기 제 2 게이트 전극 양옆의 반도체기판에 형성되는 제 2 고농도 영역들 및 상기 제 2 고농도 영역의 상부 측면을 덮는 제 2 저농도 영역들; 및
    상기 제 3 게이트 전극 양옆의 반도체기판에 형성되는 제 3 고농도 영역들 및 상기 제 3 고농도 영역들을 둘러싸는 제 3 저농도 영역들을 구비하되,
    상기 제 1 저농도 영역 및 상기 제 1 고농도 영역은 깊이, 불순물 농도 및 포함된 불순물의 종류에서 각각 상기 제 3 저농도 영역 및 상기 제 3 고농도 영역과 동일하고,
    상기 제 1 저농도 영역은 상기 제 2 저농도 영역과 상이한 깊이로 형성되는 것을 특징으로 하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 제 2 저농도 영역들의 아래에 배치되어, 상기 제 2 고농도 영역의 하부 측면을 덮는 헤일로 영역들을 더 포함하는 반도체 장치.
  19. 반도체기판의 소정영역들에 각각 배치되는 제 1 게이트 전극, 제 2 게이트 전극 및 제 3 게이트 전극;
    상기 제 1 게이트 전극과 상기 반도체기판 사이에 개재된 제 1 게이트 절연막;
    상기 제 2 게이트 전극과 상기 반도체기판 사이에 개재된 상기 제 1 게이트 절연막보다 얇은 제 2 게이트 절연막;
    상기 제 3 게이트 전극과 상기 반도체기판 사이에 개재된 상기 제 2 게이트 절연막과 같은 두께의 제 3 게이트 절연막;
    상기 제 1 게이트 전극 양옆의 반도체기판에 형성되는 제 1 고농도 영역들 및 상기 제 1 고농도 영역들의 측면 및 하부면을 각각 덮는 제 1 저농도 영역들 및 제 1 하부 불순물 영역들;
    상기 제 2 게이트 전극 양옆의 반도체기판에 형성되는 제 2 고농도 영역들 및 상기 제 2 고농도 영역의 상부 측면을 덮는 제 2 저농도 영역들; 및
    상기 제 3 게이트 전극 양옆의 반도체기판에 형성되는 제 3 고농도 영역들 및 상기 제 3 고농도 영역들의 측면 및 하부면을 각각 덮는 제 3 저농도 영역들 및 제 3 하부 불순물 영역들을 구비하되,
    상기 제 1 저농도 영역, 제 1 고농도 영역 및 제 1 하부 불순물 영역은 깊이, 불순물 농도 및 포함된 불순물의 종류에서 각각 상기 제 3 저농도 영역, 제 3 고농도 영역 및 제 3 하부 불순물 영역과 동일하고,
    상기 제 1 저농도 영역은 상기 제 2 저농도 영역과 상이한 깊이로 형성되는 것을 특징으로 하는 반도체 장치.
  20. 제 19 항에 있어서,
    상기 제 2 저농도 영역들의 아래에 배치되어, 상기 제 2 고농도 영역의 하부 측면을 덮는 헤일로 영역들을 더 포함하는 반도체 장치.
KR1020040014342A 2004-03-03 2004-03-03 낮은 문턱 전압 및 높은 절연파괴 전압의 트랜지스터를구비하는 반도체 장치 KR100634168B1 (ko)

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