JPH02271659A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02271659A JPH02271659A JP1093564A JP9356489A JPH02271659A JP H02271659 A JPH02271659 A JP H02271659A JP 1093564 A JP1093564 A JP 1093564A JP 9356489 A JP9356489 A JP 9356489A JP H02271659 A JPH02271659 A JP H02271659A
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Landscapes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法、特に−半導体基板上に異なるゲ
ート酸化膜厚の絶縁ゲート型トランジスタが併設される
半導体装置の製造方法に関し、−半導体基板上の複数の
素子形成領域上に、異なる厚さのゲート酸化膜を、素子
間を分離するフィールド酸化膜厚の減少を伴わずに形成
することを目的とし、 半導体基板上に複数の耐酸化膜パターンを設け該耐酸化
膜パターンをマスクにして選択酸化により該複数のトラ
ンジスタ形成領域を画定するフィールド酸化膜を形成す
る工程、該耐酸化膜を、ゲート酸化膜がより厚く形成さ
れるトランジスタ形成領域上部のものから順次除去して
その都度熱酸化を行い、順次薄い膜厚のゲート酸化膜を
有する複数のトランジスタ形成領域を形成する工程を含
んで構成する。
ート酸化膜厚の絶縁ゲート型トランジスタが併設される
半導体装置の製造方法に関し、−半導体基板上の複数の
素子形成領域上に、異なる厚さのゲート酸化膜を、素子
間を分離するフィールド酸化膜厚の減少を伴わずに形成
することを目的とし、 半導体基板上に複数の耐酸化膜パターンを設け該耐酸化
膜パターンをマスクにして選択酸化により該複数のトラ
ンジスタ形成領域を画定するフィールド酸化膜を形成す
る工程、該耐酸化膜を、ゲート酸化膜がより厚く形成さ
れるトランジスタ形成領域上部のものから順次除去して
その都度熱酸化を行い、順次薄い膜厚のゲート酸化膜を
有する複数のトランジスタ形成領域を形成する工程を含
んで構成する。
〔産業上の利用分野]
本発明は半導体装置の製造方法、特に−半導体基板上に
異なるゲート酸化膜厚の絶縁ゲート型トランジスタが併
設される半導体装置の製造方法に関する。
異なるゲート酸化膜厚の絶縁ゲート型トランジスタが併
設される半導体装置の製造方法に関する。
近時、半導体ICの機能が拡大するに伴って、論理回路
やメモリ等に用いられ、高速化のためにゲート酸化膜を
薄く形成した通常の耐圧を有する絶縁ゲート型トランジ
スタ(MOS)ランジスタ)と、例えば周辺回路等に用
いられ高耐圧化を図るためにゲート酸化膜を厚く形成し
たMOSトランジスタとが、−半導体基板上に併設され
ることが多くなってきたが、かかる半導体ICには製造
方法に起因してフィールド反転による素子間リークの問
題があり改善が望まれている。
やメモリ等に用いられ、高速化のためにゲート酸化膜を
薄く形成した通常の耐圧を有する絶縁ゲート型トランジ
スタ(MOS)ランジスタ)と、例えば周辺回路等に用
いられ高耐圧化を図るためにゲート酸化膜を厚く形成し
たMOSトランジスタとが、−半導体基板上に併設され
ることが多くなってきたが、かかる半導体ICには製造
方法に起因してフィールド反転による素子間リークの問
題があり改善が望まれている。
上記例えば600〜1000人程度の厚いゲ程度酸化膜
厚を有するMOSトランジスタTAと、200〜300
人程度の通常程度−ト酸化膜厚を有するMOSトランジ
スタT[l1% tgzとが一半導体基板上に形成さ
れるMO3ICの従来の製造方法においてゲート酸化膜
形成までの工程は、以下に第3図(a)〜(e)に示す
工程断面図を参照して説明する方法が用いられていた。
厚を有するMOSトランジスタTAと、200〜300
人程度の通常程度−ト酸化膜厚を有するMOSトランジ
スタT[l1% tgzとが一半導体基板上に形成さ
れるMO3ICの従来の製造方法においてゲート酸化膜
形成までの工程は、以下に第3図(a)〜(e)に示す
工程断面図を参照して説明する方法が用いられていた。
第3図(a)参照
即ち従来の方法においては、先ず、シリコン(Si)基
板51の上記厚いゲート酸化膜を有するトランジスタT
Aの形成領域52A及び上記薄いゲート酸化膜を有する
トランジスタTl1% T112の形成領域52I1
1.523□等上に、選択的に、厚さ200〜300人
程度の下敷程度化膜53を介し耐酸化膜である厚さ10
00〜2000人程度の窒化シリ程度(SiJ4)膜パ
ターン54A、54Ill、54B2を形成し通常通り
選択酸化によって前記トランジスタ形成領域52A 、
52□、52.2等を画定する厚さ5000〜8000
人程度のフィール程度化膜55を形成する。
板51の上記厚いゲート酸化膜を有するトランジスタT
Aの形成領域52A及び上記薄いゲート酸化膜を有する
トランジスタTl1% T112の形成領域52I1
1.523□等上に、選択的に、厚さ200〜300人
程度の下敷程度化膜53を介し耐酸化膜である厚さ10
00〜2000人程度の窒化シリ程度(SiJ4)膜パ
ターン54A、54Ill、54B2を形成し通常通り
選択酸化によって前記トランジスタ形成領域52A 、
52□、52.2等を画定する厚さ5000〜8000
人程度のフィール程度化膜55を形成する。
第3図(ハ)参照
次いで総てのトランジスタ形成領域52A 、52.、
.52a□等上からSi3N、膜パターン54..54
.、.54a□及び下敷き酸化膜53を除去し、それら
総てのトランジスタ形成領域52A、52□、52゜等
にSi基板51面を表出させる。
.52a□等上からSi3N、膜パターン54..54
.、.54a□及び下敷き酸化膜53を除去し、それら
総てのトランジスタ形成領域52A、52□、52゜等
にSi基板51面を表出させる。
第3図(C)参照
次いで、熱酸化により上記総てのトランジスタ形成領域
52A、52[lI、52[l□等郷土、高耐圧トラン
ジスタ等において要求される例えば600〜1000人
程度の厚いゲ程度酸化膜56を形成する。
52A、52[lI、52[l□等郷土、高耐圧トラン
ジスタ等において要求される例えば600〜1000人
程度の厚いゲ程度酸化膜56を形成する。
第3図(d)参照
次いでこの基板上に、高耐圧MOSトランジスタ等が配
設される厚いゲート酸化膜56が必要なトランジスタ形
成領域52A上を覆い、且つ通常耐圧のMOSトランジ
スタが形成される薄いゲート酸化膜が必要なトランジス
タ形成領域52Ill、52.2等が配設されている頭
載上を表出する開孔57を有するレジスト膜58を形成
し、次いでこのレジスト膜58の開孔57を介し、ウェ
ットエツチング或いはドライエツチングによって通常耐
圧のMOSトランジスタが形成されるトランジスタ形成
領域52.□、52、□等に形成されている厚いゲート
酸化膜56を選択的に除去し、これら領域のSi基板5
1面を表出させる。
設される厚いゲート酸化膜56が必要なトランジスタ形
成領域52A上を覆い、且つ通常耐圧のMOSトランジ
スタが形成される薄いゲート酸化膜が必要なトランジス
タ形成領域52Ill、52.2等が配設されている頭
載上を表出する開孔57を有するレジスト膜58を形成
し、次いでこのレジスト膜58の開孔57を介し、ウェ
ットエツチング或いはドライエツチングによって通常耐
圧のMOSトランジスタが形成されるトランジスタ形成
領域52.□、52、□等に形成されている厚いゲート
酸化膜56を選択的に除去し、これら領域のSi基板5
1面を表出させる。
第3図(e)参照
次いで、レジスト膜58を除去した後、熱酸化を行って
、上記トランジスタ形成領域5281.52.□等に表
出しているSi基板51面に通常耐圧のMOSトランジ
スタに要求される例えば200〜300人程度の薄い程
度ト酸化膜59III、598□等を形成する方法であ
った。
、上記トランジスタ形成領域5281.52.□等に表
出しているSi基板51面に通常耐圧のMOSトランジ
スタに要求される例えば200〜300人程度の薄い程
度ト酸化膜59III、598□等を形成する方法であ
った。
しかし上記従来の方法によると、第3図(d)に示され
るように、通常耐圧のMOSトランジスタが形成される
トランジスタ形成領域52Bl、52.□郷土の厚いゲ
ート酸化膜56をエツチング除去する際にオーバエツチ
ングがかけられるために、フィールド酸化膜55におけ
るレジスト膜58の開孔57内に表出している領域が鎖
線で示すように厚いゲート酸化膜56の厚さに相当する
分収上薄くなり(55tは薄くなった領域、60は厚さ
の目減り部)、且つ第3図(e)に示すように、次の工
程で薄いゲート酸化膜59I11.59.□等を形成す
る際にも上記フィールド酸化膜55.55を部における
厚みの増量は極めて少ない。そのために、フィールド酸
化膜55の薄くなった領域55を上に配線が形成された
際には、第4図に示す寄生MO3の模式側断面図のよう
に、第1のMOS)ランジスダTl11のドレイン領域
貼とSi基板51と第2のMOS)ランジスタT、2の
ソース領域S2と薄くなったフィールド酸化膜55tと
上記配線りとによって構成される寄生MOSトランジス
タ(MO3r )がオンし易くなり、そのためにT、の
ドレイン領域D1とT[12のソース領域S2との間、
即ち素子(TRI、 TB□)間に電流リークCが生
じてICの性能や信頼性が損なわれるという問題があっ
た。
るように、通常耐圧のMOSトランジスタが形成される
トランジスタ形成領域52Bl、52.□郷土の厚いゲ
ート酸化膜56をエツチング除去する際にオーバエツチ
ングがかけられるために、フィールド酸化膜55におけ
るレジスト膜58の開孔57内に表出している領域が鎖
線で示すように厚いゲート酸化膜56の厚さに相当する
分収上薄くなり(55tは薄くなった領域、60は厚さ
の目減り部)、且つ第3図(e)に示すように、次の工
程で薄いゲート酸化膜59I11.59.□等を形成す
る際にも上記フィールド酸化膜55.55を部における
厚みの増量は極めて少ない。そのために、フィールド酸
化膜55の薄くなった領域55を上に配線が形成された
際には、第4図に示す寄生MO3の模式側断面図のよう
に、第1のMOS)ランジスダTl11のドレイン領域
貼とSi基板51と第2のMOS)ランジスタT、2の
ソース領域S2と薄くなったフィールド酸化膜55tと
上記配線りとによって構成される寄生MOSトランジス
タ(MO3r )がオンし易くなり、そのためにT、の
ドレイン領域D1とT[12のソース領域S2との間、
即ち素子(TRI、 TB□)間に電流リークCが生
じてICの性能や信頼性が損なわれるという問題があっ
た。
そこで本発明は、−半導体基板上の複数の素子形成領域
上に、異なる厚さのゲート酸化膜を、素子間を分離する
フィールド酸化膜厚の減少を伴わずに形成する方法の提
供を目的とする。
上に、異なる厚さのゲート酸化膜を、素子間を分離する
フィールド酸化膜厚の減少を伴わずに形成する方法の提
供を目的とする。
上記課題は、ゲート酸化膜の膜厚の異なる複数の絶縁ゲ
ート型トランジスタが一半導体基板上に併設される半導
体装置の製造方法において、半導体基板上に複数の耐酸
化膜パターンを設け該耐酸化膜パターンをマスクにして
選択酸化により該複数のトランジスタ形成領域を画定す
るフィールド酸化膜を形成する工程、 該耐酸化膜を、ゲート酸化膜がより厚く形成されるトラ
ンジスタ形成領域上部のものから順次除去してその都度
熱酸化を行い、順次薄い膜厚のゲート酸化膜を有する複
数のトランジスタ形成領域を形成する工程を有する本発
明による半導体装置の製造方法によって解決される。
ート型トランジスタが一半導体基板上に併設される半導
体装置の製造方法において、半導体基板上に複数の耐酸
化膜パターンを設け該耐酸化膜パターンをマスクにして
選択酸化により該複数のトランジスタ形成領域を画定す
るフィールド酸化膜を形成する工程、 該耐酸化膜を、ゲート酸化膜がより厚く形成されるトラ
ンジスタ形成領域上部のものから順次除去してその都度
熱酸化を行い、順次薄い膜厚のゲート酸化膜を有する複
数のトランジスタ形成領域を形成する工程を有する本発
明による半導体装置の製造方法によって解決される。
即ち本発明の方法においては、−半導体基板上の複数の
素子形成領域に異なる厚さのゲート酸化膜を形成する際
に、一部のゲート酸化膜を除去するための酸化膜のエツ
チング工程を含まない。
素子形成領域に異なる厚さのゲート酸化膜を形成する際
に、一部のゲート酸化膜を除去するための酸化膜のエツ
チング工程を含まない。
従って素子間を分離するフィールド酸化膜がエツチング
によって薄められることがないので、このフィールド酸
化膜をゲート酸化膜として素子間に形成される寄生MO
3)ランジスタの闇値が低下することがなくなり、素子
間リーク電流の発生が防止されて素子間分離が完全にな
る。
によって薄められることがないので、このフィールド酸
化膜をゲート酸化膜として素子間に形成される寄生MO
3)ランジスタの闇値が低下することがなくなり、素子
間リーク電流の発生が防止されて素子間分離が完全にな
る。
以下本発明を、図を参照し、実力缶例により具体的に説
明する。
明する。
第1図(a)〜((2)は本発明の方法の一実施例の工
程断面図、第2図は同一実施例の変形例を示す工程断面
図である。
程断面図、第2図は同一実施例の変形例を示す工程断面
図である。
第1図(a)参照
本発明の方法により、例えば600〜1000人程度の
厚いゲ程度酸化膜厚を有する例えば高耐圧のMOSトラ
ンジスタTAと、200〜300人程度の通常程度−ト
酸化膜厚を有する論理用のMOSトランジスタT+lI
、T、2が一半導体基板上に併設されるMO3ICを形
成するに際しては、先ず従来同様の方法により、例えば
p型Si基板1の上記高耐圧のMOS)ランジスタTA
及び論理用のMOSトランジスタTl1s ragの
形成領域2A12□、2Il□上にストレス緩和用の厚
さ200人程鹿の下敷き酸化膜3下部に有する厚さ10
00〜2000人程度の5iJ4程度ターン4A、41
1.4,2を形成し、周知の選択酸化手段により表出す
る基板1面に、上記トランジスタ形成領域2A、2I1
1.2B□等を画定する厚さ5000〜8000人程度
の素子間分程度のフィールド酸化膜5を形成する。
厚いゲ程度酸化膜厚を有する例えば高耐圧のMOSトラ
ンジスタTAと、200〜300人程度の通常程度−ト
酸化膜厚を有する論理用のMOSトランジスタT+lI
、T、2が一半導体基板上に併設されるMO3ICを形
成するに際しては、先ず従来同様の方法により、例えば
p型Si基板1の上記高耐圧のMOS)ランジスタTA
及び論理用のMOSトランジスタTl1s ragの
形成領域2A12□、2Il□上にストレス緩和用の厚
さ200人程鹿の下敷き酸化膜3下部に有する厚さ10
00〜2000人程度の5iJ4程度ターン4A、41
1.4,2を形成し、周知の選択酸化手段により表出す
る基板1面に、上記トランジスタ形成領域2A、2I1
1.2B□等を画定する厚さ5000〜8000人程度
の素子間分程度のフィールド酸化膜5を形成する。
第1図(b)参照
次いで上記基板上に、厚いゲート酸化膜を形成しようと
する高耐圧のMO3I−ランジスタTA形成領域2A上
のSiJ、膜パターン4.の配設領域のみを選択的に表
出する開孔6を有するレジスト膜7を形成する。
する高耐圧のMO3I−ランジスタTA形成領域2A上
のSiJ、膜パターン4.の配設領域のみを選択的に表
出する開孔6を有するレジスト膜7を形成する。
第1図(C)参照
そして、上記レジスト膜7をマスクにし、周知の燐酸ボ
イル法等により表出する5iJ4膜パターン4Aを選択
的にエツチング除去し、次いで弗酸系の液で軽(ウォッ
シュアウトしてSi、N4膜パターン4Aの下部の下敷
き用酸化膜3を除去し、該領域にSi基板1面を表出せ
しめる。なお、上記ウォッシュアウトによるフィールド
酸化膜5の目減り量は300人程程度殆ど無視できる量
である。
イル法等により表出する5iJ4膜パターン4Aを選択
的にエツチング除去し、次いで弗酸系の液で軽(ウォッ
シュアウトしてSi、N4膜パターン4Aの下部の下敷
き用酸化膜3を除去し、該領域にSi基板1面を表出せ
しめる。なお、上記ウォッシュアウトによるフィールド
酸化膜5の目減り量は300人程程度殆ど無視できる量
である。
第1図(d)参照
次いで、レジスト膜7を除去した後、論理用MO3)ラ
ンジスタT□、T112の形成領域211I、2.2上
に残留しているSi3N、膜パターン4,1.4□をマ
スクにして通常の熱酸化法により高耐圧MOSトランジ
スタTA形成領域2A面に選択的に最終膜厚より100
〜200人程度厚い例程度800〜1000人程度の厚
い第程度ゲート酸化膜8を形成する。
ンジスタT□、T112の形成領域211I、2.2上
に残留しているSi3N、膜パターン4,1.4□をマ
スクにして通常の熱酸化法により高耐圧MOSトランジ
スタTA形成領域2A面に選択的に最終膜厚より100
〜200人程度厚い例程度800〜1000人程度の厚
い第程度ゲート酸化膜8を形成する。
第1図(e)参照
次いで、周知の燐酸ボイル法により論理用MOSトラン
ジスタ”111% TH□の形成領域2m+、28□
上のSt、1N4膜パターン411I、4,2を除去し
、次いで弗酸系の液によるウォッシュアウト処理により
5iJL膜パターン4□、411!下部の下敷き酸化膜
3を除去し、これらの領域にSi基板1面を表出せしめ
る。なお、上記ウォッシュアウトによりフィールド酸化
膜5は200〜300人程度目減り程度が殆ど影響はな
い。またTA形成領域2.の厚い第1のゲート酸化膜8
は200〜300人程度目減り程度最終厚さより100
人程程度くなる。
ジスタ”111% TH□の形成領域2m+、28□
上のSt、1N4膜パターン411I、4,2を除去し
、次いで弗酸系の液によるウォッシュアウト処理により
5iJL膜パターン4□、411!下部の下敷き酸化膜
3を除去し、これらの領域にSi基板1面を表出せしめ
る。なお、上記ウォッシュアウトによりフィールド酸化
膜5は200〜300人程度目減り程度が殆ど影響はな
い。またTA形成領域2.の厚い第1のゲート酸化膜8
は200〜300人程度目減り程度最終厚さより100
人程程度くなる。
第1図(f)参照
次いで、通常の熱酸化を施し、論理用MOSトランジス
タT0、T、□の形成領域283.2B□に表出してい
るSi基板1面に厚さ200〜300人程度の薄い程度
のゲート酸化膜9を形成する。なお、この際に厚い第1
のゲート酸化膜8の膜厚は100人程程度して所定の最
終膜厚600〜1000人程度になる。
タT0、T、□の形成領域283.2B□に表出してい
るSi基板1面に厚さ200〜300人程度の薄い程度
のゲート酸化膜9を形成する。なお、この際に厚い第1
のゲート酸化膜8の膜厚は100人程程度して所定の最
終膜厚600〜1000人程度になる。
程度図(檜参照
以後通常の方法によりトランジスタTA、Tll、T8
Zの形成領域2 A 、2’l11.2iz上に例えば
ポリSiよりなるゲート電極10A、10m1、io、
□を形成し、各々の領域2A、2Bい2,2にゲート電
極10A 101.10.2をそれぞれマスクにして不
純物を導入してn°型ソース領域11A11−+、 l
lgz及びn0型ドレイン領域12A、12B8.12
,2を形成し、この基板上に燐珪酸ガラス(PSG)等
の眉間絶縁膜13を形成し、各ソース及びドレイン領域
11A11□、11.2.12A、12□、12,2を
表出するコンタクト窓を形成し、各コンタクト窓上にト
ランジスタ相互間を接続し回路を構成するソース配線1
4A、■4111.1482及びドレイン配線15A、
15m+、15g□等を形成して本発明の方法による
MO3ICが完成する。
Zの形成領域2 A 、2’l11.2iz上に例えば
ポリSiよりなるゲート電極10A、10m1、io、
□を形成し、各々の領域2A、2Bい2,2にゲート電
極10A 101.10.2をそれぞれマスクにして不
純物を導入してn°型ソース領域11A11−+、 l
lgz及びn0型ドレイン領域12A、12B8.12
,2を形成し、この基板上に燐珪酸ガラス(PSG)等
の眉間絶縁膜13を形成し、各ソース及びドレイン領域
11A11□、11.2.12A、12□、12,2を
表出するコンタクト窓を形成し、各コンタクト窓上にト
ランジスタ相互間を接続し回路を構成するソース配線1
4A、■4111.1482及びドレイン配線15A、
15m+、15g□等を形成して本発明の方法による
MO3ICが完成する。
第2図は、上記実施例においてTll、TIIZの形成
領域2A、2111.2B□上の下敷き酸化膜3をウォ
ッシュアウトする際に、厚い第1のゲート酸化膜8及び
高電圧配線が敷設される周辺部のフィールド酸化膜5の
膜厚の目減りを回避するために、それらの領域上をレジ
スト膜15で覆って上記ウォッシュアウトを行う変形例
を示したものである。なお、この場合は、厚い第1のゲ
ート酸化膜8を上記ウォッシュアウトの際の目減り分を
考慮して厚く形成しておく必要がない。
領域2A、2111.2B□上の下敷き酸化膜3をウォ
ッシュアウトする際に、厚い第1のゲート酸化膜8及び
高電圧配線が敷設される周辺部のフィールド酸化膜5の
膜厚の目減りを回避するために、それらの領域上をレジ
スト膜15で覆って上記ウォッシュアウトを行う変形例
を示したものである。なお、この場合は、厚い第1のゲ
ート酸化膜8を上記ウォッシュアウトの際の目減り分を
考慮して厚く形成しておく必要がない。
以上実施例に示したように、本発明の方法によれば、厚
いゲート酸化膜のエツチング除去工程を含まずに、厚い
ゲート酸化膜8を有するトランジスタ形成領域2Aと薄
いゲート酸化膜9を有するトランジスタ形成領域211
+、2oとを同−Si基板上に形成することができる。
いゲート酸化膜のエツチング除去工程を含まずに、厚い
ゲート酸化膜8を有するトランジスタ形成領域2Aと薄
いゲート酸化膜9を有するトランジスタ形成領域211
+、2oとを同−Si基板上に形成することができる。
従って、ゲート酸化膜形成に際してフィールド酸化膜の
膜厚が大幅に減少するすることがなくなるので、配線下
部領域に形成される寄生MOSトランジスタがオンする
ことがなくなり、素子間の電流リークの発生がなくなる
。
膜厚が大幅に減少するすることがなくなるので、配線下
部領域に形成される寄生MOSトランジスタがオンする
ことがなくなり、素子間の電流リークの発生がなくなる
。
以上説明のように本発明によれば、厚いゲート酸化膜厚
を有する例えば高耐圧のMOSトランジスタと通常のゲ
ート酸化膜厚を有する論理用のMOSトランジスタ等、
ゲート酸化膜厚の異なるMOS)ランジスタが一半導体
基板上に併設されるMO3ICの製造工程において、フ
ィールド酸化膜の膜厚が大幅に減少することが防止され
る。
を有する例えば高耐圧のMOSトランジスタと通常のゲ
ート酸化膜厚を有する論理用のMOSトランジスタ等、
ゲート酸化膜厚の異なるMOS)ランジスタが一半導体
基板上に併設されるMO3ICの製造工程において、フ
ィールド酸化膜の膜厚が大幅に減少することが防止され
る。
従って、本発明によれば上記MO3ICにおける寄生M
O3効果による素子間リークが減少し、その性能及び信
頼性が向上する。
O3効果による素子間リークが減少し、その性能及び信
頼性が向上する。
第1図(a)〜(樽は本発明の方法の一実施例の工程断
面図、 第2図は同実施例の変形例の模式断面図、第3図(a)
〜(e)は従来方法の工程断面図、第4図は寄生MO3
の模式側断面図 である。 図において、 1はP型Si基板、 2AはTA形成領域、 2B+はTi11形成領域、 282はT8□形成領域、 3は下敷き酸化膜、 4八、4B+ 48z は5iyNa膜パターン、5は
フィールド酸化膜、 6は開孔、 7.16はレジスト膜、 8は厚い第1のゲート酸化膜、 9は薄い第2のゲート酸化膜、 10A 、 l0B11082はゲート電極、11A
、IIB、 IIB、はn゛型ソース領域、12A 、
12B+ 12BZはn+型トドレイン領域13は層間
絶縁膜、 14A 、14B114B、はソース配線、15A 、
15B1158gはドレイン配線、TA高耐圧MO3
)ランジスタ、 T□、Tll□は通常耐圧のMOSトランジスタを示す
。 舅1図(7の1) 第 2 図 Ts+ TBz 寄生MO5の模式イー1!7T面図 %4 図
面図、 第2図は同実施例の変形例の模式断面図、第3図(a)
〜(e)は従来方法の工程断面図、第4図は寄生MO3
の模式側断面図 である。 図において、 1はP型Si基板、 2AはTA形成領域、 2B+はTi11形成領域、 282はT8□形成領域、 3は下敷き酸化膜、 4八、4B+ 48z は5iyNa膜パターン、5は
フィールド酸化膜、 6は開孔、 7.16はレジスト膜、 8は厚い第1のゲート酸化膜、 9は薄い第2のゲート酸化膜、 10A 、 l0B11082はゲート電極、11A
、IIB、 IIB、はn゛型ソース領域、12A 、
12B+ 12BZはn+型トドレイン領域13は層間
絶縁膜、 14A 、14B114B、はソース配線、15A 、
15B1158gはドレイン配線、TA高耐圧MO3
)ランジスタ、 T□、Tll□は通常耐圧のMOSトランジスタを示す
。 舅1図(7の1) 第 2 図 Ts+ TBz 寄生MO5の模式イー1!7T面図 %4 図
Claims (1)
- 【特許請求の範囲】 ゲート酸化膜の膜厚の異なる複数の絶縁ゲート型トラン
ジスタが一半導体基板上に併設される半導体装置の製造
方法において、 半導体基板上に複数の耐酸化膜パターンを設け該耐酸化
膜パターンをマスクにして選択酸化により該複数のトラ
ンジスタ形成領域を画定するフィールド酸化膜を形成す
る工程、 該耐酸化膜を、ゲート酸化膜がより厚く形成されるトラ
ンジスタ形成領域上部のものから順次除去してその都度
熱酸化を行い、順次薄い膜厚のゲート酸化膜を有する複
数のトランジスタ形成領域を形成する工程を有すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1093564A JPH02271659A (ja) | 1989-04-13 | 1989-04-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1093564A JPH02271659A (ja) | 1989-04-13 | 1989-04-13 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02271659A true JPH02271659A (ja) | 1990-11-06 |
Family
ID=14085747
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1093564A Pending JPH02271659A (ja) | 1989-04-13 | 1989-04-13 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02271659A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0951072A4 (en) * | 1996-04-08 | 2000-09-13 | Hitachi Ltd | SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE |
JP2002100683A (ja) * | 2000-07-21 | 2002-04-05 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
US6380020B1 (en) | 1999-06-08 | 2002-04-30 | Nec Corporation | Method for fabricating a semiconductor device having a device isolation insulating film |
JP2005252263A (ja) * | 2004-03-03 | 2005-09-15 | Samsung Electronics Co Ltd | 低いスレッショルド電圧および高い絶縁破壊電圧のトランジスタを具備する半導体装置 |
JP2007273769A (ja) * | 2006-03-31 | 2007-10-18 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
US7312124B2 (en) | 2004-06-09 | 2007-12-25 | Oki Electric Industry Co., Ltd. | Method of manufacturing a semiconductor device |
-
1989
- 1989-04-13 JP JP1093564A patent/JPH02271659A/ja active Pending
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0951072A4 (en) * | 1996-04-08 | 2000-09-13 | Hitachi Ltd | SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE |
US6307236B1 (en) | 1996-04-08 | 2001-10-23 | Hitachi, Ltd. | Semiconductor integrated circuit device |
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US7427791B2 (en) | 1996-04-08 | 2008-09-23 | Renesas Technology Corporation | Method of forming a CMOS structure having gate insulation films of different thicknesses |
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