KR100690173B1 - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 DDD(Double Diffused Drain) 구조를 갖는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 소자에서 높은 전기장의 집중으로 발생하는 항복전압의 저하를 방지하면서, 옵셋-로코스(offset LOCOS) 구조를 갖는 MOSFET 소자에서 불순물 농도의 변동에 따라 발생하는 항복전압의 저하 및 누설전류 증가를 방지하여 소자의 특성이 열화되는 것을 방지할 수 있는 반도체 소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 기판; 상기 기판 내에 형성된 웰 영역; 상기 웰 영역의 일부 영역에 형성된 드리프트 영역; 상기 드리프트 영역 사이의 상기 기판 상에 형성된 게이트 전극; 상기 게이트 전극과 일정 거리 이격되어 상기 드리프트 영역 내에 형성된 소오스/드레인 영역; 상기 게이트 전극을 포함하는 전체 구조 상부를 덮도록 형성된 절연막; 및 상기 소오스/드레인 영역과 상기 게이트 전극 사이의 상기 드리프트 영역과 중첩되도록 상기 절연막 상에 형성되고, 상기 게이트 전극과 전기적으로 접속된 금속패드; 를 포함하는 반도체 소자를 제공한다.
반도체 소자, EDMOS, MOSFET, CMOS, offset LOCOS, DDD
Description
도 1은 종래기술에 따른 DDD 구조를 갖는 NMOSFET 소자를 도시한 단면도.
도 2는 종래기술에 따른 옵셋-로코스(offset-LOCOS) 구조를 갖는 NMOSFET 소자를 도시한 평면도.
도 3은 도 2에 도시된 'A-A' 절취선을 따라 도시한 단면도.
도 4는 본 발명의 바람직한 실시예에 따른 NMOSFET 소자를 도시한 평면도.
도 5는 도 4에 도시된 'A-A' 절취선을 따라 도시한 단면도.
도 6은 도 5에 도시된 NMOSFET 소자의 동작특성을 설명하기 위하여 도시한 단면도.
도 7은 본 발명의 바람직한 실시예에 따른 CMOS 소자를 도시한 단면도.
도 8a 내지 도 8z는 도 7에 도시된 CMOS 소자의 제조방법을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 20, 110 : 기판
11, 21, 123a, 123b : 드리프트 영역
12, 22, 133 : 게이트 절연막
13, 23, 134 : 폴리 실리콘막
14, 24, 137a, 137b : 게이트 전극
15a, 25a, 140a, 143a : 소오스 영역
15b, 25b, 140b, 143b : 드레인 영역
27a, 146a, 146e: 소오스 패드
27b, 146c, 146g : 드레인 패드
146d, 146h : 바디 패드
28, 143c, 140c : 접합영역
146b, 146f : 게이트 패드
147 : 컨택부
112, 114, 118, 120, 128, 135, 138, 141, 145, 147, 148 : 포토레지스트 패턴
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 EDMOS(Extend Drain Metal Oxide Semiconductor)FET(Field Effect Transistor) 소자 및 그 제조방법과, 이를 이용한 CMOS(Complementary MOS) 소자 및 그 제조방법에 관한 것이 다.
반도체 집적회로에는 고전압을 사용하는 외부 시스템을 직접 제어하기 위하여 고전압이 직접 인가되는 고전압 제어용 소자가 형성된다. 이러한 고전압 제어용 소자는 높은 항복전압(Breakdown Voltage, BV)을 필요로 하는 회로에서도 요구된다.
고전압 제어용 소자로는 전력 소비가 작은 CMOS 소자가 보편적으로 널리 사용되고 있다. CMOS 소자는 PMOS(P-type MOS) 트랜지스터와 NMOS(N-type MOS) 트랜지스터로 이루어지며, 각 트랜지스터는 높은 항복전압을 얻기 위해 소오스(source) 영역 및 드레인(drain) 영역의 하부에 소오스 영역 및 드레인 영역과 동일한 도전형으로 저농도 영역을 갖는 이중 확산 드레인(Double Diffused Drain, 이하, DDD라 함) 구조를 갖는다.
이하, 도 1을 참조하여 종래기술에 따른 DDD 구조를 갖는 MOSFET 소자를 설명하기로 한다. 도 1은 DDD 구조를 갖는 NMOSFET 소자를 일례로 도시한 단면도이다.
도 1에 도시된 바와 같이, 종래기술에 따른 DDD 구조를 갖는 NMOSFEF 소자는 P형 또는 N형 반도체 기판(10) 내에 형성된 고전압 P- 웰 영역(HPWELL)과, P- 웰 영역(HPWELL) 내의 일정 영역에 형성된 N- 드리프트(drift) 영역(11)과, N- 드리프트 영역(11) 사이의 기판(10) 상에 형성된 게이트 전극(14)과, 게이트 전극(14)으로 노출된 N- 드리프트 영역(11) 내에 각각 형성된 N+ 소오스 영역(15a) 및 N+ 드레인 영역(15b)으로 이루어진다. 한편, 게이트 전극(14)은 게이트 산화막(12)과 폴리 실리콘막(13)으로 이루어진다.
이러한 구조를 갖는 종래기술에 따른 NMOSFET 소자에서는 동작을 위해 게이트 전극(14)과 드레인 영역(15b)에 각각 고전압(Vpp)을 인가하는 경우 게이트 전극(14)과 기판(10) 간 또는 드레인 영역(15b)과 기판(10) 간에 높은 전기장(electric field)이 형성된다. 즉, 드레인 영역(15b)과 게이트 전극(14)이 인접한 부위(도시된 'A')에 높은 전기장(electric field)이 형성되어 항복전압이 저하되는 문제가 발생한다. 이러한 현상은 NMOSFET 소자 뿐만 아니라, PMOSFET 소자에서도 동일하게 발생하게 된다.
이에 따라, DDD 구조를 갖는 MOSFET 소자에서 발생하는 항복전압의 저하를 방지하기 위하여 옵셋-로코스(offset-LOCOS(LOCal Oxidation of Silicon)) 구조를 갖는 MOSFET 소자가 제안되었다. 도 2는 종래기술에 따른 옵셋 로코스 구조를 갖는 NMOSFET 소자의 평면도이고, 도 3은 도 2에 도시된 'A-A' 절취선을 따라 도시한 단면도이다.
도 2 및 도 3에 도시된 바와 같이, 종래기술에 따른 옵셋-로코스 구조를 갖는 NMOSFET 소자는 도 1에 도시된 DDD 구조를 갖는 NMOSFET 소자에서 게이트 전극(24)과 소오스 영역(25a) 및 드레인 영역(25b) 사이에 필드 산화막(26)이 더 형성된 구조를 갖는다. 필드 산화막(26)은 게이트 산화막(22) 양측의 두께를 증가시키는 역할을 수행한다. 이를 통해, 소자 동작시 게이트 산화막(22)의 양측에 가해지는 높은 전기장을 분산시켜 이 부위에서 전기장에 의한 스트레스(stress)를 완화시 킨다. 전기장에 의한 전기적인 스트레스는 게이트 산화막(22)의 두께가 증가할 수록 감소하게 된다.
이처럼, 옵셋-로코스 구조를 갖는 MOSFET 소자에서는 전기장에 의한 전기적인 스트레스를 최소화할 수는 있으나, 필드 산화막(22) 하부의 불순물 농도 제어가 어렵다. 통상, 필드 산화막(22)은 N- 드리프트 영역(21)을 형성한 후 LOCOS 공정을 실시하여 형성한다. LOCOS 공정은 열산화공정으로 이루어지는데, 보통 O2 분위기에서 실시하기 때문에 LOCOS 공정시 전자 교환이 일어나 NMOSFET의 경우 농도가 증가하고, PMOSFET의 경우 농도가 감소하는 현상이 발생하게 된다. 이로 인하여, NMOSFET 소자와 PMOSFET 소자 모두 문턱전압(threshold voltage, Vt)이 변동하는 한편, 항복전압이 저하되고, 누설전류(leakage current)가 증가하여 소자 특성이 열화되는 문제가 발생한다. 또한, 추가적으로 농도 제어를 위한 이온주입공정이 요구된다.
한편, 도 2 및 도 3에 도시된 도면부호 중 미설명된 '27a'는 소오스 영역(25a)과 접속된 소오스 패드이고, '27b'는 드레인 영역(25b)과 접속된 드레인 패드이다. 또한, '28'은 고전압 P- 웰 영역(HPWELL)에 전압을 인가하기 위한 P+ 접합영역이고, '29'는 접합영역과 접속된 바디 패드(body pad)이다. 또한, '23'은 게이트 전극을 이루는 폴리 실리콘막이다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, DDD 구조를 갖는 MOSFET 소자에서 높은 전기장의 집중으로 발생하는 항복전압의 저하를 방지하면서, 옵셋-로코스 구조를 갖는 MOSFET 소자에서 불순물 농도의 변동에 따라 발생하는 항복전압의 저하 및 누설전류 증가를 방지하여 소자의 특성이 열화되는 것을 방지할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판; 상기 기판 내에 형성된 웰 영역; 상기 웰 영역의 일부 영역에 형성된 드리프트 영역; 상기 드리프트 영역 사이의 상기 웰 영역 상에 형성된 게이트 전극; 상기 게이트 전극과 일정 거리 이격되어 상기 드리프트 영역 내에 형성된 소오스/드레인 영역; 상기 게이트 전극을 포함하는 전체 구조 상부를 덮도록 형성된 절연막; 및 상기 절연막 상에 상기 소오스/드레인 영역과 상기 게이트 전극 사이의 상기 드리프트 영역과 중첩되며 상기 게이트 전극과 전기적으로 접속되게 형성된 게이트 패드를 포함하는 반도체 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판; 상기 기판 내에 서로 다른 도전형으로 형성된 제1 및 제2 웰 영역; 상기 제1 및 제2 웰 영역 내의 일부 영역에 각각 서로 다른 도전형으로 형성된 제1 및 제2 드리프트 영역; 상기 제1 드리프트 영역 사이의 상기 제1 웰 영역 상에 형성된 제1 게이트 전극; 상기 제2 드리프트 영역 사이의 상기 제2 웰 영역 상에 형성된 제2 게이트 전극; 상기 제1 게이트 전극과 일정 거리 이격되어 상기 제1 드리프트 영역 내에 형성된 제1 소오스/드레인 영역; 상기 제2 게이트 전극과 일정 거리 이격되어 상기 제2 드리프트 영역 내에 형성된 제2 소오스/드레인 영역; 상기 제1 및 제2 게이트 전극을 포함하는 전체 구조 상부를 덮도록 형성된 절연막; 상기 절연막 상에 상기 제1 소오스/드레인 영역과 상기 제1 게이트 전극 사이의 상기 제1 드리프트 영역과 중첩되며 상기 제1 게이트 전극과 전기적으로 접속되게 형성된 제1 게이트 패드; 및 상기 절연막 상에 상기 제2 소오스/드레인 영역과 상기 제2 게이트 전극 사이의 상기 제2 드리프트 영역과 중첩되며 상기 제2 게이트 전극과 전기적으로 접속되게 형성된 제2 게이트 패드를 포함하는 반도체 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 기판 내에 웰 영역을 형성하는 단계; 상기 웰 영역 내에 드리프트 영역을 형성하는 단계; 상기 드리프트 영역 사이의 상기 웰 영역 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극과 일정 거리 이격되도록 상기 드리프트 영역 내에 소오스/드레인 영역을 형성하는 단계; 상기 소오스/드레인 영역을 덮도록 절연막을 증착하는 단계; 상기 절연막을 식각하여 상기 소오스/드레인 영역이 노출되는 컨택홀을 형성하는 단계; 상기 컨택홀이 매립되도록 금속층을 증착하는 단계; 상기 금속층을 식각하여 상기 소오스/드레인 영역과 접속된 소오스/드레인 패드와, 상기 소오스/드레인 패드와 분리되어 상기 소오스/드레인 영역과 상기 게이트 전극 사이의 상기 드리프트 영역과 중첩되도록 상기 절연막 상에 게이트 패드를 형성하는 단계; 및 상기 게이트 패드와 상기 게이트 전극을 접속시키는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 기판 내에 서로 다른 도전형의 제1 및 제2 웰 영역을 형성하는 단계와, 상기 제1 웰 영역 내에 제1 드리프트 영역을 형성하고, 상기 제2 웰 영역 내에 상기 제1 드리프트 영역과 서로 다른 도전형으로 제2 드리프트 영역을 형성하는 단계와, 상기 제1 드리프트 영역 사이에 제1 게이트 전극을 형성하고, 상기 제2 드리프트 영역 사이에 제2 게이트 전극을 형성하는 단계와, 상기 제1 게이트 전극과 일정 거리 이격되도록 상기 제1 드리프트 영역 내에 제1 소오스/드레인 영역을 형성하고, 상기 제2 게이트 전극과 일정 거리 이격되도록 상기 제2 드리프트 영역 내에 제2 소오스/드레인 영역을 형성하는 단계와, 상기 제1 및 제2 소오스/드레인 영역을 덮도록 절연막을 증착하는 단계와, 상기 절연막을 식각하여 상기 제1 및 제2 소오스/드레인 영역이 노출되는 컨택홀을 형성하는 단계와, 상기 컨택홀이 매립되도록 금속층을 증착하는 단계와, 상기 금속층을 식각하여 상기 제1 및 제2 소오스/드레인 영역과 각각 접속된 소오스/드레인 패드와, 상기 소오스/드레인 패드와 분리되어 상기 제1 소오스/드레인 영역과 상기 제1 게이트 전극 사이의 상기 제1 드리프트 영역과 중첩되도록 상기 절연막 상에 제1 금속패드를 형성하고, 상기 제2 소오스/드레인 영역과 상기 제2 게이트 전극 사이의 상기 제2 드리프트 영역과 중첩되도록 상기 절연막 상에 제2 금속패드를 형성하는 단계와, 상기 제1 금속패드와 상기 제1 게이트 전극을 접속시키고, 상기 제2 금속패드와 상기 제2 게이트 전극을 접속시키는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
실시예
도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자를 설명하기 위하여 MOSFET 소자를 도시한 평면도이고, 도 5는 도 4에 도시된 'A-A' 절취선을 따라 도시한 단면도이다. 여기서는, 설명의 편의를 위해 일례로 NMOSFET 소자를 도시하였다.
도 4 및 도 5에 도시된 바와 같이, 본 발명의 바람직한 실시예에 따른 NMOSFET 소자는 소오스 영역(140a) 및 드레인 영역(140b)과 게이트 전극(137a) 사이에 형성된 N- 드리프트 영역(123a)과 각각 중첩되도록 층간 절연막(Inter Layer Dielectric layer, ILD)(114) 상에 형성된 두개의 게이트용 금속패드(146b)를 더 구비한다.
금속패드(146b)는 컨택부(contact part, 147)를 통해 게이트 전극(137a)과 전기적으로 접속되어 게이트 패드로 기능한다. 이에 따라, 금속패드(146b)의 하부에 형성된 층간 절연막(144)은 도 3에 도시된 옵셋-로코스 구조를 갖는 MOSFET 소자에서 게이트 전극(24)과 소오스 영역(25a) 및 드레인 영역(25b) 사이에 형성된 필드 산화막(26)과 동일한 기능을 수행한다. 여기서, 층간 절연막(114)은 산화막 계열의 물질로 형성된다. 한편, 금속패드(146b)는 게이트 전극(137a)과 동일한 폭(width)으로 형성한다.
전술한 바와 같이, 도 3에 도시된 옵셋-로코스 구조를 갖는 MOSFET 소자에서는 필드 산화막(26)이 소자 동작시 게이트 산화막(22)의 양측에 가해지는 높은 전기장을 분산시켜 이 부위에서 전기장에 의한 스트레스를 완화시키며, 이러한 전기장에 의한 전기적인 스트레스는 게이트 산화막(22)의 두께가 증가할 수록 감소하게 된다.
따라서, 본 발명의 바람직한 실시예에 따른 MOSFET 소자에서는 도 3에 도시된 옵셋-로코스 구조를 갖는 MOSFET 소자에서 전기장에 기인한 스트레스를 완화시키기 위해 필드 산화막(26)을 형성하는 대신에 층간 절연막(144)을 이용한다. 이에 따라, 도 6에 도시된 바와 같이 게이트 전극(137a)의 양측에서의 산화막 두께(T2)는 층간 절연막(144)의 두께에 따라 결정되며, 그 두께는 도 3에 도시된 옵셋-로코스 구조를 갖는 MOSFET 소자에서의 필드 산화막(26)과 게이트 산화막(22)의 총 두께(T1)보다 두껍게 형성된다. 전술한 바와 같이 전기장이 집중된 부위, 즉 게이트 산화막(133)의 양측의 산화막의 두께가 두꺼울 수록 전기장에 기인한 스트레스는 더욱 분산, 완화된다.
이와 같이, 본 발명의 바람직한 실시예에 따른 MOSFET 소자에서는 층간 절연막(144)을 이용하여 게이트 산화막(133)의 양측으로 집중되는 전기장을 분산시킨다. 이 것이 가능한 이유는, 게이트 전극(137a) 양측의 N- 드리프트 영역(123a)과 중첩되도록 층간 절연막(144) 상에 금속패드(146b)를 형성한 후 이 금속패드(146b)를 컨택부(147)를 통해 게이트 전극(137a)과 전기적으로 접속시키기 때문이다. 이로써, 소자 동작시 금속패드(146b)가 게이트 전극(137a)의 일부로 기능하게 되고, 결국 금속패드(146b)와 N- 드리프트 영역(123a)의 사이에 개재된 층간 절연막(144)이 게이트 산화막(133)의 일부가 되어 전기장이 집중되는 게이트 산화막(133) 양측의 두께가 증가한 구조를 갖게 된다.
한편, 본 발명에서 층간 절연막(144)이 게이트 산화막(133)의 일부 처럼 기능한다 하더라도, 궁극적으로 채널영역은 게이트 산화막(133) 하부의 고전압 P- 웰 영역(117a)에 형성되기 때문에 기본적인 소자 특성에는 전혀 영향을 미치지 않는다.
이러한 구조를 통해 본 발명의 바람직한 실시예에서는 다음과 같은 효과들을 얻을 수 있다.
먼저, 옵셋-로코스 구조를 갖는 MOSFET 소자에서 얻을 수 있는 전기장 스트레스 분산 및 완화 효과를 얻을 수 있다. 이는, 전술한 바와 같이 층간 절연막(144)을 통해 옵셋-로코스 구조에서 전기장 집중을 분산 및 완화시키기 때문이다.
다음으로, 옵셋-로코스 구조를 갖는 MOSFET 소자에서 발생하는 드리프트 영역의 도핑 농도의 변동을 방지할 수 있다. 일반적으로, 옵셋-로코스 구조를 갖는 MOSFET 소자에서는 드리프트 영역을 형성한 후 LOCOS 공정을 진행하여 필드 산화막을 형성한다. 이 과정에서 O2에 의한 전자교환에 의해 드리프트 영역의 불순물 도핑 농도가 변동하게 된다. 즉, NMOSFET 소자의 경우 도핑 농도가 증가하고, PMOSFET 소자의 경우 도핑 농도가 감소한다. 그러나, 본 발명에서는 드리프트 영역을 형성한 후 LOCOS 공정을 진행하지 않기 때문에 드리프트 영역에서 불순물 도핑 농도의 변동이 일어나지 않는다. 이에 따라, 불순물 도핑 농도의 변동에 따라 각 소자의 문턱전압이 변동하고, 항복전압이 저하되며, 누설전류가 증가하여 소자 특성이 열화되는 문제를 해결할 수 있다. 더욱이, PMOSFET 소자에서 도핑 농도의 감소에 따라 추가로 실시하는 이온주입공정을 실시할 필요가 없어 공정을 단순화시킬 수 있다.
또한, 후술하는 제조방법을 통해 설명되는 사항으로서, 본 발명에서는 소오스 패드(146a), 드레인 패드(146b) 및 바디 패드(body pad, 146d)를 형성하기 위한 금속배선 형성공정시 게이트 패드용 금속패드(146b)를 함께 형성함에 따라 별도의 추가 공정없이 마스크 공정의 변경을 통해 공정을 진행할 수 있다. 따라서, 그 만큼 공정이 용이하다.
이하에서는, 도 8a 내지 도 8z를 참조하여 본 발명의 바람직한 실시예에 따른 MOSFET 소자의 제조방법을 설명하기로 한다. 여기서는, 도 7에 도시된 바와 같이 NMOSFET 소자와 PMOSFET 소자로 이루어진 CMOS 소자의 제조방법을 예로 들어 설명하기로 한다.
도 8a에 도시된 바와 같이, NMOSFET 소자가 형성될 영역(A)(이하, NMOS 영역이라 함)과 PMOSFET 소자가 형성될 영역(B)(이하, PMOS 영역이라 함)으로 정의된 반도체 기판(110)을 제공한다. 이때, 반도체 기판(110)은 N형 또는 P형을 사용한 다.
이어서, 도 8b에 도시된 바와 같이, 반도체 기판(110) 상의 전면에 스크린 산화막(screen oxide, 111)을 형성한다. 스크린 산화막(111)은 후속 웰 및 드리프트 영역을 형성하기 위한 확산(diffusion) 공정(또는, 이온주입공정)시 노출된 기판(110)의 상부 표면이 손상되는 것을 방지한다. 이때, 스크린 산화막(111)은 습식 또는 건식산화공정을 이용하여 산화 실리콘막(SiO2)으로 형성한다. 예컨대, O2 기체를 이용한 열산화공정으로 형성한다.
이어서, 도 8c에 도시된 바와 같이, 반도체 기판(110) 상에 포토레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(112)을 형성한다. 이때, 포토레지스트 패턴(112)은 PMOS 영역(B)이 오픈(open)된 구조를 갖는다.
이어서, 포토레지스트 패턴(112)을 이용한 선증착공정(113)을 실시하여 노출된 PMOS 영역(B)의 기판(110)에 5족 물질인 인(phosphorus, P) 또는 비소(arsenic, As)와 같은 n형 불순물 이온을 주입한다.
이어서, 도 8d에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(112)을 제거한다.
이어서, 도 8c에서 설명한 마스크 공정을 실시하여 NMOS 영역(A)이 오픈된 포토레지스트 패턴(114)을 형성한다.
이어서, 포토레지스트 패턴(114)을 이용한 선증착공정(115)을 실시하여 노출 된 NMOS 영역(A)의 기판(110)에 3족 물질인 보론(boron, B)과 같은 p형 불순물 이온을 주입한다.
이어서, 도 8e에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(114)을 제거한다.
이어서, 드라이브 인(drive in) 공정(116)을 실시하여 기판(110) 내에 주입된 n형 및 p형 불순물 이온을 확산시켜 NMOS 영역(A)에는 고전압용 P-웰 영역(HPWELL, 117a)을 형성하고, PMOS 영역(B)에는 고전압용 N-웰 영역(HNWELL, 117b)을 형성한다.
이어서, 도 8f에 도시된 바와 같이, 마스크 공정을 실시하여 NMOS 영역(A)의 일부가 오픈된 포토레지스트 패턴(118)을 형성한다. 여기서, 포토레지스트 패턴(118)을 통해 노출되는 영역은 NMOS 소자의 N- 드리프트 영역이 형성될 영역이다.
이어서, 포토레지스트 패턴(118)을 마스크로 이용한 선증착공정(119)을 실시하여 5족 물질인 인 또는 비소와 같은 n형 불순물 이온을 노출된 기판(110)에 주입한다.
이어서, 도 8g에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(118)을 제거한다.
이어서, 마스크 공정을 실시하여 PMOS 영역(B)의 일부가 오픈된 포토레지스트 패턴(120)을 형성한다. 여기서, 포토레지스트 패턴(120)을 통해 노출되는 영역은 PMOS 소자의 P- 드리프트 영역이 형성될 영역이다.
이어서, 포토레지스트 패턴(120)을 마스크로 이용한 선증착공정(121)을 실시하여 3족 물질인 보론과 같은 p형 불순물 이온을 노출된 기판(110)에 주입한다.
이어서, 도 8h에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(120)을 제거한다.
이어서, 드라이브 인 공정(122)을 실시하여 기판(110) 내에 주입된 n형 및 p형 불순물 이온을 확산시켜 NMOS 영역(A)에는 N- 드리프트 영역(123a)을 형성하고, PMOS 영역(B)에는 P- 드리프트 영역(123b)을 형성한다.
이어서, 도 8i에 도시된 바와 같이, 습식식각공정(124)을 실시하여 스크린 산화막(111)을 제거한다. 이때, 습식식각공정(124)의 시간을 조절하여 기판(110)의 상부 표면이 손상되지 않는 범위 내에서 선택적으로 스크린 산화막(111)만을 제거한다.
이어서, 도 8j에 도시된 바와 같이, 산화공정(125)을 실시하여 기판(110) 상에 패드 산화막(126)을 형성한다. 여기서, 패드 산화막(126)은 후속 필드 산화막 형성공정시 마스크로 사용된다. 산화공정(125)은 습식 또는 건식산화공정으로 실시한다.
이어서, 도 8k에 도시된 바와 같이, 패드 산화막(126) 상에 패드 질화막(127)을 증착한다. 이때, 패드 질화막(127)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 실시하여 Si3N4막으로 형성한다. 여기서, 패드 질화막(127)은 후속 필드 산화막 형성공정시 기판(110)의 표면을 보호하기 위한 마스크로 기능한 다.
이어서, 도 8l에 도시된 바와 같이, 마스크 공정을 실시하여 필드 영역이 오픈된 포토레지스트 패턴(128)을 형성한다.
이어서, 포토레지스트 패턴(128)을 이용한 식각공정을 실시하여 노출된 패드 질화막(127)을 식각한다. 이로써, 필드 영역의 패드 산화막(126)이 노출된다.
이어서, 도 8m에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(128)을 제거한다.
이어서, 식각된 패드 질화막(127)을 마스크로 이용한 LOCOS 공정, 즉 산화공정을 실시하여 필드 영역에 필드 산화막(129)을 형성한다. 이로써, 소자간 격리가 이루어진다.
이어서, 도 8n에 도시된 바와 같이, 습식식각공정(130)을 실시하여 패드 질화막(127, 도 8n참조)을 제거한다. 이때, 습식식각공정(130)은 인산(H3PO4)을 이용하여 실시한다.
이어서, 도 8o에 도시된 바와 같이, 습식식각공정(131)을 실기하여 패드 산화막(126)을 제거한다. 이때, 습식식각공정(131)은 DHF(Diluted HF) 용액 또는 BOE(Bufferd Oxide Etchant, HF와 NH4F가 100:1 또는 300:1로 혼합된 용액) 용액을 이용하여 실시한다.
이어서, 도 8p에 도시된 바와 같이, 산화공정(132)을 실시하여 기판(110) 상에 게이트 절연막(133)을 형성한다. 이때, 산화공정(132)은 건식 또는 습식산화공 정으로 실시한다.
이어서, 도 8q에 도시된 바와 같이, 게이트 절연막(133) 상에 폴리 실리콘막(134)을 증착한다. 이때, 폴리 실리콘막(134)은 언도프트(undoped) 또는 도프트(doped) 실리콘막으로 형성한다. 언도프트 실리콘막은 LPCVD 방식으로 SiH4 또는 Si2H6를 이용하여 형성한다. 도프트 실리콘막은 LPCVD 방식으로 SiH4와 PH3 또는 Si2H6와 PH3를 이용하여 형성한다.
이어서, 도 8r에 도시된 바와 같이, 마스크 공정을 실시하여 포토레지스트 패턴(135)을 형성한다. 여기서, 포토레지스트 패턴(135)은 게이트 전극을 정의하기 위한 마스크이다.
이어서, 포토레지스트 패턴(135)을 이용한 식각공정(136)을 실시하여 폴리 실리콘막(134)과 게이트 절연막(133)을 순차적으로 식각하여 NMOS 영역(A)에 NMOS 게이트 전극(137a)을 형성하고, PMOS 영역(B)에 PMOS 게이트 전극(137b)을 형성한다.
도 8s에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(135)을 제거한다.
이어서, 마스크 공정을 실시하여 NMOS 영역(A)과 PMOS 영역(B)의 일부 영역이 노출된 포토레지스트 패턴(138)을 형성한다. 여기서, 포토레지스트 패턴(138)은 NMOSFET 소자의 소오스 영역(140a)과 드레인 영역(140b)을 정의하기 위한 마스크이다. 또한, 포토레지스트 패턴(138)은 PMOS 영역(B)의 바디 패드(미도시)와 접속되 는 N+ 접합영역(140c)을 정의한다. N+ 접합영역(140c)은 고전압 N-웰(117b)에 전압을 인가하기 위해 형성한다.
이어서, 포토레지스트 패턴(138)을 이용한 소오스/드레인 이온주입공정(139)을 실시하여 NMOS 게이트 전극(137a)과 일정 거리 이격되도록 각 N- 드리프트 영역(123a) 내에 N+ 소오스 영역(140a) 및 드레인 영역(140b)을 형성한다. 또한, PMOS 영역(B)에는 N+ 접합영역(140c)을 형성한다. 여기서, 소오스/드레인 이온주입공정(139)은 고농도로, 3족 물질인 보론과 같은 n형 불순물 이온을 이용하여 실시한다.
이어서, 도 8t에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(138)을 제거한다.
이어서, 마스크 공정을 실시하여 NMOS 영역(A)과 PMOS 영역(B)의 일부 영역이 노출된 포토레지스트 패턴(141)을 형성한다. 여기서, 포토레지스트 패턴(141)은 PMOSFET 소자의 소오스 영역(143a)과 드레인 영역(143b)을 정의하기 위한 마스크이다. 또한, 포토레지스트 패턴(141)은 NMOS 영역(A)의 바디 패드(146d, 도 5참조)와 접속되는 P+ 접합영역(143c)을 정의한다. P+ 접합영역(143c)은 고전압 P-웰(117a)에 전압을 인가하기 위해 형성한다.
이어서, 포토레지스트 패턴(141)을 이용한 소오스/드레인 이온주입공정(142)을 실시하여 PMOS 게이트 전극(137b)과 일정 거리 이격되도록 각 P- 드리프트 영역 (123b) 내에 P+ 소오스 영역(143a)과 드레인 영역(143b)을 형성한다. 또한, NMOS 영역(A)에는 P+ 접합영역(143c)을 형성한다. 여기서, 소오스/드레인 이온주입공정(142)은 고농도로, 5족 물질인 인과 비소와 같은 p형 불순물 이온을 이용하여 실시한다.
이어서, 도 8u에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(141)을 제거한다.
이어서, NMOS 게이트 전극(137a)과 PMOS 게이트 전극(137b)을 포함하는 전체 구조 상부에 층간 절연막(144)을 형성한다. 이때, 층간 절연막(144)은 산화막 계열의 물질로 형성한다. 예컨대, HDP(High Density Plasma)막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막 중 어느 하나를 이용한 단층막으로 형성한다.
이어서, CMP(Chemical Mechanical Polishing) 공정을 실시하여 층간 절연막(144)을 평탄화할 수도 있다.
이어서, 도 8v에 도시된 바와 같이, 마스크 공정을 실시하여 포토레지스트 패턴(145)을 형성한다.
이어서, 포토레지스트 패턴(145)을 이용한 식각공정을 실시하여 N+ 소오스 영역(140a) 및 드레인 영역(140b), P+ 접합영역(143c), P+ 소오스 영역(143a) 및 드레인 영역(143b), N+ 접합영역(140c)이 노출되도록 층간 절연막(144)을 식각한다. 이로써, 복수의 컨택홀(contact hole, 미도시)이 형성된다.
이어서, 도 8w에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(145)을 제거한다.
이어서, 복수의 컨택홀이 매립되도록 금속층(146)을 증착한다. 이때, 금속층(146)은 Al, W, Cu, Pt, Ti, TiN, WN, Ta 및 TaN 중 어느 하나를 사용할 수 있다.
이어서, 도 8x에 도시된 바와 같이, 마스크 공정을 실시하여 포토레지스트 패턴(147)을 형성한다.
이어서, 도 8y에 도시된 바와 같이, 포토레지스트 패턴(147)을 이용한 식각공정(148)을 실시하여 금속층(146)을 식각한다.
이어서, 도 8z에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(147)을 제거한다.
이로써, N+ 소오스 영역(140a)과 접속된 소오스 패드(146a), NMOSFET 소자의 게이트 패드로 기능하는 금속패드(146b), N+ 드레인 영역(140b)과 접속된 드레인 패드(146c), P+ 접합영역(143c)과 접속된 바디 패드(146d), P+ 소오스 영역(143a)과 접속된 소오스 패드(146e), PMOSFET 소자의 게이트 패드로 기능하는 금속패드(146f), P+ 드레인 영역(143b)과 접속된 드레인 패드(146g), N+ 접합영역(140c)과 접속된 바디 패드(146h)가 형성된다. 여기서, 금속패드(146b)는 층간 절연막(144)을 통해 NMOS 게이트 전극(137a)의 양측으로 노출되는 N- 드리프트 영역(123a)과 중첩되고, 금속패드(146f)는 층간 절연막(144)을 통해 PMOS 게이트 전극(137b)의 양측으로 노출되는 P- 드리프트 영역(123b)과 중첩되도록 형성한다.
이후, 금속패드(146b)는 도 4에 도시된 바와 같이 컨택부(147)를 통해 NMOS 게이트 전극(137a)과 접속되고, 금속패드(146f)는 미도시된 컨택부를 통해 PMOS 게이트 전극(137b)과 접속된다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 옵셋-로코스 구조를 갖는 MOSFET 소자에서 얻을 수 있는 전기장 스트레스 분산 및 완화 효과를 얻을 수 있다.
둘째, 옵셋-로코스 구조를 갖는 MOSFET 소자에서 발생하는 드리프트 영역의 도핑 농도의 변동을 방지할 수 있다. 불순물 도핑 농도의 변동에 따라 각 소자의 문턱전압이 변동하고, 항복전압이 저하되며, 누설전류가 증가하여 소자 특성이 열화되는 문제를 해결할 수 있다. 더욱이, PMOSFET 소자에서 도핑 농도의 감소에 따라 추가로 실시하는 이온주입공정을 실시할 필요가 없어 공정을 단순화시킬 수 있다.
세째, 금속배선 형성공정시 게이트 패드용 금속패드를 함께 형성함에 따라 별도의 추가 공정없이 마스크 공정의 변경을 통해 공정을 진행할 수 있다. 따라서, 그 만큼 공정이 용이하다.
Claims (10)
- 기판;상기 기판 내에 형성된 웰 영역;상기 웰 영역의 일부 영역에 형성된 드리프트 영역;상기 드리프트 영역 사이의 상기 웰 영역 상에 형성된 게이트 전극;상기 게이트 전극과 일정 거리 이격되어 상기 드리프트 영역 내에 형성된 소오스/드레인 영역;상기 게이트 전극을 포함하는 전체 구조 상부를 덮도록 형성된 절연막; 및상기 절연막 상에 상기 소오스/드레인 영역과 상기 게이트 전극 사이의 상기 드리프트 영역과 중첩되며 상기 게이트 전극과 전기적으로 접속되게 형성된 게이트 패드를 포함하는 반도체 소자.
- 기판;상기 기판 내에 서로 다른 도전형으로 형성된 제1 및 제2 웰 영역;상기 제1 및 제2 웰 영역 내의 일부 영역에 각각 서로 다른 도전형으로 형성된 제1 및 제2 드리프트 영역;상기 제1 드리프트 영역 사이의 상기 제1 웰 영역 상에 형성된 제1 게이트 전극;상기 제2 드리프트 영역 사이의 상기 제2 웰 영역 상에 형성된 제2 게이트 전극;상기 제1 게이트 전극과 일정 거리 이격되어 상기 제1 드리프트 영역 내에 형성된 제1 소오스/드레인 영역;상기 제2 게이트 전극과 일정 거리 이격되어 상기 제2 드리프트 영역 내에 형성된 제2 소오스/드레인 영역;상기 제1 및 제2 게이트 전극을 포함하는 전체 구조 상부를 덮도록 형성된 절연막;상기 절연막 상에 상기 제1 소오스/드레인 영역과 상기 제1 게이트 전극 사이의 상기 제1 드리프트 영역과 중첩되며 상기 제1 게이트 전극과 전기적으로 접속되게 형성된 제1 게이트 패드; 및상기 절연막 상에 상기 제2 소오스/드레인 영역과 상기 제2 게이트 전극 사이의 상기 제2 드리프트 영역과 중첩되며 상기 제2 게이트 전극과 전기적으로 접속되게 형성된 제2 게이트 패드를 포함하는 반도체 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 절연막은 산화막 계열의 물질로 이루어진 반도체 소자.
- 제 1 항에 있어서,상기 게이트 패드는 상기 게이트 전극과 동일한 폭으로 형성된 반도체 소자.
- 제 2 항에 있어서,상기 제1 및 제2 게이트 패드는 상기 제1 및 제2 게이트 전극과 동일한 폭으로 형성된 반도체 소자.
- 기판 내에 웰 영역을 형성하는 단계;상기 웰 영역 내에 드리프트 영역을 형성하는 단계;상기 드리프트 영역 사이의 상기 웰 영역 상에 게이트 전극을 형성하는 단계;상기 게이트 전극과 일정 거리 이격되도록 상기 드리프트 영역 내에 소오스/드레인 영역을 형성하는 단계;상기 소오스/드레인 영역을 덮도록 절연막을 증착하는 단계;상기 절연막을 식각하여 상기 소오스/드레인 영역이 노출되는 컨택홀을 형성하는 단계;상기 컨택홀이 매립되도록 금속층을 증착하는 단계;상기 금속층을 식각하여 상기 소오스/드레인 영역과 접속된 소오스/드레인 패드와, 상기 소오스/드레인 패드와 분리되어 상기 소오스/드레인 영역과 상기 게이트 전극 사이의 상기 드리프트 영역과 중첩되도록 상기 절연막 상에 게이트 패드를 형성하는 단계; 및상기 게이트 패드와 상기 게이트 전극을 접속시키는 단계를 포함하는 반도체 소자의 제조방법.
- 기판 내에 서로 다른 도전형의 제1 및 제2 웰 영역을 형성하는 단계;상기 제1 웰 영역 내에 제1 드리프트 영역을 형성하고, 상기 제2 웰 영역 내에 상기 제1 드리프트 영역과 서로 다른 도전형으로 제2 드리프트 영역을 형성하는 단계;상기 제1 드리프트 영역 사이에 제1 게이트 전극을 형성하고, 상기 제2 드리프트 영역 사이에 제2 게이트 전극을 형성하는 단계;상기 제1 게이트 전극과 일정 거리 이격되도록 상기 제1 드리프트 영역 내에 제1 소오스/드레인 영역을 형성하고, 상기 제2 게이트 전극과 일정 거리 이격되도록 상기 제2 드리프트 영역 내에 제2 소오스/드레인 영역을 형성하는 단계;상기 제1 및 제2 소오스/드레인 영역을 덮도록 절연막을 증착하는 단계;상기 절연막을 식각하여 상기 제1 및 제2 소오스/드레인 영역이 노출되는 컨택홀을 형성하는 단계;상기 컨택홀이 매립되도록 금속층을 증착하는 단계;상기 금속층을 식각하여 상기 제1 및 제2 소오스/드레인 영역과 각각 접속된 소오스/드레인 패드와, 상기 소오스/드레인 패드와 분리되어 상기 제1 소오스/드레인 영역과 상기 제1 게이트 전극 사이의 상기 제1 드리프트 영역과 중첩되도록 상기 절연막 상에 제1 게이트 패드를 형성하고, 상기 제2 소오스/드레인 영역과 상기 제2 게이트 전극 사이의 상기 제2 드리프트 영역과 중첩되도록 상기 절연막 상에 제2 게이트 패드를 형성하는 단계; 및상기 제1 게이트 패드와 상기 제1 게이트 전극을 접속시키고, 상기 제2 게이트 패드와 상기 제2 게이트 전극을 접속시키는 단계를 포함하는 반도체 소자의 제조방법.
- 제 6 항 또는 제 7 항에 있어서,상기 절연막은 산화막 계열의 물질로 이루어진 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 게이트 패드는 상기 게이트 전극과 동일한 폭으로 형성되는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 제1 및 제2 게이트 패드는 상기 제1 및 제2 게이트 전극과 동일한 폭으로 형성되는 반도체 소자의 제조방법.
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