JP2001127168A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2001127168A JP30154699A JP30154699A JP2001127168A JP 2001127168 A JP2001127168 A JP 2001127168A JP 30154699 A JP30154699 A JP 30154699A JP 30154699 A JP30154699 A JP 30154699A JP 2001127168 A JP2001127168 A JP 2001127168A
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Sadaaki Masuoka
完明 益岡
Kiyotaka Imai
清隆 今井
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    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials

Abstract

(57)【要約】 【課題】 しきい値の異なる３種類のＭＯＳ型トランジ
スタを形成するときに、ウエル及びチャネル領域を形成
するためのリソグラフィ工程を減らす。 【解決手段】 開示されている半導体装置の製造方法
は、低しきい値、中しきい値及び高しきい値の３種類の
ｎ型ＭＯＳ型トランジスタ及びｐ型ＭＯＳ型トランジス
タから成るＣＭＯＳ型トランジスタを形成する場合、ｎ
型ＭＯＳ型トランジスタ及びｐ型ＭＯＳ型トランジスタ
の形成のいずれにおいても、高しきい値のＭＯＳ型トラ
ンジスタのウエル及びチャネル領域の形成を低しきい値
及び中しきい値のＭＯＳ型トランジスタのそれの形成の
重ね合わせで行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に係り、詳しくは、しきい値の異なる複数
のＭＩＳ（Metal Insulator Semiconductor）型トラン
ジスタが形成された半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】半導体装置の代表として知られているＬ
ＳＩ（大規模集積回路）のほとんどは、集積度の点で優
れているＭＯＳ(Metal Oxide Semiconductor)型トラン
ジスタが集積されて構成されている。このようなＭＯＳ
ＬＳＩは、高集積化の利点を生かしてコストダウンを図
ることができるので、情報機器を初めとする各種の分野
に広く適用されている。
【０００３】このようなＬＳＩにおいて、最近、１つの
半導体チップに複数のメモリ及びロジックを組み込ん
で、１チップで所望の機能を発揮させるように構成した
ＳＯＣ（System On Chip）と称されるＬＳＩが開発され
てきている。このようなＬＳＩは、例えば携帯用の情報
機器に適用されている。また、このような情報機器に用
いられるＬＳＩはバッテリ電源で動作するので省力化の
要求に沿うため、できるだけ低い電源で動作するように
設計されている。
【０００４】ここで、上述のＳＯＣのようなＬＳＩは、
所望の機能を持たせるためのロジックを構成する必要が
あり、このロジックはしきい値の異なる複数のＭＯＳ型
トランジスタにより構成され、一般には、ｎ型ＭＯＳ型
トランジスタとｐ型ＭＯＳ型トランジスタとを組み合わ
せたＣ(Complementary)ＭＯＳ型トランジスタにより構
成している。図１１は、一例として現在の主流となって
いるしきい値の異なる３種類のＭＯＳ型トランジスタか
ら成るロジックを構成するＬＳＩの主要部を概略的に説
明する図である。このＬＳＩは、同図に示すように、低
しきい値を必要とする演算、画像処理等の高速動作を行
うコアトランジスタ（高速用トランジスタ）１０１と、
高しきい値を必要とする待機動作を行う低リークトラン
ジスタ（待機用トランジスタ）１０３と、両トランジス
タ１０１、１０３の中間の中しきい値を必要とするメモ
リ動作を行うＳＲＡＭ(Static Random Access Memory)
トランジスタ（メモリ用トランジスタ１０２）との３種
類のＭＯＳ型トランジスタから構成されている。ここ
で、低しきい値、高しきい値及び中間のしきい値と言う
用語は、しきい値の絶対値として低、高及び中間と言う
意味ではなく、ＬＳＩの中にそれぞれ異なるしきい値を
持つ３種類のトランジスタがある場合に、それらのしき
い値の相対比較を意味している。
【０００５】上述のコアトランジスタ１０１は、必要な
ときに高速動作を行うことができるように低しきい値が
要求されており、さらに、これに加えて低Ｃｊ（ソース
及びドレイン領域と基板間の接合容量）化が要求されて
いる。また、ＳＲＡＭトランジスタ１０２は、中しきい
値が要求されると共に、ソフトエラー対策のために高Ｃ
ｊ化が要求されている。また、低リークトランジスタ１
０３は、常にスタンバイ（Stand-by）状態を維持してい
るのでリーク電流を最低に抑えるように高しきい値が要
求されるとともに、高速化のために低Ｃｊ化が要求され
ている。これらの互いにしきい値の異なる複数のＭＯＳ
型トランジスタは同一半導体基板に形成されて、共通の
電源（例えば１．２〜１．５Ｖ）に接続されて駆動され
るように構成されている。なお、このようなＬＳＩには
別の電源（例えば２．５〜３．３Ｖ）で駆動される別の
しきい値のＩ／Ｏ(Input/Output)用のＭＯＳ型トランジ
スタも形成されているが、このトランジスタは前述のロ
ジックの動作には直接に関係がないのでこの説明につい
ては省略する。
【０００６】次に、図９及び図１０を参照して、上述し
たようなしきい値の異なる３種類のＭＯＳ型トランジス
タを形成する従来の半導体装置の製造方法について工程
順に説明する。なお、説明を簡単にするために、ｎ型Ｍ
ＯＳ型トランジスタのみを形成する例で説明する。ま
ず、図９（ａ）に示すように、例えばｐ型シリコン基板
１１１を用いて、周知のＳＴＩ(Shallow Trench Isolat
ion)により、選択的に素子分離領域１１２を形成した
後、ｐ型ＭＯＳ型トランジスタ形成領域１１３のみにレ
ジスト膜１１５を形成する。次に、レジスト膜１１５を
マスクとして、ｐ型不純物としてボロン（Ｂ）を用い
て、略１７０KeVの打ち込みエネルギーで、略２×１０
１３／ｃｍ ２のドーズ量でイオン打ち込みした後、ｐ型
ウエル１１６を形成する。これにより、ｎ型ＭＯＳ型ト
ランジスタ形成領域１１４のみに素子分離領域１１２よ
りも深いｐ型ウエル１１６を形成する。
【０００７】次に、図９（ｂ）に示すように、ｐ型ＭＯ
Ｓ型トランジスタ形成領域１１３及びｎ型ＭＯＳ型トラ
ンジスタ形成領域１１４のＳＲＡＭトランジスタ形成領
域１１８にそれぞれレジスト膜１２１を形成する。次
に、これらのレジスト膜１２１をマスクとして、ｐ型不
純物としてボロンを用いて、略３０KeVの打ち込みエネ
ルギーで、略６×１０１２／ｃｍ２のドーズ量でイオン
打ち込みした後、ｐ型しきい値調整用不純物領域１２
３、１２４を形成する。これにより、ｎ型ＭＯＳ型トラ
ンジスタ形成領域１１４のコアトランジスタ形成領域１
１７及び低リークトランジスタ形成領域１１９にそれぞ
れｐ型しきい値調整用不純物領域１２３、１２４が形成
される。
【０００８】次に、図１０（ｃ）に示すように、ｐ型Ｍ
ＯＳ型トランジスタ形成領域１１３及びｎ型ＭＯＳ型ト
ランジスタ形成領域１１４のコアトランジスタ形成領域
１１７にそれぞれレジスト膜１２５を形成する。次にレ
ジスト膜１２５をマスクとして、ｐ型不純物としてボロ
ンを用いて、略３０KeVの打ち込みエネルギーで、略
１．５×１０１３／ｃｍ２のドーズ量でイオン打ち込み
した後、ｐ型しきい値調整用不純物領域１２７、１２８
を形成する。これにより、ｎ型ＭＯＳ型トランジスタ形
成領域１１４のＳＲＡＭトランジスタ形成領域１１８及
び低リークトランジスタ形成領域１１９にそれぞれｐ型
しきい値調整用不純物領域１２７、１２８が形成され
る。
【０００９】次に、必要なプロセス工程を施すことによ
り、図１０（ｄ）に示すように、ｎ型ＭＯＳ型トランジ
スタ形成領域１１４に、それぞれコアトランジスタ１３
０、ＳＲＡＭトランジスタ１３１及び低リークトランジ
スタ１３２を形成した半導体装置を完成させる。上述の
半導体装置の製造方法により製造された半導体装置は、
図１０（ｄ）に示すように、ｎ型ＭＯＳ型トランジスタ
形成領域１１４に形成されたコアトランジスタ１３０
は、ゲート絶縁膜１３３Ａ上に多結晶シリコン等からな
るゲート電極１３４Ａが形成されると共に、サイドウォ
ール絶縁膜１３５Ａが形成され、さらにゲート絶縁膜１
３３Ａの両側にはｎ型ソース領域１３６Ａ及びドレイン
領域１３７Ａが形成されている。そして、ゲート絶縁膜
１３３Ａの下方には略６×１０１２／ｃｍ２のドーズ量
でイオン打ち込みされて形成されたｐ型しきい値調整用
不純物領域１２３を備えて、低しきい値のｎ型ＭＯＳ型
トランジスタが形成されている。
【００１０】同様にして、ＳＲＡＭトランジスタ１３１
は、ゲート絶縁膜１３３Ｂ上に多結晶シリコン等からな
るゲート電極１３４Ｂが形成されると共に、サイドウォ
ール絶縁膜１３５Ｂが形成され、さらにゲート絶縁膜１
３３Ｂの両側にはｎ型ソース領域１３６Ｂ及びドレイン
領域１３７Ｂが形成されている。そして、ゲート絶縁膜
１３３Ｂの下方には略１．５×１０１３／ｃｍ２のドー
ズ量でイオン打ち込みされて形成されたｐ型しきい値調
整用不純物領域１２７を備えて、中しきい値のｎ型ＭＯ
Ｓ型トランジスタが形成されている。
【００１１】同様にして、低リークトランジスタ１３２
は、ゲート絶縁膜１３３Ｃ上に多結晶シリコン等からな
るゲート電極１３４Ｃが形成されると共に、サイドウォ
ール絶縁膜１３５Ｃが形成され、さらにゲート絶縁膜１
３３Ｃの両側にはｎ型ソース領域１３６Ｃ及びドレイン
領域１３７Ｃが形成されている。そして、ゲート絶縁膜
１３３Ｃの下方には略２．１×１０１３／ｃｍ２のドー
ズ量でイオン打ち込みされて形成されたｐ型しきい値調
整用不純物領域１２８を備えて、高しきい値のｎ型ＭＯ
Ｓ型トランジスタが形成されている。
【００１２】なお、ｐ型ＭＯＳ型トランジスタ形成領域
１１３には、一例として、ゲート絶縁膜１４０上に多結
晶シリコン等からなるゲート電極１４１が形成されると
共に、サイドウォール絶縁膜１４２が形成され、さらに
ゲート絶縁膜１４０の両側にはｐ型ソース領域１４３及
びドレイン領域１４４が形成されている。そして、ゲー
ト絶縁膜１４０の下方にはｎ型不純物が所望のドーズ量
でイオン打ち込みされて形成されたｎ型しきい値調整用
不純物領域１４５を備えた、所望のしきい値のｐ型ＭＯ
Ｓ型トランジスタ１４６が形成されている。
【００１３】
【発明が解決しようとする課題】ところで、従来の半導
体装置の製造方法では、しきい値の異なる３種類のＭＯ
Ｓ型トランジスタを形成するときに、ウエル及びチャネ
ル領域を形成するために３回のリソグラフィ工程を必要
とする、という問題がある。すなわち、上述の半導体装
置の製造方法では、まず図９（ａ）に示したように第１
回目のリソグラフィ工程によりレジスト膜１１５を形成
した後にボロンをイオン打ち込みしてｐ型ウエル１１６
を形成し、次に図９（ｂ）に示したように第２回目のリ
ソグラフィ工程によりレジスト膜１２１を形成した後に
ボロンをイオン打ち込みしてｐ型しきい値調整用不純物
領域１２３、１２４を形成し、さらに図１０（ｃ）に示
したように第３回目のリソグラフィ工程によりレジスト
膜１２５を形成した後にボロンをイオン打ち込みしてｐ
型しきい値調整用不純物領域１２７、１２８を形成して
いる。上述の問題は、ｎ型ＭＯＳ型トランジスタを形成
する場合だけでなく、ｐ型ＭＯＳ型トランジスタを形成
する場合にも同様に生じている。
【００１４】また、従来の半導体装置の製造方法で製造
された半導体装置では、コアトランジスタが高不純物濃
度であるチャネル領域に形成されているので、コアトラ
ンジスタの低Ｃｊ化を図ることが困難である、という問
題がある。すなわち、コアトランジスタ形成領域１１７
に形成されるコアトランジスタ１３０は、前述したよう
に高速動作を行わせるために低Ｃｊ化が要求されている
が、図１０（ｄ）から明らかなように、コアトランジス
タ１３０のｎ型ソース領域１３６Ａ及びドレイン領域１
３７Ａは共に、高不純物濃度であるｐ型しきい値調整用
不純物領域１２３と周囲が全面的に接しているので、動
作時に空乏層が伸びないため、Ｃｊを低くすることがで
きない。上述の問題は、ｎ型ＭＯＳ型トランジスタの場
合だけでなく、ｐ型ＭＯＳ型トランジスタの場合にも同
様に生じている。
【００１５】この発明は、上述の事情に鑑みてなされた
もので、しきい値の異なる３種類のＭＯＳ型トランジス
タを形成するときに、ウエル及びチャネル領域を形成す
るためのリソグラフィ工程を減らすことができるように
した半導体装置の製造方法を提供することを目的として
いる。また、この発明は、同一基板に形成されるしきい
値の異なる３種類のＭＯＳ型トランジスタにおいて、少
なくとも１つのＭＯＳ型トランジスタの低容量化を図る
ことができるようにした半導体装置を提供することを目
的としている。
【００１６】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、同一の半導体基板に、それ
ぞれ低しきい値、中しきい値及び高しきい値の３種類の
ＭＯＳ型トランジスタを形成する半導体装置の製造方法
に係り、上記半導体基板上に第１のレジスト膜を形成し
た後、該第１のレジスト膜をマスクとして上記高しきい
値のＭＯＳ型トランジスタ及び中しきい値のＭＯＳ型ト
ランジスタの各ウエル及び各しきい値調整用不純物領域
を連続的に同時に形成し、次に上記半導体基板上に第２
のレジスト膜を形成した後、該第２のレジスト膜をマス
クとして上記高しきい値のＭＯＳ型トランジスタ及び低
しきい値のＭＯＳ型トランジスタの各しきい値調整用不
純物領域を同時に形成することを特徴としている。
【００１７】請求項２記載の発明は、同一の半導体基板
に、それぞれ低しきい値、中しきい値及び高しきい値の
３種類のＭＯＳ型トランジスタを形成する半導体装置の
製造方法に係り、上記半導体基板上の低しきい値のＭＯ
Ｓ型トランジスタ形成領域にレジスト膜を形成し、該レ
ジスト膜をマスクとして中しきい値のＭＯＳ型トランジ
スタ形成領域及び高しきい値のＭＯＳ型トランジスタ形
成領域に第１導電型不純物を導入してそれぞれ第１導電
型ウエルを形成するウエル形成工程と、上記レジスト膜
をマスクとして上記各ウエルに第１導電型不純物を導入
して該各ウエル内に該各ウエルよりも浅くそれぞれ第１
導電型しきい値調整用不純物領域を形成する第１の第１
導電型しきい値調整用不純物領域形成工程と、上記半導
体基板上の上記低しきい値のＭＯＳ型トランジスタ形成
領域及び高しきい値のＭＯＳ型トランジスタ形成領域の
各ゲート形成領域を除いてレジスト膜を形成し、該レジ
スト膜をマスクとして上記各ゲート形成領域に第１導電
型不純物を導入して、上記基板内及び上記第１導電型し
きい値調整用不純物領域にそれぞれ第１導電型しきい値
調整用不純物領域を形成する第２の第１導電型しきい値
調整用不純物領域形成工程とを含むことを特徴としてい
る。
【００１８】請求項３記載の発明は、同一の半導体基板
に、それぞれ低しきい値、中しきい値及び高しきい値の
３種類の第１導電型及び第２導電型のＭＯＳ型トランジ
スタから成るＣＭＯＳ型トランジスタを形成する半導体
装置の製造方法に係り、上記半導体基板上の中しきい値
のＣＭＯＳ型トランジスタ形成領域及び高しきい値のＣ
ＭＯＳ型トランジスタ形成領域の各第２導電型のＭＯＳ
型トランジスタ形成領域を除いてレジスト膜を形成し、
該レジスト膜をマスクとして上記各第２導電型のＭＯＳ
型トランジスタ形成領域に第１導電型不純物を導入して
それぞれ第１導電型ウエルを形成する第１のウエル形成
工程と、上記レジスト膜をマスクとして上記各ウエルに
第１導電型不純物を導入して該各ウエル内に該各ウエル
よりも浅くそれぞれ第１導電型しきい値調整用不純物領
域を形成する第１の第１導電型しきい値調整用不純物領
域形成工程と、上記半導体基板上の上記低しきい値のＣ
ＭＯＳ型トランジスタ形成領域及び高しきい値のＣＭＯ
Ｓ型トランジスタ形成領域の各第２導電型のＭＯＳ型ト
ランジスタ形成領域の各ゲート形成領域を除いてレジス
ト膜を形成し、該レジスト膜をマスクとして上記各ゲー
ト形成領域に第１導電型不純物を導入して、上記基板内
及び上記第１導電型しきい値調整用不純物領域にそれぞ
れ第１導電型しきい値調整用不純物領域を形成する第２
の第１導電型しきい値調整用不純物領域形成工程と、上
記半導体基板上の上記低しきい値のＣＭＯＳ型トランジ
スタ形成領域及び高しきい値のＣＭＯＳ型トランジスタ
形成領域の各第１導電型のＭＯＳ型トランジスタ形成領
域を除いてレジスト膜を形成し、該レジスト膜をマスク
として上記各第１導電型のＭＯＳ型トランジスタ形成領
域に第２導電型不純物を導入してそれぞれ第２導電型ウ
エルを形成する第２のウエル形成工程と、上記レジスト
膜をマスクとして上記各ウエルに第２導電型不純物を導
入して該ウエル内に該ウエルよりも浅くそれぞれ第２導
電型しきい値調整用不純物領域を形成する第の第２導電
型しきい値調整用不純物領域形成工程と、上記半導体基
板上の上記中しきい値のＣＭＯＳ型トランジスタ形成領
域の第１導電型のＭＯＳ型トランジスタ形成領域及び高
しきい値のＣＭＯＳ型トランジスタ形成領域の第１導電
型のＭＯＳ型トランジスタ形成領域のゲート形成領域を
除いてレジスト膜を形成し、該レジスト膜をマスクとし
て上記第１導電型のＭＯＳ型トランジスタ形成領域及び
ゲート形成領域に第２導電型不純物を導入して、上記基
板内及び上記第２導電型チャネル領域にそれぞれ第２導
電型ウエルを形成する第３のウエル形成工程と、上記レ
ジスト膜をマスクとして上記各ウエルに第２導電型不純
物を導入して該各ウエル内に該各ウエルよりも浅くそれ
ぞれ第２導電型しきい値調整用不純物領域を形成する第
２の第２導電型しきい値調整用不純物領域形成工程とを
含むことを特徴としている。
【００１９】請求項４記載の発明は、請求項２又は３記
載の半導体装置の製造方法に係り、上記第１導電型又は
第２導電型不純物の導入を、イオン打ち込みにより行う
ことを特徴としている。
【００２０】請求項５記載の発明は、同一の半導体基板
に、それぞれ低しきい値、中しきい値及び高しきい値の
３種類のＭＯＳ型トランジスタが形成される半導体装置
に係り、上記低しきい値のＭＯＳ型トランジスタのソー
ス及びドレイン領域が上記半導体基板に接するように形
成されていることを特徴としている。
【００２１】請求項６記載の発明は、請求項５記載の半
導体装置に係り、上記高しきい値のＭＯＳ型トランジス
タのソース及びドレイン領域が上記半導体基板に接する
ように形成されていることを特徴としている。
【００２２】請求項７記載の発明は、同一の半導体基板
に、それぞれ低しきい値、中しきい値及び高しきい値の
３種類の第１導電型及び第２導電型のＭＯＳ型トランジ
スタから成るＣＭＯＳ型トランジスタが形成される半導
体装置に係り、上記低しきい値のＣＭＯＳ型トランジス
タを構成する第２導電型ＭＯＳ型トランジスタのソース
及びドレイン領域が上記半導体基板に接するように形成
されていると共に、上記第１導電型ＭＯＳ型トランジス
タのソース及びドレイン領域が低不純物濃度領域に接す
るように形成されていることを特徴としている。
【００２３】請求項８記載の発明は、請求項７記載の半
導体装置に係り、上記高しきい値のＣＭＯＳ型トランジ
スタを構成する第２導電型ＭＯＳ型トランジスタのソー
ス及びドレイン領域が上記半導体基板に接するように形
成されていると共に、上記第１導電型ＭＯＳ型トランジ
スタのソース及びドレイン領域が低不純物濃度領域に接
するように形成されていることを特徴としている。
【００２４】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１〜図６は、この発明の第１実施例である半導体装置
の製造方法の構成を工程順に示す工程図である。以下、
図１〜図６を参照して、同半導体装置の製造方法につい
て工程順に説明する。まず、図１（ａ）に示すように、
例えば不純物濃度が１×１０15〜５×１０15／ｃｍ3の
ｐ型シリコン基板１を用いて、周知のＳＴＩにより選択
的に深さが略０．３μｍの素子分離領域２を形成した
後、基板１の表面に膜厚が略１５ｎｍの酸化膜から成る
犠牲酸化膜１０を形成する。また、基板１上に、ｎ型Ｍ
ＯＳ型トランジスタ形成領域４ｎ及びｐ型ＭＯＳ型トラ
ンジスタ形成領域４ｐから成るコアＣＭＯＳ型トランジ
スタ形成領域５、ｎ型ＭＯＳ型トランジスタ形成領域６
ｎ及びｐ型ＭＯＳ型トランジスタ形成領域６ｐから成る
ＳＲＡＭＣＭＯＳ型トランジスタ形成領域７、及びｎ型
ＭＯＳ型トランジスタ形成領域８ｎ及びｐ型ＭＯＳ型ト
ランジスタ形成領域８ｐから成る低リークＣＭＯＳ型ト
ランジスタ形成領域９をそれぞれ形成する。
【００２５】次に図１（ｂ）に示すように、コアＣＭＯ
Ｓ型トランジスタ形成領域５の素子分離領域２、ＳＲＡ
ＭＣＭＯＳ型トランジスタ形成領域７のｎ型ＭＯＳ型ト
ランジスタ形成領域６ｎ及び低リークＣＭＯＳ型トラン
ジスタ形成領域９のｎ型ＭＯＳ型トランジスタ形成領域
８ｎを除いて、それぞれレジスト膜１１を形成する。次
に、このレジスト膜１１をマスクとして、ｐ型不純物と
してボロンを用いて、第１の段階として、略１７０KeV
の打ち込みエネルギーで、略２×１０１３／ｃｍ2のド
ーズ量でイオン打ち込みした後、素子分離領域２よりも
深くｐ型ウエル１２、１３、１４を形成する。これによ
り、ＳＲＡＭＣＭＯＳ型トランジスタ形成領域７のｎ型
ＭＯＳ型トランジスタ形成領域６ｎ及び低リークＣＭＯ
Ｓ型トランジスタ形成領域９のｎ型ＭＯＳ型トランジス
タ形成領域８ｎにそれぞれｐ型ウエル１３、１４が形成
される。
【００２６】次に、図１（ｂ）において、同様にｐ型不
純物としてボロンを用いて、第２の段階として、略３０
KeVの打ち込みエネルギーで、略１．５×１０１３／ｃ
ｍ２のドーズ量でイオン打ち込みした後、ｐ型ウエル１
３、１４にそれぞれｐ型しきい値調整用不純物領域１
５、１６を形成する。このｐ型しきい値調整用不純物領
域１５、１６は同一不純物を低いエネルギーでイオン打
ち込みしているので、それぞれｐ型ウエル１３、１４よ
りも浅く形成される。
【００２７】次に、図２（ｃ）に示すように、コアＣＭ
ＯＳ型トランジスタ形成領域５のｎ型ＭＯＳ型トランジ
スタ形成領域４ｎのゲート形成領域１７、及び低リーク
ＣＭＯＳ型トランジスタ形成領域９のｎ型ＭＯＳ型トラ
ンジスタ形成領域８ｎのゲート形成領域１８を除いて、
それぞれレジスト膜１９を形成する。次に、このレジス
ト膜１９をマスクとして、ｐ型不純物としてボロンを用
いて、略３０KeVの打ち込みエネルギーで、略６×１０
１２／ｃｍ２のドーズ量でイオン打ち込みした後、ゲー
ト形成領域１７、１８にそれぞれｐ型しきい値調整用不
純物領域２０、２１を形成する。このボロン打ち込みに
より、特にｎ型ＭＯＳ型トランジスタ形成領域８ｎのｐ
型チャネル領域の中央部の不純物濃度は、ボロン打ち込
みが連続して行われるので、高くなる。
【００２８】このように、この例によれば、ｎ型ＭＯＳ
型トランジスタを形成する過程において、図１（ｂ）及
び図２（ｃ）の２回のリソグラフィ工程によりｐ型ウエ
ル１２、１３、１４及びｐ型しきい値調整用不純物領域
１５、１６、２０、２１を形成することができるので、
しきい値の異なる３種類のｎ型ＭＯＳ型トランジスタを
形成するときに、従来よりもリソグラフィ工程を減らす
ことができる。
【００２９】次に、基板１にｐ型ＭＯＳ型トランジスタ
を形成する。まず、図２（ｄ）に示すように、コアＣＭ
ＯＳ型トランジスタ形成領域５のｐ型ＭＯＳ型トランジ
スタ形成領域４ｐ及び低リークＭＯＳ型トランジスタ形
成領域９のｐ型ＭＯＳ型トランジスタ形成領域８ｐを除
いて、それぞれレジスト膜２２を形成する。次に、この
レジスト膜２２をマスクとして、ｐ型不純物として燐
（Ｐ）を用いて、第１の段階として、略４００KeVの打
ち込みエネルギーで、略１×１０１３／ｃｍ２のドーズ
量でイオン打ち込みした後、ｎ型ウエル２４、２５を形
成する。これにより、コアＣＭＯＳ型トランジスタ形成
領域５のｐ型ＭＯＳ型トランジスタ形成領域４ｐ及び低
リークＣＭＯＳ型トランジスタ形成領域９のｐ型ＭＯＳ
型トランジスタ形成領域８ｐにそれぞれｐ型ウエル２
４、２５が形成される。
【００３０】次に、図２（ｄ）において、同様にｎ型不
純物として砒素（Ａｓ）を用いて、第２の段階として、
略１３０KeVの打ち込みエネルギーで、略３×１０１２
／ｃｍ２のドーズ量でイオン打ち込みした後、ｎ型ウエ
ル２４、２５にそれぞれｎ型しきい値調整用不純物領域
２６、２７を形成する。
【００３１】次に、図３（ｅ）に示すように、ＳＲＡＭ
ＣＭＯＳ型トランジスタ形成領域７のｐ型ＭＯＳ型トラ
ンジスタ形成領域６ｐ及び低リークＣＭＯＳ型トランジ
スタ形成領域９のｐ型ＭＯＳ型トランジスタ形成領域８
ｐのゲート形成領域２８を除いて、それぞれレジスト膜
３０を形成する。次に、このレジスト膜３０をマスクと
して、ｎ型不純物として燐を用いて、第１の段階とし
て、略４００KeVの打ち込みエネルギーで、略２×１０
１３／ｃｍ２のドーズ量でイオン打ち込みした後、ｐ型
ＭＯＳ型トランジスタ形成領域６ｐ及びｎ型ウエル２５
に、それぞれｎ型ウエル３１、３２を形成する。この場
合、ｎ型ウエル３２は特に必要ではないが、共通のレジ
スト膜３０を用いた燐イオン打ち込みによりｎ型ウエル
３１と同時に形成される。
【００３２】次に、図３（ｅ）において、ｎ型不純物と
して砒素を用いて、第２の段階として、略１３０KeVの
打ち込みエネルギーで、略１．２×１０１２／ｃｍ２の
ドーズ量でイオン打ち込みした後、ｎ型ウエル３１にｎ
型しきい値調整用不純物領域３３を形成すると共に、ｎ
型しきい値調整用不純物領域２７及びｎ型ウエル３２の
共通領域にｎ型しきい値調整用不純物領域３４を形成す
る。この燐及び砒素打ち込みにより、特にｐ型ＭＯＳ型
トランジスタ形成領域８ｐのｎ型チャネル領域の中央部
の不純物濃度は、ｎ型不純物打ち込みが連続して行われ
るので、高くなる。
【００３３】このように、この例によれば、ｐ型ＭＯＳ
型トランジスタを形成する過程において、図２（ｄ）及
び図３（ｅ）の２回のリソグラフィ工程によりｎ型ウエ
ル２４、２５、３１及びｎ型しきい値調整用不純物領域
２６、２７、３３、３４を形成することができるので、
しきい値の異なる３種類のｐ型ＭＯＳ型トランジスタを
形成するときに、従来よりもリソグラフィ工程を減らす
ことができる。
【００３４】次に、図３（ｆ）に示すように、レジスト
膜３０を除去した後、犠牲酸化膜１０を除去し、次に熱
酸化法により２．０〜２．５ｎｍのゲート酸化膜３を形
成した後、ＣＶＤ(Chemical Vapor Deposition)法によ
り、ゲート酸化膜３上に膜厚が略１５０ｎｍの多結晶シ
リコン膜３５を形成し、続いてフォトリソグラフィ法に
よりゲート酸化膜３及び多結晶シリコン膜３５を略１０
０ｎｍの寸法にパターニングして、コアＣＭＯＳ型トラ
ンジスタ形成領域５のｎ型ＭＯＳ型トランジスタ形成領
域４ｎ及びｐ型ＭＯＳ型トランジスタ形成領域４ｐ、Ｓ
ＲＡＭＣＭＯＳ型トランジスタ形成領域７のｎ型ＭＯＳ
型トランジスタ形成領域６ｎ及びｐ型ＭＯＳ型トランジ
スタ形成領域６ｐ、及び低リークＣＭＯＳ型トランジス
タ形成領域９のｎ型ＭＯＳ型トランジスタ形成領域８ｎ
及びｐ型ＭＯＳ型トランジスタ形成領域８ｐに、それぞ
れゲート酸化膜３Ａ〜３Ｆ及びゲート電極３５Ａ〜３５
Ｆを形成する。
【００３５】次に、図４（ｇ）に示すように、コアＣＭ
ＯＳ型トランジスタ形成領域５のｐ型ＭＯＳ型トランジ
スタ形成領域４ｐ、ＳＲＡＭＣＭＯＳ型トランジスタ形
成領域７のｐ型ＭＯＳ型トランジスタ形成領域６ｐ及び
低リークＣＭＯＳ型トランジスタ形成領域９のｐ型ＭＯ
Ｓ型トランジスタ形成領域８ｐにそれぞれレジスト膜３
７を形成した後、このレジスト膜３７をマスクとして、
ｎ型不純物として砒素を用いて、略２KeVの打ち込みエ
ネルギーで、略３×１０１４／ｃｍ２のドーズ量でイオ
ン打ち込みした後、ｎ型ソース及びドレイン領域の一部
となる低不純物濃度のｎ型領域（Extension：エクステ
ンション領域）３８Ａ〜３８Ｃ及び３９Ａ〜３９Ｃを形
成する。これにより、コアＣＭＯＳ型トランジスタ形成
領域５のｎ型ＭＯＳ型トランジスタ形成領域４ｎ、ＳＲ
ＡＭＣＭＯＳ型トランジスタ形成領域７のｎ型ＭＯＳ型
トランジスタ形成領域６ｎ及び低リークＣＭＯＳ型トラ
ンジスタ形成領域９のｎ型ＭＯＳ型トランジスタ形成領
域８ｎにそれぞれｎ型領域３８Ａ〜３８Ｃ及び３９Ａ〜
３９Ｃが形成される。
【００３６】次に、図４（ｈ）に示すように、コアＣＭ
ＯＳ型トランジスタ形成領域５のｎ型ＭＯＳ型トランジ
スタ形成領域４ｎ、ＳＲＡＭＣＭＯＳ型トランジスタ形
成領域７のｎ型ＭＯＳ型トランジスタ形成領域６ｎ及び
低リークＣＭＯＳ型トランジスタ形成領域９のｎ型ＭＯ
Ｓ型トランジスタ形成領域８ｎにそれぞれレジスト膜４
０を形成した後、このレジスト膜４０をマスクとして、
ｎ型不純物として弗化ボロン（ＢＦ２）を用いて、略２
KeVの打ち込みエネルギーで、略３×１０１４／ｃｍ２
のドーズ量でイオン打ち込みした後、ｐ型ソース及びド
レイン領域の一部となる低不純物濃度のｐ型領域（Exte
nsion：エクステンション領域）４１Ａ〜４１Ｃ及び４
２Ａ〜４２Ｃを形成する。これにより、コアＣＭＯＳ型
トランジスタ形成領域５のｐ型ＭＯＳ型トランジスタ形
成領域４ｐ、ＳＲＡＭＣＭＯＳ型トランジスタ形成領域
７のｐ型ＭＯＳ型トランジスタ形成領域６ｐ及び低リー
クＣＭＯＳ型トランジスタ形成領域９のｐ型ＭＯＳ型ト
ランジスタ形成領域８ｐにそれぞれｐ型領域４１Ａ〜４
１Ｃ及び４２Ａ〜４２Ｃが形成される。
【００３７】次に、図５（ｉ）に示すように、ＣＶＤ法
により、全面に膜厚が略６０ｎｍの酸化膜を形成した
後、ドライエッチングによるエッチバックにより不要部
を除去して、サイドウォール絶縁膜４３Ａ〜４３Ｆを形
成する。これにより、３種類のｎ型ＭＯＳ型トランジス
タ形成領域４ｎ〜６ｎ及びｐ型ＭＯＳ型トランジスタ形
成領域４ｐ〜６ｐにサイドウォール絶縁膜４３Ａ〜４３
Ｆが形成される。
【００３８】次に、図５（ｊ）に示すように、コアＣＭ
ＯＳ型トランジスタ形成領域５のｐ型ＭＯＳ型トランジ
スタ形成領域４ｐ、ＳＲＡＭＣＭＯＳ型トランジスタ形
成領域７のｐ型ＭＯＳ型トランジスタ形成領域６ｐ及び
低リークＣＭＯＳ型トランジスタ形成領域９のｐ型ＭＯ
Ｓ型トランジスタ形成領域８ｐにそれぞれレジスト膜４
４を形成した後、このレジスト膜４４をマスクとして、
ｎ型不純物として砒素を用いて、略２０KeVの打ち込み
エネルギーで、略４×１０１５／ｃｍ２のドーズ量でイ
オン打ち込みした後、ｎ型ソース及びドレイン領域の一
部となる高不純物濃度のｎ+型領域４５Ａ〜４５Ｃ及び
４６Ａ〜４６Ｃを形成する。これにより、コアＣＭＯＳ
型トランジスタ形成領域５のｎ型ＭＯＳ型トランジスタ
形成領域４ｎ、ＳＲＡＭＣＭＯＳ型トランジスタ形成領
域７のｎ型ＭＯＳ型トランジスタ形成領域６ｎ及び低リ
ークＣＭＯＳ型トランジスタ形成領域９のｎ型ＭＯＳ型
トランジスタ形成領域８ｎにそれぞれｎ+型領域４５Ａ
〜４５Ｃ及び４６Ａ〜４６Ｃが形成される。
【００３９】次に、図６に示すように、コアＣＭＯＳ型
トランジスタ形成領域５のｎ型ＭＯＳ型トランジスタ形
成領域４ｎ、ＳＲＡＭＣＭＯＳ型トランジスタ形成領域
７のｎ型ＭＯＳ型トランジスタ形成領域６ｎ及び低リー
クＣＭＯＳ型トランジスタ形成領域９のｎ型ＭＯＳ型ト
ランジスタ形成領域８ｎにそれぞれレジスト膜４７を形
成した後、このレジスト膜４７をマスクとして、ｐ型不
純物としてボロンを用いて、略４KeVの打ち込みエネル
ギーで、略３×１０１５／ｃｍ２のドーズ量でイオン打
ち込みした後、ｐ型ソース及びドレイン領域の一部とな
る高不純物濃度のｐ+型領域４８Ａ〜４８Ｃ及び４９Ａ
〜４９Ｃを形成する。これにより、コアＣＭＯＳ型トラ
ンジスタ形成領域５のｐ型ＭＯＳ型トランジスタ形成領
域４ｐ、ＳＲＡＭＣＭＯＳ型トランジスタ形成領域７の
ｐ型ＭＯＳ型トランジスタ形成領域６ｐ及び低リークＣ
ＭＯＳ型トランジスタ形成領域９のｐ型ＭＯＳ型トラン
ジスタ形成領域８ｐにそれぞれｐ+型領域４８Ａ〜４８
Ｃ及び４９Ａ〜４９Ｃが形成される。各イオン打ち込み
を行った後、アニール処理を行って、ｎ型ソース及びド
レイン領域、ｐ型ソース及びドレイン領域の活性化を行
う。
【００４０】上述の図４（ｇ）〜図６の工程により、３
種類のｎ型ＭＯＳ型トランジスタのソース及びドレイン
領域は、低不純物濃度のｎ型領域３８Ａ〜３８Ｃ、３９
Ａ〜３９Ｃと高不純物濃度のｎ+型領域４５Ａ〜４５
Ｃ、４６Ａ〜４６Ｃとから構成される。同様にして、３
種類のｐ型ＭＯＳ型トランジスタのソース及びドレイン
領域は、低不純物濃度のｐ型領域４１Ａ〜４１Ｃ、４２
Ａ〜４２Ｃと高不純物濃度のｐ+型領域４８Ａ〜４８
Ｃ、４９Ａ〜４２Ｃとから構成される。すなわち、上述
のｎ型ソース及びドレイン領域、ｐ型ソース及びドレイ
ン領域はいずれも、ＬＤＤ(Lightly Doped Drain)構造
に形成される。
【００４１】このように、必要なプロセス工程を施すこ
とにより、コアＣＭＯＳ型トランジスタ形成領域５のｎ
型ＭＯＳ型トランジスタ形成領域４ｎ及びｐ型ＭＯＳ型
トランジスタ形成領域４ｐにそれぞれｎ型コアトランジ
スタ５１及びｐ型コアトランジスタ５２を形成し、ＳＲ
ＡＭＭＯＳ型トランジスタ形成領域７のｎ型ＭＯＳ型ト
ランジスタ形成領域６ｎ及びｐ型ＭＯＳ型トランジスタ
形成領域６ｐにそれぞれｎ型ＳＲＡＭトランジスタ５３
及びｐ型ＳＲＡＭトランジスタ５４を形成し、低リーク
ＭＯＳ型トランジスタ形成領域９のｎ型ＭＯＳ型トラン
ジスタ形成領域８ｎ及びｐ型ＭＯＳ型トランジスタ形成
領域８ｐにそれぞれｎ型低リークトランジスタ５５及び
ｐ型低リークトランジスタ５６を形成して半導体装置を
完成させる。
【００４２】この例の半導体装置の製造方法により製造
された半導体装置は、図６に示すように、ｎ型コアトラ
ンジスタ５１及びｐ型コアトランジスタ５２は、それぞ
れゲート絶縁膜３Ａ、３Ｂの下方に略６×１０１２／ｃ
ｍ２のドーズ量でイオン打ち込みされて形成されたｐ型
しきい値調整用不純物領域２０及び３×１０１２／ｃｍ
２のドーズ量でイオン打ち込みされて形成されたｎ型し
きい値調整用不純物領域２６を備えて、低しきい値のＣ
ＭＯＳ型トランジスタを構成している。
【００４３】また、ｎ型ＳＲＡＭトランジスタ５３及び
ｐ型ＳＲＡＭトランジスタ５４は、それぞれゲート絶縁
膜３Ｃ、３Ｄの下方に略１．５×１０１３／ｃｍ２のド
ーズ量でイオン打ち込みされて形成されたｐ型しきい値
調整用不純物領域１５及び１．２×１０１３／ｃｍ２の
ドーズ量でイオン打ち込みされて形成されたｎ型しきい
値調整用不純物領域３３を備えて、中しきい値のＣＭＯ
Ｓ型トランジスタを構成している。
【００４４】また、ｎ型低リークトランジスタ５５及び
ｐ型低リークトランジスタ５６は、それぞれゲート絶縁
膜３Ｅ、３Ｆの下方に略２．１×１０１３／ｃｍ２のド
ーズ量でイオン打ち込みされて形成されたｐ型しきい値
調整用不純物領域１６、２１及び１．５×１０１３／ｃ
ｍ２のドーズ量でイオン打ち込みされて形成されたｎ型
しきい値調整用不純物領域２７、３４を備えて、高しき
い値のＣＭＯＳ型トランジスタを構成している。
【００４５】また、この例の半導体装置によれば、コア
ＣＭＯＳ型トランジスタを構成しているｎ型コアトラン
ジスタ５１のソース領域及びドレイン領域は共に、従来
のように高不純物濃度領域と接していないので、Ｃｊを
低くすることができる。すなわち、ｎ型コアトランジス
タ５１のソース領域（ｎ型領域３８Ａ、ｎ+領域４５
Ａ）及びドレイン領域（ｎ型領域３９Ａ、ｎ+領域４６
Ａ）は不純物濃度の低い基板１と接しているので、動作
時に空乏層が伸びるため、低Ｃｊ化を図ることができ
る。また、コアＣＭＯＳ型トランジスタを構成している
ｐ型コアトランジスタ５２のソース領域（ｐ型領域４１
Ａ、ｐ+型領域４８Ａ）及びドレイン領域（ｐ型領域４
２Ａ、ｐ+型領域４９Ａ）は、従来の不純物濃度よりは
低くなるようなドーズ量で燐イオン打ち込みにより形成
されたｎ型ウエル領域２４と接しているので、従来より
Ｃｊを低くすることができる。したがって、この例の半
導体装置によれば、コアＣＭＯＳ型トランジスタを構成
しているｎ型ＭＯＳ型トランジスタ及びｐ型ＭＯＳ型ト
ランジスタの低容量化を図ることができる。さらに、ｎ
型低リークトランジスタ５５のソース領域（ｎ型領域３
８Ｃ、ｎ+型領域４５Ｃ）及びドレイン領域（ｎ型領域
３９Ｃ、ｎ+型領域４６Ｃ）の下方には、従来の２．１
×１０１３／ｃｍ２のドーズ量でイオン打ち込みされて
形成されたｐ型不純物濃度領域に比べて低濃度の１．５
×１０１３／ｃｍ２のドーズ量でイオン打ち込みされて
形成されたｐ型不純物濃度領域が存在するため、従来よ
りｎ型ＭＯＳ型トランジスタのＣｊを低くすることがで
きる。したがって、待機動作する回路も従来より高速化
を図ることができる。
【００４６】このように、この例の半導体装置の製造方
法の構成によれば、低しきい値、中しきい値及び高しき
い値の３種類のｎ型ＭＯＳ型トランジスタ及びｐ型ＭＯ
Ｓ型トランジスタから成るＣＭＯＳ型トランジスタを形
成する場合、ｎ型ＭＯＳ型トランジスタ及びｐ型ＭＯＳ
型トランジスタの形成のいずれにおいても、高しきい値
のＭＯＳ型トランジスタのウエル及びチャネル領域の形
成を低しきい値及び中しきい値のＭＯＳ型トランジスタ
のそれの形成の重ね合わせで行うようにしたので、２回
のリソグラフィ工程で形成することができる。したがっ
て、しきい値の異なる３種類のＭＯＳ型トランジスタを
形成するときに、ウエル及びチャネル領域を形成するた
めのリソグラフィ工程を減らすことができる。
【００４７】また、この例の半導体装置の構成によれ
ば、低しきい値のＣＭＯＳ型トランジスタを構成してい
るｎ型ＭＯＳ型トランジスタのソース及びドレイン領域
が基板と接するように形成されると共に、ｐ型ＭＯＳ型
トランジスタのソース及びドレイン領域が低不純物濃度
ウエル領域と接するように形成されているので、両ＭＯ
Ｓ型トランジスタの低容量化を図ることができる。した
がって、少なくとも１つのＭＯＳ型トランジスタの低容
量化を図ることができる。
【００４８】◇第２実施例 図７及び図８は、この発明の第２実施例である半導体装
置の製造方法の構成を工程順に示す工程図である。この
第２実施例の半導体装置の製造方法の構成が、上述の第
１実施例のそれと大きく異なるところは、図１（ｂ）に
おける高しきい値のｎ型ＭＯＳ型トランジスタのｐ型不
純物のイオン打ち込みを、高しきい値のｎ型ＭＯＳ型ト
ランジスタの素子分離領域直下及びゲート形成領域のみ
にするようにした点である。以下、図７及び図８を参照
して、同半導体装置の製造方法を工程順に説明する。
【００４９】まず、第１実施例の図１（ａ）の工程で用
いた基板と略同一構造に形成された基板６１を、図７
（ａ）に示すように用意する。次に、図７（ｂ）に示す
ように、コアＣＭＯＳ型トランジスタ形成領域５の素子
分離領域２、ＳＲＡＭＣＭＯＳ型トランジスタ形成領域
７のｎ型ＭＯＳ型トランジスタ形成領域６ｎ、及び低リ
ークＣＭＯＳ型トランジスタ形成領域９の素子分離領域
２、ｎ型ＭＯＳ型トランジスタ形成領域８ｎのゲート形
成領域６２を除いて、それぞれレジスト膜６３を形成す
る。次に、このレジスト膜６３をマスクとして、ｐ型不
純物としてボロンを用いて、第１の段階として、略１７
０KeVの打ち込みエネルギーで、略２×１０１３／ｃｍ
２のドーズ量でイオン打ち込みした後、素子分離領域２
よりも深くｐ型ウエル１２、１３、６４を形成する。こ
れにより、ＳＲＡＭＣＭＯＳ型トランジスタ形成領域７
のｎ型ＭＯＳ型トランジスタ形成領域６ｎ及び低リーク
ＣＭＯＳ型トランジスタ形成領域９のｎ型ＭＯＳ型トラ
ンジスタ形成領域８ｎのゲート形成領域６２にそれぞれ
ｐ型ウエル１３、６４が形成される。
【００５０】次に、図７（ｂ）において、同様にｐ型不
純物としてボロンを用いて、第２の段階として、略３０
KeVの打ち込みエネルギーで、略１．５×１０１３／ｃ
ｍ２のドーズ量でイオン打ち込みした後、ｐ型ウエル１
３、６４にそれぞれｐ型しきい値調整用不純物領域６
５、６６を形成する。このｐ型しきい値調整用不純物領
域６５、６６は同一不純物を低いエネルギーでイオン打
ち込みしているので、それぞれｐ型ウエル１３、６４よ
りも浅く形成される。
【００５１】次に、図８（ｃ）に示すように、コアＣＭ
ＯＳ型トランジスタ形成領域５のｎ型ＭＯＳ型トランジ
スタ形成領域４ｎのゲート形成領域１７、及び低リーク
ＣＭＯＳ型トランジスタ形成領域９のｎ型ＭＯＳ型トラ
ンジスタ形成領域８ｎのゲート形成領域６２を除いて、
それぞれレジスト膜６７を形成する。次に、このレジス
ト膜６７をマスクとして、ｐ型不純物としてボロンを用
いて、略３０KeVの打ち込みエネルギーで、略６×１０
１２／ｃｍ２のドーズ量でイオン打ち込みした後、ゲー
ト形成領域１７、６２にそれぞれｐ型しきい値調整用不
純物領域６８、６９を形成する。このボロン打ち込みに
より、特にｎ型ＭＯＳ型トランジスタ形成領域８ｎのｐ
型チャネル領域の中央部の不純物濃度は、ボロン打ち込
みが連続して行われるので、高くなる。
【００５２】このように、この例によっても、ｎ型ＭＯ
Ｓ型トランジスタを形成する過程において、図７（ｂ）
及び図８（ｃ）の２回のリソグラフィ工程によりｐ型ウ
エル１２、１３、６４及びｐ型しきい値調整用不純物領
域６５、６６、６８、６９を形成することができるの
で、しきい値の異なる３種類のｎ型ＭＯＳ型トランジス
タを形成するときに、従来よりもリソグラフィ工程を減
らすことができる。
【００５３】次に、基板１にｐ型ＭＯＳ型トランジスタ
を形成するが、以降の工程は第１実施例の図２（ｄ）以
降の工程と略同一なのでその説明は省略する図８（ｄ）
は、この例の半導体装置の製造方法により製造された半
導体装置を示している。この半導体装置は、第１実施例
で得られた半導体装置と略同様に構成されている。な
お、図７及び図８において、図１〜図６の構成部分と対
応する各部には、同一の番号を伏してその説明を省略す
る。
【００５４】この例の半導体装置によれば、低リークＣ
ＭＯＳ型トランジスタを構成しているｎ型低リークトラ
ンジスタ５５のソース領域及びドレイン領域は共に、第
１実施例のように高不純物濃度領域と接していないの
で、Ｃｊをさらに低くすることができる。すなわち、ｎ
型低リークトランジスタ５５のソース領域（ｎ型領域３
８Ｃ、ｎ+型領域４５Ｃ）及びドレイン領域（ｎ型領域
３９Ｃ、ｎ+型領域４６Ｃ）は不純物濃度の低い基板６
１と接しているので、動作時に空乏層が伸びるため、低
Ｃｊ化を図ることができる。
【００５５】このように、この例の構成によっても、第
１実施例において述べたのと略同様の効果を得ることが
できる。
【００５６】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、各ＭＯ
Ｓ型トランジスタを構成しているソース及びドレイン領
域はいずれも、ＬＤＤ構造に限ることはない。また、各
半導体領域を形成するための不純物イオン打ち込みの条
件（エネルギー、ドーズ量等）、不純物イオン源の種
類、各絶縁膜の膜厚等の条件は一例を示したものであ
り、目的、用途等に応じて変更することができる。
【００５７】また、ゲート絶縁膜は、酸化膜（Oxide Fi
lm)に限らずに、窒化膜（Nitride Film）でも良く、あ
るいは、酸化膜と窒化膜との二重膜構成でも良い。つま
り、ＭＩＳ（Metal Insulator Semiconductor）型トラ
ンジスタである限り、ＭＯＳ型トランジスタに限らず
に、ＭＮＳ(Metal Nitride Semiconductor)型トランジ
スタでも良く、あるいは、ＭＮＯＳ(Metal Nitride Oxi
de Semiconductor)型トランジスタでも良い。また、半
導体基板又は各半導体領域の導電型はｐ型とｎ型とを逆
にしても良い。
【００５８】
【発明の効果】以上説明したように、この発明の半導体
装置の製造方法によれば、低しきい値、中しきい値及び
高しきい値の３種類のＭＯＳ型トランジスタを形成する
場合、高しきい値のＭＯＳ型トランジスタのウエル及び
チャネル領域の形成を低しきい値及び中しきい値のＭＯ
Ｓ型トランジスタのそれの形成の重ね合わせで行うよう
にしたので、２回のリソグラフィ工程で形成することが
できる。したがって、しきい値の異なる３種類のＭＯＳ
型トランジスタを形成するときに、ウエル及びチャネル
領域を形成するためのリソグラフィ工程を減らすことが
できる。また、この発明の半導体装置によれば、少なく
とも低しきい値又は高しきい値のＭＯＳ型トランジスタ
の一方のソース及びドレイン領域が基板と接するように
形成されているので、高速用ＭＯＳ型トランジスタの低
容量化を図ることができる。したがって、少なくとも１
つのＭＯＳ型トランジスタの低容量化を図ることができ
る。
【図面の簡単な説明】
【図１】この発明の第１実施例である半導体装置の製造
方法の構成を工程順に示す工程図である。
【図２】同半導体装置の製造方法の構成を工程順に示す
工程図である。
【図３】同半導体装置の製造方法の構成を工程順に示す
工程図である。
【図４】同半導体装置の製造方法の構成を工程順に示す
工程図である。
【図５】同半導体装置の製造方法の構成を工程順に示す
工程図である。
【図６】同半導体装置の製造方法の構成を工程順に示す
工程図である。
【図７】この発明の第２実施例である半導体装置の製造
方法の構成を工程順に示す工程図である。
【図８】同半導体装置の製造方法の構成を工程順に示す
工程図である。
【図９】従来の半導体装置の製造方法の構成を工程順に
示す工程図である。
【図１０】同半導体装置の製造方法の構成を工程順に示
す工程図である。
【図１１】この発明が必要とされる背景を概略的に説明
する図である。
【符号の説明】
１、６１ ｐ型シリコン基板 ２ 素子分離領域 ３、３Ａ〜３Ｆ ゲート酸化膜 ４ｎ、６ｎ、８ｎ ｎ型ＭＯＳ型トランジスタ形成
領域 ４ｐ、６ｐ、８ｐ ｐ型ＭＯＳ型トランジスタ形成
領域 ５ コアＣＭＯＳ型トランジスタ形成領域 ７ ＳＲＡＭＣＭＯＳ型トランジスタ形成領域 ９ 低リークＣＭＯＳ型トランジスタ形成領域 １０ 犠牲酸化膜 １１、１９、２２、３０、３７、４０、４４、４７、６
３、６７ レジスト膜 １２、１３、１４、６４ ｐ型ウエル １５、１６、２０、２１、６５、６６、６８、６９
ｐ型しきい値調整用不純物領域 １７、１８ ゲート形成領域 ２４、２５、３１、３２ ｎ型ウエル ２６、２７、３３、３４ ｎ型しきい値調整用不純
物領域 ２８、６２ ゲート形成領域 ３５Ａ〜３５Ｆ ゲート電極 ３８Ａ〜３８Ｃ、３９Ａ〜３９Ｃ ｎ型領域 ４１Ａ〜４１Ｃ、４２Ａ〜４２Ｃ ｐ型領域 ４３Ａ〜４３Ｆ サイドウォール絶縁膜 ４５Ａ〜４５Ｃ、４６Ａ〜４６Ｃ ｎ+型領域 ４８Ａ〜４８Ｃ、４９Ａ〜４２Ｃ ｐ+型領域 ５１ ｎ型コアトランジスタ ５２ ｐ型コアトランジスタ ５３ ｎ型ＳＲＡＭトランジスタ ５４ ｐ型ＳＲＡＭトランジスタ ５５ ｎ型低リークトランジスタ ５６ ｐ型低リークトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/11 Ｆターム(参考） 5F048 AA09 AB01 AC01 AC03 BB06 BB07 BB11 BB18 BC06 BE01 BE03 BG14 BH07 DA25 5F083 BS17 BS18 BS27 GA28 JA02 JA04 JA19 JA32 NA01 NA04 PR03 PR21 PR36 PR43 PR44 PR45 PR46 PR53 PR54 PR55 PR56 ZA04

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 同一の半導体基板に、それぞれ低しきい
    値、中しきい値及び高しきい値の３種類のＭＯＳ型トラ
    ンジスタを形成する半導体装置の製造方法であって、 前記半導体基板上に第１のレジスト膜を形成した後、該
    第１のレジスト膜をマスクとして前記高しきい値のＭＯ
    Ｓ型トランジスタ及び中しきい値のＭＯＳ型トランジス
    タの各ウエル及び各しきい値調整用不純物領域を連続的
    に同時に形成し、次に前記半導体基板上に第２のレジス
    ト膜を形成した後、該第２のレジスト膜をマスクとして
    前記高しきい値のＭＯＳ型トランジスタ及び低しきい値
    のＭＯＳ型トランジスタの各しきい値調整用不純物領域
    を同時に形成することを特徴とする半導体装置の製造方
    法。
  2. 【請求項２】 同一の半導体基板に、それぞれ低しきい
    値、中しきい値及び高しきい値の３種類のＭＯＳ型トラ
    ンジスタを形成する半導体装置の製造方法であって、 前記半導体基板上の低しきい値のＭＯＳ型トランジスタ
    形成領域にレジスト膜を形成し、該レジスト膜をマスク
    として中しきい値のＭＯＳ型トランジスタ形成領域及び
    高しきい値のＭＯＳ型トランジスタ形成領域に第１導電
    型不純物を導入してそれぞれ第１導電型ウエルを形成す
    るウエル形成工程と、 前記レジスト膜をマスクとして前記各ウエルに第１導電
    型不純物を導入して該各ウエル内に該各ウエルよりも浅
    くそれぞれ第１導電型しきい値調整用不純物領域を形成
    する第１の第１導電型しきい値調整用不純物領域形成工
    程と、 前記半導体基板上の前記低しきい値のＭＯＳ型トランジ
    スタ形成領域及び高しきい値のＭＯＳ型トランジスタ形
    成領域の各ゲート形成領域を除いてレジスト膜を形成
    し、該レジスト膜をマスクとして前記各ゲート形成領域
    に第１導電型不純物を導入して、前記基板内及び前記第
    １導電型しきい値調整用不純物領域にそれぞれ第１導電
    型しきい値調整用不純物領域を形成する第２の第１導電
    型しきい値調整用不純物領域形成工程とを含むことを特
    徴とする半導体装置の製造方法。
  3. 【請求項３】 同一の半導体基板に、それぞれ低しきい
    値、中しきい値及び高しきい値の３種類の第１導電型及
    び第２導電型のＭＯＳ型トランジスタから成るＣＭＯＳ
    型トランジスタを形成する半導体装置の製造方法であっ
    て、 前記半導体基板上の中しきい値のＣＭＯＳ型トランジス
    タ形成領域及び高しきい値のＣＭＯＳ型トランジスタ形
    成領域の各第２導電型のＭＯＳ型トランジスタ形成領域
    を除いてレジスト膜を形成し、該レジスト膜をマスクと
    して前記各第２導電型のＭＯＳ型トランジスタ形成領域
    に第１導電型不純物を導入してそれぞれ第１導電型ウエ
    ルを形成する第１のウエル形成工程と、 前記レジスト膜をマスクとして前記各ウエルに第１導電
    型不純物を導入して該各ウエル内に該各ウエルよりも浅
    くそれぞれ第１導電型しきい値調整用不純物領域を形成
    する第１の第１導電型しきい値調整用不純物領域形成工
    程と、 前記半導体基板上の前記低しきい値のＣＭＯＳ型トラン
    ジスタ形成領域及び高しきい値のＣＭＯＳ型トランジス
    タ形成領域の各第２導電型のＭＯＳ型トランジスタ形成
    領域の各ゲート形成領域を除いてレジスト膜を形成し、
    該レジスト膜をマスクとして前記各ゲート形成領域に第
    １導電型不純物を導入して、前記基板内及び前記第１導
    電型しきい値調整用不純物領域にそれぞれ第１導電型し
    きい値調整用不純物領域を形成する第２の第１導電型し
    きい値調整用不純物領域形成工程と、 前記半導体基板上の前記低しきい値のＣＭＯＳ型トラン
    ジスタ形成領域及び高しきい値のＣＭＯＳ型トランジス
    タ形成領域の各第１導電型のＭＯＳ型トランジスタ形成
    領域を除いてレジスト膜を形成し、該レジスト膜をマス
    クとして前記各第１導電型のＭＯＳ型トランジスタ形成
    領域に第２導電型不純物を導入してそれぞれ第２導電型
    ウエルを形成する第２のウエル形成工程と、 前記レジスト膜をマスクとして前記各ウエルに第２導電
    型不純物を導入して該ウエル内に該ウエルよりも浅くそ
    れぞれ第２導電型しきい値調整用不純物領域を形成する
    第１の第２導電型しきい値調整用不純物領域形成工程
    と、 前記半導体基板上の前記中しきい値のＣＭＯＳ型トラン
    ジスタ形成領域の第１導電型のＭＯＳ型トランジスタ形
    成領域及び高しきい値のＣＭＯＳ型トランジスタ形成領
    域の第１導電型のＭＯＳ型トランジスタ形成領域のゲー
    ト形成領域を除いてレジスト膜を形成し、該レジスト膜
    をマスクとして前記第１導電型のＭＯＳ型トランジスタ
    形成領域及びゲート形成領域に第２導電型不純物を導入
    して、前記基板内及び前記第２導電型チャネル領域にそ
    れぞれ第２導電型ウエルを形成する第３のウエル形成工
    程と、 前記レジスト膜をマスクとして前記各ウエルに第２導電
    型不純物を導入して該各ウエル内に該各ウエルよりも浅
    くそれぞれ第２導電型しきい値調整用不純物領域を形成
    する第２の第２導電型しきい値調整用不純物領域形成工
    程とを含むことを特徴とする半導体装置の製造方法。
  4. 【請求項４】 前記第１導電型又は第２導電型不純物の
    導入を、イオン打ち込みにより行うことを特徴とする請
    求項２又は３記載の半導体装置の製造方法。
  5. 【請求項５】 同一の半導体基板に、それぞれ低しきい
    値、中しきい値及び高しきい値の３種類のＭＯＳ型トラ
    ンジスタが形成される半導体装置であって、 前記低しきい値のＭＯＳ型トランジスタのソース及びド
    レイン領域が前記半導体基板に接するように形成されて
    いることを特徴とする半導体装置。
  6. 【請求項６】 前記高しきい値のＭＯＳ型トランジスタ
    のソース及びドレイン領域が前記半導体基板に接するよ
    うに形成されていることを特徴とする請求項５記載の半
    導体装置。
  7. 【請求項７】 同一の半導体基板に、それぞれ低しきい
    値、中しきい値及び高しきい値の３種類の第１導電型及
    び第２導電型のＭＯＳ型トランジスタから成るＣＭＯＳ
    型トランジスタが形成される半導体装置であって、 前記低しきい値のＣＭＯＳ型トランジスタを構成する第
    ２導電型ＭＯＳ型トランジスタのソース及びドレイン領
    域が前記半導体基板に接するように形成されていると共
    に、前記第１導電型ＭＯＳ型トランジスタのソース及び
    ドレイン領域が低不純物濃度領域に接するように形成さ
    れていることを特徴とする半導体装置。
  8. 【請求項８】 前記高しきい値のＣＭＯＳ型トランジス
    タを構成する第２導電型ＭＯＳ型トランジスタのソース
    及びドレイン領域が前記半導体基板に接するように形成
    されていると共に、前記第１導電型ＭＯＳ型トランジス
    タのソース及びドレイン領域が低不純物濃度領域に接す
    るように形成されていることを特徴とする請求項７記載
    の半導体装置。
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