KR100922915B1 - 반도체소자 및 이의 제조방법 - Google Patents

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Abstract

반도체소자 및 이의 제조방법이 개시되어 있다. 반도체소자는 제 1 불순물이 주입된 제 1 영역을 포함하는 반도체기판, 제 1 영역 상에 제 1 활성영역 및 제 2 활성영역을 정의하며 배치되는 소자분리막, 제 1 활성영역에 소정의 간격으로 상호 이격되며, 제 2 불순물이 주입되어 형성되는 제 1 LDD영역들 및 제 2 활성영역에 상기 간격보다 좁은 간격으로 상호 이격되며, 제 3 불순물이 주입되어 형성되는 제 2 LDD영역들을 포함한다.
MV, nmos, LDD, 간격, 농도

Description

반도체소자 및 이의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
실시예는 반도체소자 및 이의 제조방법에 관한 것이다.
최근 들어, 정보처리기술이 발달함에 따라서, 높은 전압의 신호로 작동이 가능한 반도체소자에 대한 요구가 증가하고 있다.
또한, 높은 전압에서 작동이 가능한 트랜지스터, 중간 전압에서 작동이 가능한 트랜지스터 및 낮은 전압에서 작동이 가능한 트랜지스터가 집적된 반도체칩 등이 요구된다.
실시예는 소정의 전압에서 작동이 가능한 트랜지스터 및 상기 전압보다 낮은 전압에서 작동이 가능한 트랜지스터가 하나의 웰 상에 형성된 반도체소자 또는 불순물의 농도가 동일한 웰들 상에 각각 형성된 반도체소자 및 이의 제조방법을 제공한다.
실시예에 따른 반도체 소자는 제 1 불순물이 주입된 제 1 영역을 포함하는 반도체기판, 상기 제 1 영역 상에 제 1 활성영역 및 제 2 활성영역을 정의하며 배치되는 소자분리막, 상기 제 1 활성영역에 소정의 간격으로 상호 이격되며, 제 2 불순물이 주입되어 형성되는 제 1 LDD영역들 및 상기 제 2 활성영역에 상기 간격보다 좁은 간격으로 상호 이격되며, 제 3 불순물이 주입되어 형성되는 제 2 LDD영역들을 포함한다.
실시예에 따른 반도체소자는 제 1 LDD영역들 사이의 간격에 대하여, 제 2 LDD영역들 사이의 간격이 작다.
따라서, 제 2 활성영역 상에 형성되는 트랜지스터는 제 1 활성영역 상에 형성되는 트랜지스터보다 짧은 채널 길이를 가지며, 상대적으로 낮은 전압에서 작동이 가능하다.
또한, 상기 트랜지스터들이 하나의 웰 상에 형성되거나 불순물의 농도가 동 일한 웰들 상에 각각 형성된 경우에도, 제 2 활성영역 상에 형성되는 트랜지스터는 상대적으로 낮은 전압에서 작동이 가능하다.
반도체 소자
도 1 은 실시예에 따른 반도체소자의 단면도이다.
도 1 을 참조하면, 반도체소자는 반도체기판(110), 소자분리막(120), 제 1 트랜지스터(TR1), 제 2 트랜지스터(TR2) 및 제 3 트랜지스터(TR3)를 포함한다.
상기 반도체기판(110)은 P형 불순물이 포함된 제 1 영역(111) 및 N형 불순물이 포함된 제 2 영역(112)을 포함한다. 상기 제 1 영역(111)은 예를 들어, P형 불순물이 포함된 P웰 일 수 있다.
상기 제 1 영역(111)의 P형 불순물의 농도는 상기 제 2 영역(112)의 N형 불순물보다 낮다. P형 불순물으로 사용될 수 있는 물질의 예로서는 보론(B) 등을 들 수 있으며, N형 불순물으로 사용될 수 있는 물질의 예로서는 인(P), 아세닉(AS) 등을 들 수 있다.
상기 소자분리막(120)은 상기 반도체기판(110) 상에 형성된다. 상기 소자분리막(120)은 상기 제 1 영역(111) 상에 형성되어, 제 1 활성영역(AR1) 및 제 2 활성영역(AR2)을 정의한다. 또한, 상기 소자분리막(120)은 상기 제 2 영역(112) 상에 형성되어, 제 3 활성영역(AR3)을 정의한다.
상기 소자분리막(120)으로 사용될 수 있는 물질의 예로서는 산화물 등을 들 수 있으며, 상기 소자분리막(120)은 예를 들어, STI(swallow trench isolation) 공 정 또는 LOCOS(locol oxidation) 공정에 의해서 형성될 수 있다.
상기 제 1 트랜지스터(TR1)는 상기 제 1 활성영역(AR1) 상에 배치된다. 상기 제 1 트랜지스터(TR1)는 제 1 게이트 절연막(131), 제 1 게이트 전극(141), 제 1 LDD영역(151), 제 1 게이트 스페이서(161) 및 제 1 소오스/드레인영역(171)을 포함한다.
상기 제 1 게이트 절연막(131)은 상기 반도체기판(110) 상에 배치되며, 상기 제 1 게이트 절연막(131)으로 사용될 수 있는 물질의 예로서는 실리콘 산화물(SiOx) 등을 들 수 있다. 상기 제 1 게이트 절연막(131)을 상기 제 1 게이트 전극(141)을 절연한다.
상기 제 1 게이트 전극(141)은 상기 제 1 게이트 절연막(131) 상에 배치된다. 상기 제 1 게이트 전극(141)으로 사용될 수 있는 물질의 예로서는 폴리 실리콘(polycrystalline silicon), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo) 및 티타늄(Ti) 등을 들 수 있다.
상기 제 1 게이트 스페이서(161)는 상기 제 1 게이트 전극(141)의 측면에 배치되며, 상기 제 1 게이트 스페이서(161)로 사용될 수 있는 물질의 예로서는 질화물 등을 들 수 있다. 상기 제 1 게이트 스페이서(161)는 상기 제 1 게이트 전극(141)의 측면을 절연한다.
상기 제 1 LDD영역(151)은 상기 제 1 게이트 스페이서(161) 하부에 N형 불순물이 주입되어 형성된다. 상기 제 1 LDD영역(151)은 2개가 제 1 간격(W1)으로 이격되어 배치되며, 제 1 깊이(D1)까지 형성된다. 또한 상기 제 1 LDD영역(151)의 N형 불순물의 농도는 제 1 농도이다.
상기 제 1 소오스/드레인영역(171)은 상기 제 1 게이트 스페이서(161)의 측방에 고농도의 N형 불순물이 주입되어 형성된다.
상기 제 2 트랜지스터(TR2)는 상기 제 2 활성영역(AR2) 상에 배치된다. 상기 제 2 트랜지스터(TR2)는 제 2 게이트 절연막(132), 제 2 게이트 전극(142), 제 2 LDD영역(152), 제 2 게이트 스페이서(162) 및 제 2 소오스/드레인영역(172)을 포함한다.
상기 제 2 게이트 절연막(132)은 상기 반도체기판(110) 상에 배치되며, 상기 제 2 게이트 절연막(132)으로 사용되는 물질은 상기 제 1 게이트 절연막(131)으로 사용되는 물질과 동일하다.
상기 제 2 게이트 전극(142)은 상기 제 2 게이트 절연막(132) 상에 배치된다. 상기 제 2 게이트 전극(142)으로 사용되는 물질은 상기 제 1 게이트 전극(141)으로 사용되는 물질과 동일하다.
상기 제 2 게이트 스페이서(162)는 상기 제 2 게이트 전극(142)의 측면에 배치되며, 상기 제 2 게이트 스페이서(162)로 사용될 수 있는 물질은 상기 제 1 게이트 스페이서(161)로 사용될 수 있는 물질과 동일하다.
상기 제 2 LDD영역(152)은 상기 제 2 게이트 스페이서(162) 하부에 N형 불순물이 주입되어 형성된다. 상기 제 2 LDD영역(152)은 2 개가 제 2 간격(W2)으로 이격되며, 제 2 깊이(D2) 까지 형성된다.
상기 제 2 LDD영역(152)들은 서로 마주보는 방향으로 돌기되어 형성된다. 따 라서, 상기 제 2 간격(W2)은 상기 제 1 간격(W1)보다 상기 돌기된 길이만큼 작으며, 상기 제 2 간격(W2)은 상기 제 2 게이트 전극(142)의 폭(W3)보다 상기 돌기된 길이만큼 작다.
또한, 상기 제 2 깊이(D2)는 상기 제 1 깊이(D1)보다 크며, 상기 제 2 LDD영역(152)의 N형 불순물의 제 2 농도는 상기 제 1 농도보다 크다.
상기 제 2 소오스/드레인영역(172)은 상기 제 1 게이트 스페이서(161)의 측방에 고농도의 N형 불순물들이 주입되어 형성된다.
상기 제 1 및 상기 제 2 간격(W1, W2)이 바로 상기 제 1 트랜지스터(TR1) 및 상기 제 2 트랜지스터(TR2)의 채널들의 길이이고, 상기 제 2 트랜지스터(TR2)의 채널의 길이가 상기 제 1 트랜지스터(TR1)의 채널의 길이보다 짧다.
따라서, 상기 제 2 트랜지스터(TR2)는 상기 제 1 트랜지스터(TR1)의 작동 전압보다 낮은 전압에서 작동이 가능하다. 예를 들어, 상기 제 1 트랜지스터(TR1)는 약 20V 내지 약 30V의 전압에서 작동되고, 상기 제 2 트랜지스터(TR2)는 약 4V 내지 약 5V의 전압에서 작동된다.
즉, 상기 제 1 소오스/드레인영역(171)에 예를 들어, 약 20V 내지 약 30V의 전압이 인가될 수 있으며, 상기 제 2 소오스/드레인영역(172)에는 예를 들어, 약 4V 내지 약 6V의 전압이 인가될 수 있다.
상기 제 3 트랜지스터(TR3)는 상기 제 3 활성영역(AR3) 상에 배치된다. 상기 제 3 트랜지스터(TR3)는 제 3 게이트 절연막(133), 제 3 게이트 전극(143), 제 3 LDD영역(153), 제 3 게이트 스페이서(163) 및 제 3 소오스/드레인영역(173)을 포함 한다.
상기 제 3 게이트 절연막(133)은 상기 반도체기판(110) 상에 배치되며, 상기 제 3 게이트 절연막(133)으로 사용되는 물질은 상기 제 1 게이트 절연막(131)으로 사용되는 물질과 동일하다.
상기 제 3 게이트 전극(143)은 상기 제 3 게이트 절연막(133) 상에 배치되며 상기 제 3 게이트 전극(143)으로 사용되는 물질은 상기 제 1 게이트 전극(141)으로 사용되는 물질과 동일하다.
상기 제 3 게이트 스페이서(163)는 상기 제 3 게이트 전극(143)의 측면에 배치되며, 상기 제 3 게이트 스페이서(163)로 사용되는 물질은 상기 제 1 게이트 스페이서(161)로 사용되는 물질과 동일하다. 상기 제 3 게이트 스페이서(163)는 상기 제 3 게이트 전극(143)의 측면을 절연한다.
상기 제 3 LDD영역(153)은 상기 제 3 게이트 스페이서(163) 하부에 저농도의 P형 불순물이 주입되어 형성된다. 상기 제 3 LDD영역(153) 두 개가 제 3 간격으로 이격되어 형성된다.
상기 할로영역(154)은 상기 제 3 LDD영역(153) 하부에 N형 불순물이 주입되어 형성된다. 상기 할로영역(154)은 상기 제 3 트랜지스터(TR3)가 작동될 때, 펀치스루(punch through) 현상을 감소시킨다.
상기 제 3 소오스/드레인영역(173)은 상기 제 3 게이트 스페이서(163)의 측방에 고농도의 P형 불순물이 주입되어 형성된다.
상기 제 3 트랜지스터(TR3)는 상기 제 1 영역(111)에 포함된 불순물 보다 높 은 농도의 불순물을 포함하기 때문에, 상기 제 1 트랜지스터(TR1) 및 상기 제 2 트랜지스터(TR2)의 작동 전압보다 낮은 전압에서 작동이 가능하다.
예를 들어, 상기 제 3 소오스/드레인영역(173)에 약 1V 내지 1.5V의 전압이 인가될 수 있다.
반도체 소자의 제조방법
도 2a 내지 도 2f는 실시예의 반도체소자의 제조방법에 따른 공정을 도시한 단면도이다.
도 2a 를 참조하면, N형 불순물이 주입된 N형 반도체기판의 소정의 영역에 P형 불순물이 주입되어 P웰을 형성한다. 즉, 상기 반도체기판(110)은 P형 불순물이 주입된 제 1 영역(111) 및 N형 불순물이 주입된 제 2 영역(112)을 포함한다.
상기 P웰이 형성된 반도체기판(110) 상에 STI 공정에 의해서, 트렌치가 형성되고, 상기 트렌치 내측에 산화물이 채워지고, 소자분리막(120)이 형성된다. 상기 소자분리막(120)에 의해서, 상기 제 1 영역(111) 상에 제 1 활성영역(AR1) 및 제 2 활성영역(AR2)이 정의되고, 상기 제 2 영역(112) 상에 제 3 활성영역(AR3)이 정의된다.
도 2b를 참조하면, 상기 소자분리막(120)이 형성된 후, 상기 반도체기판(110) 상에 열처리 공정 등에 의해서 산화막이 형성되고, 상기 산화막 상에 폴리 실리콘층이 형성된다.
이후, 상기 산화막 및 상기 폴리 실리콘층은 마스크 공정에 의해서 패터닝되고, 상기 반도체기판(110) 상에 제 1 내지 제 3 게이트 절연막(131, 132, 133)이 형성되고, 상기 제 1 내지 제 3 게이트 절연막(131, 132, 133) 상에 제 1 내지 제 3 게이트 전극(141, 142, 143)이 형성된다.
도 2c 를 참조하면, 상기 제 3 활성영역(AR3)을 노출하는 제 1 포토레지스트 패턴(300)이 형성되고, 제 1 내지 제 3 게이트 전극(141, 142, 143)이 형성된 반도체기판(110)에 상기 제 1 포토레지스트 패턴(300) 및 상기 제 3 게이트 전극(143)을 마스크로 사용하여 P형 불순물이 제 1 농도로 주입된다.
도 2d 를 참조하면, 상기 제 3 활성영역(AR3)에 P형 불순물이 주입된 후, 상기 제 1 포토레지스트 패턴(300)은 애싱(ashing) 공정 등을 통해 제거되고, 상기 제 1 활성영역(AR1)을 덮는 제 2 포토레지스트 패턴(400)이 형성된다.
이후, 경사이온주입 공정에 의해서, 상기 제 2 포토레지스트 패턴(400) 및 제 2 및 제 3 게이트 전극(142, 143)을 마스크로 사용하여, N형 불순물이 상기 제 2 활성영역(AR2) 및 상기 제 3 활성영역(AR3)에 제 2 농도로 주입된다.
이 결과, 상기 제 2 게이트 전극(142)의 측방에 제 2 LDD영역(152)이 형성되고, 상기 제 3 LDD영역(153) 하부에 할로영역(154)이 형성된다. 상기 제 2 LDD영역(152) 및 상기 할로영역(154)은 같은 깊이로 형성되고, N형 불순물의 농도는 상기 제 2 농도로 같다. 이때, 상기 제 2 LDD영역(152) 및 상기 할로영역(154)의 깊이는 상기 제 3 LDD영역(153)의 깊이보다 깊다.
또한, 상기 제 2 LDD영역(152)은 2개가 형성되며, 서로 마주보는 방향으로 돌기되어 형성된다. 이는 경사이온주입 공정에 의해서 형성되기 때문이다. 상기 제 2 LDD영역(152)의 돌기된 부분은 상기 제 2 게이트 전극(142) 하부에 형성된다.
따라서, 상기 제 2 게이트 전극(142)의 폭보다 상기 제 2 LDD영역(152)들 사이의 간격이 더 짧게 된다.
도 2e 를 참조하면, 상기 제 1 활성영역(AR1)에 상기 제 1 게이트 전극(141)을 마스크로 사용하여 제 3 농도의 N형 불순물이 주입되고, 제 1 LDD영역(151)이 형성된다. 이때, N형 불순물의 제 3 농도는 상기 1 농도 및 상기 제 2 농도 보다 낮다.
이후, 상기 제 1 LDD영역(151)이 형성된 반도체기판(110) 상에 질화막이 형성되고, 상기 질화막은 에치백(etch back) 식각 공정 등의 이방성 식각 공정에 의해서 식각된다. 이 결과, 상기 제 1 내지 제 3 게이트 전극(141, 142, 143)의 측면에 제 1 내지 제 3 게이트 스페이서(161, 162, 163)가 형성된다.
도 2f를 참고하면, 상기 제 1 게이트 전극(141), 상기 제 2 게이트 전극(142), 상기 제 1 게이트 스페이서(161) 및 상기 제 2 게이트 스페이서(162)를 마스크로 사용하여, 상기 제 1 활성영역(AR1) 및 제 2 활성영역(AR2)에 고농도의 N형 불순물이 주입된다. 이 결과, 제 1 소오스/드레인영역(171) 및 제 2 소오스/드레인영역(172)이 형성된다.
또한, 상기 제 3 게이트 전극(143) 및 상기 제 3 게이트 스페이서(163)를 마스크로 사용하여, 상기 제 3 활성영역(AR3)에 고농도의 P형 불순물이 주입되고, 제 3 소오스/드레인영역(173)이 형성된다.
도 1 은 실시예에 따른 반도체소자의 단면도이다.
도 2a 내지 도 2f는 실시예의 반도체소자의 제조방법에 따른 공정을 도시한 단면도이다.

Claims (11)

  1. 제 1 불순물이 주입된 제 1 영역을 포함하는 반도체기판;
    상기 제 1 영역 상에 제 1 활성영역 및 제 2 활성영역을 정의하며 배치되는 소자분리막;
    상기 제 1 활성영역에 제 1 간격으로 상호 이격되며, 제 2 불순물이 주입되어 형성되는 제 1 LDD영역들; 및
    상기 제 2 활성영역에 상기 제 1 간격보다 좁은 제 2 간격으로 상호 이격되며, 제 3 불순물이 주입되어 형성되는 제 2 LDD영역들을 포함하며,
    상기 제 1 LDD영역들의 제 2 불순물의 농도보다 상기 제 2 LDD영역들의 제 3 불순물의 농도가 더 높은 반도체소자.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제 2 불순물 및 상기 제 3 불순물은 동일한 물질인 반도체소자.
  4. 제 1 항에 있어서,
    상기 반도체기판은 상기 제 2 불순물이 주입된 제 2 영역을 포함하며;
    상기 제 2 영역 상에 제 3 간격으로 상호 이격되며, 상기 제 1 불순물이 주입되어 형성되는 제 3 LDD영역들; 및
    상기 제 3 LDD영역들 하부에 형성되며, 상기 제 3 불순물이 주입되어 형성된 할로영역들을 포함하는 반도체 소자.
  5. 제 4 항에 있어서, 상기 제 1 영역의 제 1 불순물의 농도는 상기 제 2 영역의 제 2 불순물의 농도 보다 낮은 반도체 소자.
  6. 제 1 항에 있어서, 상기 제 2 LDD영역은 상기 제 1 LDD영역 보다 깊은 위치에 형성되는 반도체 소자.
  7. 제 1 항에 있어서, 상기 제 2 활성영역 상에 배치되며, 상기 제 2 간격보다 넓은 폭을 가지는 게이트 전극을 포함하는 반도체 소자.
  8. 제 1 불순물을 포함하는 제 1 영역 및 제 2 불순물을 포함하는 제 2 영역을 정의하도록, 상기 제 2 불순물을 포함하는 반도체기판에 상기 제 1 불순물을 주입하는 단계;
    상기 제 1 영역 상에 제 1 게이트 전극 및 상기 제 2 영역 상에 제 2 게이트 전극을 형성하는 단계;
    상기 제 2 게이트 전극의 측방에 제 2 LDD영역을 형성하는 단계; 및
    상기 제 1 게이트 전극의 측방에 제 1 LDD영역 및 상기 제 2 LDD영역의 하부에 할로영역을 동시에 형성하는 단계를 포함하며,
    상기 제 1 LDD영역 및 상기 할로영역을 동시에 형성하는 단계에서, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 마스크로 사용하여, 상기 반도체기판에 상기 제 2 불순물을 경사이온주입공정에 의해서 주입하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서, 상기 제 2 LDD영역을 형성하는 단계에서, 상기 제 2 게이트 전극을 마스크로 사용하여 상기 반도체기판에 상기 제 1 불순물을 주입하는 반도체소자의 제조방법.
  10. 삭제
  11. 제 8 항에 있어서, 상기 제 1 LDD영역 및 상기 할로영역을 동시에 형성하는 단계에서, 상기 제 2 불순물은 20°내지 40°의 각도로 주입하는 반도체소자의 제조방법.
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