JP2002170887A - 回路製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 41
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 113
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 113
- 239000010703 silicon Substances 0.000 claims abstract description 113
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 53
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 150000002500 ions Chemical class 0.000 claims abstract description 32
- 239000012535 impurity Substances 0.000 claims description 32
- 229910052796 boron Inorganic materials 0.000 claims description 23
- -1 boron ions Chemical class 0.000 claims description 17
- 238000000137 annealing Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 2
- 229910044991 metal oxide Inorganic materials 0.000 claims 1
- 150000004706 metal oxides Chemical class 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 238000006731 degradation reaction Methods 0.000 abstract description 6
- 239000010408 film Substances 0.000 description 122
- 239000010410 layer Substances 0.000 description 38
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 229920005591 polysilicon Polymers 0.000 description 19
- 230000006866 deterioration Effects 0.000 description 16
- 238000009792 diffusion process Methods 0.000 description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- 230000004913 activation Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 125000004433 nitrogen atom Chemical group N* 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Abstract
(57)【要約】
【課題】 ゲート絶縁膜が厚膜の酸化シリコン膜からな
るｐ−ＭＯＳの第一トランジスタと薄膜の酸窒化シリコ
ン膜からなる第二トランジスタが混載された集積回路装
置を製造するが、第二トランジスタではゲート電極を充
分にドーピングして特性劣化を防止するとともに、第一
トランジスタではゲート電極のドーピングイオンがシリ
コン基板まで拡散されることによる特性劣化を防止す
る。 【解決手段】 酸化シリコン膜１１３と酸窒化シリコン
膜１１４の表面に成膜したシリコン層１３３をパターニ
ングしてからシリコン基板１１５とともに不純物ドーピ
ングしてゲート電極とソース・ドレイン領域を形成する
が、パターニング前にもシリコン層１３３に酸窒化シリ
コン膜１１４上の位置のみ不純物ドーピングするので、
ゲート電極のドーピング量が第一トランジスタでは少な
く第二トランジスタでは多くなる。
るｐ−ＭＯＳの第一トランジスタと薄膜の酸窒化シリコ
ン膜からなる第二トランジスタが混載された集積回路装
置を製造するが、第二トランジスタではゲート電極を充
分にドーピングして特性劣化を防止するとともに、第一
トランジスタではゲート電極のドーピングイオンがシリ
コン基板まで拡散されることによる特性劣化を防止す
る。 【解決手段】 酸化シリコン膜１１３と酸窒化シリコン
膜１１４の表面に成膜したシリコン層１３３をパターニ
ングしてからシリコン基板１１５とともに不純物ドーピ
ングしてゲート電極とソース・ドレイン領域を形成する
が、パターニング前にもシリコン層１３３に酸窒化シリ
コン膜１１４上の位置のみ不純物ドーピングするので、
ゲート電極のドーピング量が第一トランジスタでは少な
く第二トランジスタでは多くなる。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート絶縁膜が酸
窒化シリコン膜からなるｐ型のＭＯＳ構造の第一トラン
ジスタと、ゲート絶縁膜が酸窒化シリコン膜より厚膜の
酸化シリコン膜からなるｐ型のＭＯＳ構造の第二トラン
ジスタと、が混載されている集積回路装置を製造する回
路製造方法に関する。
窒化シリコン膜からなるｐ型のＭＯＳ構造の第一トラン
ジスタと、ゲート絶縁膜が酸窒化シリコン膜より厚膜の
酸化シリコン膜からなるｐ型のＭＯＳ構造の第二トラン
ジスタと、が混載されている集積回路装置を製造する回
路製造方法に関する。
【０００２】
【従来の技術】現在、各種用途に集積回路装置が利用さ
れており、その集積回路装置を製造する回路製造方法と
しても各種が開発されている。例えば、ＭＯＳ構造のト
ランジスタ素子を形成する一般的な手法では、シリコン
基板の表面に酸化シリコン膜とポリシリコンからなるシ
リコン層とを順番に成膜し、このシリコン層をゲート電
極の形状にパターニングする。
れており、その集積回路装置を製造する回路製造方法と
しても各種が開発されている。例えば、ＭＯＳ構造のト
ランジスタ素子を形成する一般的な手法では、シリコン
基板の表面に酸化シリコン膜とポリシリコンからなるシ
リコン層とを順番に成膜し、このシリコン層をゲート電
極の形状にパターニングする。
【０００３】このパターニングされたシリコン層の両側
にサイドウォールを形成し、このサイドウォールとシリ
コン層とをマスクとして、このシリコン層とシリコン基
板とに不純物イオンをドーピングする。そして、このド
ーピングされた不純物イオンをアニールにより活性化す
ることにより、シリコン基板にソース・ドレイン領域が
形成されるとともにシリコン層でゲート電極が形成さ
れ、ＭＯＳトランジスタが完成する。
にサイドウォールを形成し、このサイドウォールとシリ
コン層とをマスクとして、このシリコン層とシリコン基
板とに不純物イオンをドーピングする。そして、このド
ーピングされた不純物イオンをアニールにより活性化す
ることにより、シリコン基板にソース・ドレイン領域が
形成されるとともにシリコン層でゲート電極が形成さ
れ、ＭＯＳトランジスタが完成する。
【０００４】上述のように従来の回路製造方法ではゲー
ト電極とソース・ドレイン領域とを一度に形成するため
にシリコン層とシリコン基板とに同時に不純物イオンを
ドーピングしているが、ゲート電極では不純物イオンを
深く拡散させることが要望されており、ソース・ドレイ
ン領域では不純物イオンを浅く拡散させることが要望さ
れている。
ト電極とソース・ドレイン領域とを一度に形成するため
にシリコン層とシリコン基板とに同時に不純物イオンを
ドーピングしているが、ゲート電極では不純物イオンを
深く拡散させることが要望されており、ソース・ドレイ
ン領域では不純物イオンを浅く拡散させることが要望さ
れている。
【０００５】このため、ソース・ドレイン領域の拡散深
度を優先するとゲート電極では拡散深度が不足し、ゲー
ト電極が空乏化してＭＯＳトランジスタの特性が劣化す
ることになる。特に、ｐ型のＭＯＳトランジスタでは一
般的にｐ型の不純物としてボロンが利用されるが、この
ボロンはｎ型の砒素やリンより固溶度が低いため、上述
のゲート電極の空乏化が顕著に発生することになる。
度を優先するとゲート電極では拡散深度が不足し、ゲー
ト電極が空乏化してＭＯＳトランジスタの特性が劣化す
ることになる。特に、ｐ型のＭＯＳトランジスタでは一
般的にｐ型の不純物としてボロンが利用されるが、この
ボロンはｎ型の砒素やリンより固溶度が低いため、上述
のゲート電極の空乏化が顕著に発生することになる。
【０００６】そこで、このゲート電極の空乏化を防止す
るため、パターニングする以前にシリコン層に不純物イ
オンをドーピングしておく技術が“ＩＥＤＭ(Internati
onalElectron Devices Meeting) 99, p427”に“High P
erformance Transistors with State-of-the-Art CMOS
Technologies”として“Seungheon Song, et al.”によ
り開示されている。
るため、パターニングする以前にシリコン層に不純物イ
オンをドーピングしておく技術が“ＩＥＤＭ(Internati
onalElectron Devices Meeting) 99, p427”に“High P
erformance Transistors with State-of-the-Art CMOS
Technologies”として“Seungheon Song, et al.”によ
り開示されている。
【０００７】しかし、このように不純物イオンをプリド
ーピングしてからポリシリコン層をパターニングすれば
ゲート電極の空乏化を防止できるが、前述のようにソー
ス・ドレイン領域を形成するためにシリコン基板にドー
ピングする不純物イオンもポリシリコン層にドーピング
される。
ーピングしてからポリシリコン層をパターニングすれば
ゲート電極の空乏化を防止できるが、前述のようにソー
ス・ドレイン領域を形成するためにシリコン基板にドー
ピングする不純物イオンもポリシリコン層にドーピング
される。
【０００８】このため、この通常のドーピングが実行さ
れるポリシリコン層にプリドーピングも実行すると、そ
のドーズ量が過剰であるためにアニールにより不純物イ
オンが酸化シリコン膜を貫通してポリシリコン層からシ
リコン基板まで拡散することがある。これは特にｐ型の
ＭＯＳトランジスタで不純物イオンをボロンとしたとき
に顕著であり、ＭＯＳトランジスタの特性を劣化させる
ことになる。
れるポリシリコン層にプリドーピングも実行すると、そ
のドーズ量が過剰であるためにアニールにより不純物イ
オンが酸化シリコン膜を貫通してポリシリコン層からシ
リコン基板まで拡散することがある。これは特にｐ型の
ＭＯＳトランジスタで不純物イオンをボロンとしたとき
に顕著であり、ＭＯＳトランジスタの特性を劣化させる
ことになる。
【０００９】そこで、このｐ型のＭＯＳトランジスタを
製造するときにポリシリコン層からシリコン基板までボ
ロンが貫通することを防止するため、ゲート絶縁膜を酸
化シリコン膜でなく酸窒化シリコン膜で形成する技術が
開発されたが、このようにｐ型のＭＯＳトランジスタの
ゲート絶縁膜を酸窒化シリコン膜で形成するとＮＢＴＩ
(Negative Bias Temperature Instability)の問題が発
生する。
製造するときにポリシリコン層からシリコン基板までボ
ロンが貫通することを防止するため、ゲート絶縁膜を酸
化シリコン膜でなく酸窒化シリコン膜で形成する技術が
開発されたが、このようにｐ型のＭＯＳトランジスタの
ゲート絶縁膜を酸窒化シリコン膜で形成するとＮＢＴＩ
(Negative Bias Temperature Instability)の問題が発
生する。
【００１０】これはｐ型のＭＯＳトランジスタに負極の
バイアス電圧を印加したとき、ゲート電極とゲート絶縁
膜との界面に注入された正孔のエネルギのためにシリコ
ン原子を終端している水素がとれて正電荷を持つ水素イ
オンとなり、この水素イオンが窒素原子にトラップされ
正の固定電荷となるため閾値電圧が上昇する不具合であ
り、“2000 Symposium on VLSI Technology Digest of
Technical Papers”に“NBTI enhancement by nitrogen
incorporation into ultrathin gate oxide for 0.10-
μm gate CMOS generation”として“N. Kimizuka, et
al.”により詳述されている。
バイアス電圧を印加したとき、ゲート電極とゲート絶縁
膜との界面に注入された正孔のエネルギのためにシリコ
ン原子を終端している水素がとれて正電荷を持つ水素イ
オンとなり、この水素イオンが窒素原子にトラップされ
正の固定電荷となるため閾値電圧が上昇する不具合であ
り、“2000 Symposium on VLSI Technology Digest of
Technical Papers”に“NBTI enhancement by nitrogen
incorporation into ultrathin gate oxide for 0.10-
μm gate CMOS generation”として“N. Kimizuka, et
al.”により詳述されている。
【００１１】つまり、ｐ型のＭＯＳトランジスタを形成
するとき、ゲート電極の空乏化による特性劣化を防止す
るためにプリドーピングを実行するならば、ゲート絶縁
膜を酸化シリコン膜で形成してボロン貫通による特性劣
化を許容するか、ゲート絶縁膜を酸窒化シリコン膜で形
成してＮＢＴＩによる寿命劣化を許容するか、を選択す
る必要があった。
するとき、ゲート電極の空乏化による特性劣化を防止す
るためにプリドーピングを実行するならば、ゲート絶縁
膜を酸化シリコン膜で形成してボロン貫通による特性劣
化を許容するか、ゲート絶縁膜を酸窒化シリコン膜で形
成してＮＢＴＩによる寿命劣化を許容するか、を選択す
る必要があった。
【００１２】上述のような回路製造方法は、例えば、複
数種類の処理回路が混載されているワンチップマイコン
などの集積回路装置にも適用することができ、このよう
な集積回路装置は各種の電子回路機器に利用されてい
る。例えば、一般家庭で使用されるパーソナルコンピュ
ータなどの家電製品の場合、商用電源から１００Ｖと高
電圧が供給されるが、これを使用して集積回路装置を高
速動作させると消費電力と発熱が膨大となる。
数種類の処理回路が混載されているワンチップマイコン
などの集積回路装置にも適用することができ、このよう
な集積回路装置は各種の電子回路機器に利用されてい
る。例えば、一般家庭で使用されるパーソナルコンピュ
ータなどの家電製品の場合、商用電源から１００Ｖと高
電圧が供給されるが、これを使用して集積回路装置を高
速動作させると消費電力と発熱が膨大となる。
【００１３】そこで、家電製品などでは、１００Ｖと高
圧な商用電源の高電圧を低電圧に降圧するＩ／Ｏ(Input
／Output)回路部と、このＩ／Ｏ回路部で生成された低
電圧で動作するロジック回路部とを、一個の集積回路装
置に混載している。
圧な商用電源の高電圧を低電圧に降圧するＩ／Ｏ(Input
／Output)回路部と、このＩ／Ｏ回路部で生成された低
電圧で動作するロジック回路部とを、一個の集積回路装
置に混載している。
【００１４】Ｉ／Ｏ回路部は外部から供給される高電圧
で動作するので、ゲートリーク電流を削減するためにＭ
ＯＳトランジスタのゲート絶縁膜が厚膜に形成されてい
る。ロジック回路部はＩ／Ｏ回路部から供給される低電
圧で動作するので、ＭＯＳトランジスタのゲート絶縁膜
が薄膜に形成されている。
で動作するので、ゲートリーク電流を削減するためにＭ
ＯＳトランジスタのゲート絶縁膜が厚膜に形成されてい
る。ロジック回路部はＩ／Ｏ回路部から供給される低電
圧で動作するので、ＭＯＳトランジスタのゲート絶縁膜
が薄膜に形成されている。
【００１５】前述のように、ＭＯＳトランジスタではゲ
ート絶縁膜を酸化シリコン膜で形成してボロン貫通によ
る特性劣化を許容するか、酸窒化シリコン膜で形成して
ＮＢＴＩによる寿命劣化を許容するか、を選択する必要
があるが、ＭＯＳトランジスタは駆動電圧が高圧である
ほどＮＢＴＩによる寿命劣化が顕著となる。
ート絶縁膜を酸化シリコン膜で形成してボロン貫通によ
る特性劣化を許容するか、酸窒化シリコン膜で形成して
ＮＢＴＩによる寿命劣化を許容するか、を選択する必要
があるが、ＭＯＳトランジスタは駆動電圧が高圧である
ほどＮＢＴＩによる寿命劣化が顕著となる。
【００１６】そこで、Ｉ／Ｏ回路部とロジック回路部と
が混載された集積回路装置では、高電圧で動作するＩ／
Ｏ回路部のＭＯＳトランジスタは寿命劣化を軽減するた
めにゲート絶縁膜が厚膜の酸化シリコン膜で形成されて
おり、低電圧で動作するロジック回路部のＭＯＳトラン
ジスタは特性劣化を軽減するためにゲート絶縁膜が薄膜
の酸窒化シリコン膜で形成されている。
が混載された集積回路装置では、高電圧で動作するＩ／
Ｏ回路部のＭＯＳトランジスタは寿命劣化を軽減するた
めにゲート絶縁膜が厚膜の酸化シリコン膜で形成されて
おり、低電圧で動作するロジック回路部のＭＯＳトラン
ジスタは特性劣化を軽減するためにゲート絶縁膜が薄膜
の酸窒化シリコン膜で形成されている。
【００１７】ここで、上述のような集積回路装置１００
および回路製造方法を従来例として図２ないし図９を参
照して以下に説明する。まず、ここで従来例として例示
する集積回路装置１００は、図２に示すように、高電圧
で動作するＩ／Ｏブロック１０１と低電圧で動作するコ
ア部１０２からなり、このコア部１０２は、ＳＲＡＭブ
ロック１０３と高速ロジックブロック１０４と低速ロジ
ックブロック１０５からなる。
および回路製造方法を従来例として図２ないし図９を参
照して以下に説明する。まず、ここで従来例として例示
する集積回路装置１００は、図２に示すように、高電圧
で動作するＩ／Ｏブロック１０１と低電圧で動作するコ
ア部１０２からなり、このコア部１０２は、ＳＲＡＭブ
ロック１０３と高速ロジックブロック１０４と低速ロジ
ックブロック１０５からなる。
【００１８】また、図５(ｃ)に示すようにＩ／Ｏブロッ
ク１０１のｐ型のＭＯＳトランジスタである第一トラン
ジスタ１１１はゲート絶縁膜が厚膜の酸化シリコン膜１
１３からなり、コア部１０２のｐ型のＭＯＳトランジス
タである第二トランジスタ１１２はゲート絶縁膜が薄膜
の酸窒化シリコン膜１１４からなる。
ク１０１のｐ型のＭＯＳトランジスタである第一トラン
ジスタ１１１はゲート絶縁膜が厚膜の酸化シリコン膜１
１３からなり、コア部１０２のｐ型のＭＯＳトランジス
タである第二トランジスタ１１２はゲート絶縁膜が薄膜
の酸窒化シリコン膜１１４からなる。
【００１９】より詳細には、これら第一／第二トランジ
スタ１１１，１１２は、ｎ型のシリコン基板１１５の表
面に酸化シリコン膜１１３、酸窒化シリコン膜１１４と
ｐ型のゲート電極１１６とが順番に積層されており、こ
れら酸化シリコン膜１１３、酸窒化シリコン膜１１４と
ゲート電極１１６との両側にサイドウォール１１７が形
成されている。
スタ１１１，１１２は、ｎ型のシリコン基板１１５の表
面に酸化シリコン膜１１３、酸窒化シリコン膜１１４と
ｐ型のゲート電極１１６とが順番に積層されており、こ
れら酸化シリコン膜１１３、酸窒化シリコン膜１１４と
ゲート電極１１６との両側にサイドウォール１１７が形
成されている。
【００２０】これらのサイドウォール１１７より外側の
シリコン基板１１５の表層には、ｐ型の一対のソース・
ドレイン領域１１８が形成されており、これらソース・
ドレイン領域１１８より内側のシリコン基板１１５の表
層には、ｐ型の一対のエクステンション領域１１９が一
つのチャネル領域１２０を介して形成されている。
シリコン基板１１５の表層には、ｐ型の一対のソース・
ドレイン領域１１８が形成されており、これらソース・
ドレイン領域１１８より内側のシリコン基板１１５の表
層には、ｐ型の一対のエクステンション領域１１９が一
つのチャネル領域１２０を介して形成されている。
【００２１】なお、ここでは第一／第二トランジスタ１
１１，１１２として本案に関連するｐ型のＭＯＳトラン
ジスタのみ例示しているのでシリコン基板１１５はｎ型
であるが、ここで云うｎ型のシリコン基板１１５とはｐ
型のシリコン基板に形成したｎ型領域を許容する。
１１，１１２として本案に関連するｐ型のＭＯＳトラン
ジスタのみ例示しているのでシリコン基板１１５はｎ型
であるが、ここで云うｎ型のシリコン基板１１５とはｐ
型のシリコン基板に形成したｎ型領域を許容する。
【００２２】また、前述のようにコア部１０２は機能に
より各種ブロック１０３〜１０５からなるので、これら
のブロック１０３〜１０５でもＭＯＳトランジスタのゲ
ート絶縁膜の膜厚は相違するが、それでもＩ／Ｏブロッ
ク１０１ではゲート絶縁膜は、コア部１０２の何れのブ
ロックのゲート絶縁膜よりも厚く形成されている。
より各種ブロック１０３〜１０５からなるので、これら
のブロック１０３〜１０５でもＭＯＳトランジスタのゲ
ート絶縁膜の膜厚は相違するが、それでもＩ／Ｏブロッ
ク１０１ではゲート絶縁膜は、コア部１０２の何れのブ
ロックのゲート絶縁膜よりも厚く形成されている。
【００２３】このようにゲート絶縁膜が厚膜の酸化シリ
コン膜からなる第一トランジスタ１１１と薄膜の酸窒化
シリコン膜からなる第二トランジスタ１１２とを一個の
集積回路装置１００に混載する回路製造方法を以下に順
番に説明する。まず、図３(ａ)に示すように、ｎ型のシ
リコン基板１１５の所定位置に素子分離領域１３１を形
成してから、同図(ｂ)に示すように、表面全域に膜厚5.
0nmと厚膜の酸化シリコン膜１１３を一様に成長させ
る。
コン膜からなる第一トランジスタ１１１と薄膜の酸窒化
シリコン膜からなる第二トランジスタ１１２とを一個の
集積回路装置１００に混載する回路製造方法を以下に順
番に説明する。まず、図３(ａ)に示すように、ｎ型のシ
リコン基板１１５の所定位置に素子分離領域１３１を形
成してから、同図(ｂ)に示すように、表面全域に膜厚5.
0nmと厚膜の酸化シリコン膜１１３を一様に成長させ
る。
【００２４】つぎに、同図(ｃ)に示すように、第一トラ
ンジスタ１１１の位置のみ酸化シリコン膜１１３の表面
にレジストマスク１３２を形成し、このレジストマスク
１３２から露出している第二トランジスタ１１２の位置
から酸化シリコン膜１１３をウェットエッチングにより
除去する。
ンジスタ１１１の位置のみ酸化シリコン膜１１３の表面
にレジストマスク１３２を形成し、このレジストマスク
１３２から露出している第二トランジスタ１１２の位置
から酸化シリコン膜１１３をウェットエッチングにより
除去する。
【００２５】これで第一トランジスタ１１１の位置のみ
酸化シリコン膜１１３が残存するので、その表面のレジ
ストマスク１３２を排除してからＮＯガスでシリコン基
板１１５の表面全域を酸窒化させることにより、同図
(ｄ)に示すように、このシリコン基板１１５の表面の第
二トランジスタ１１２の位置のみ膜厚2.0nmと薄膜の酸
窒化シリコン膜１１４を成膜する。
酸化シリコン膜１１３が残存するので、その表面のレジ
ストマスク１３２を排除してからＮＯガスでシリコン基
板１１５の表面全域を酸窒化させることにより、同図
(ｄ)に示すように、このシリコン基板１１５の表面の第
二トランジスタ１１２の位置のみ膜厚2.0nmと薄膜の酸
窒化シリコン膜１１４を成膜する。
【００２６】このとき、ＮＯガスは酸化シリコン膜１１
３にも作用することになるが、すでに酸化されている酸
化シリコン膜１１３は殆ど酸窒化されない。また、ＮＯ
ガスは厚膜からなる酸化シリコン膜１１３を殆ど貫通し
ないので、この酸化シリコン膜１１３の下層として酸窒
化シリコン膜が形成されることもない。
３にも作用することになるが、すでに酸化されている酸
化シリコン膜１１３は殆ど酸窒化されない。また、ＮＯ
ガスは厚膜からなる酸化シリコン膜１１３を殆ど貫通し
ないので、この酸化シリコン膜１１３の下層として酸窒
化シリコン膜が形成されることもない。
【００２７】つぎに、図４(ａ)に示すように、酸化シリ
コン膜１１３と酸窒化シリコン膜１１４との表面に第一
／第二トランジスタ１１１，１１２のゲート電極１１６
となるポリシリコン層１３３をＣＶＤ(Chemical Vapor
Deposition)法で膜厚150nmに成膜し、同図(ｂ)に示すよ
うに、このポリシリコン層１３３にｐ型の不純物イオン
をＩ／Ｉ(Ion Inplantation)法によりプリドーピングす
る。
コン膜１１３と酸窒化シリコン膜１１４との表面に第一
／第二トランジスタ１１１，１１２のゲート電極１１６
となるポリシリコン層１３３をＣＶＤ(Chemical Vapor
Deposition)法で膜厚150nmに成膜し、同図(ｂ)に示すよ
うに、このポリシリコン層１３３にｐ型の不純物イオン
をＩ／Ｉ(Ion Inplantation)法によりプリドーピングす
る。
【００２８】なお、ここではｐ型の第一／第二トランジ
スタ１１１，１１２を製造する場合を例示しているの
で、不純物イオンとしてｐ型のボロンイオンが３ｋｅＶ
の加速エネルギにより４×１０15のドーズ量までイオン
注入されるが、ｎ型のＭＯＳトランジスタ(図示せず)の
場合はリンイオンなどのｎ型の不純物イオンが１０ｋｅ
Ｖの加速エネルギにより４×１０15のドーズ量までイオ
ン注入される。
スタ１１１，１１２を製造する場合を例示しているの
で、不純物イオンとしてｐ型のボロンイオンが３ｋｅＶ
の加速エネルギにより４×１０15のドーズ量までイオン
注入されるが、ｎ型のＭＯＳトランジスタ(図示せず)の
場合はリンイオンなどのｎ型の不純物イオンが１０ｋｅ
Ｖの加速エネルギにより４×１０15のドーズ量までイオ
ン注入される。
【００２９】つぎに、このプリドーピングが完了したポ
リシリコン層１３３の表面にレジストマスク１３４を形
成し、同図(ｃ)に示すように、このレジストマスク１３
４を利用したフォトリソグラフィ技術によりポリシリコ
ン層１３３をパターニングして第一／第二トランジスタ
１１１，１１２のゲート電極１１６を形成する。なお、
このゲート電極１１６は第一トランジスタ１１１では0.
25μmなどのゲート長に形成され、第二トランジスタ１
１２では0.1μmなどのゲート長に形成される。
リシリコン層１３３の表面にレジストマスク１３４を形
成し、同図(ｃ)に示すように、このレジストマスク１３
４を利用したフォトリソグラフィ技術によりポリシリコ
ン層１３３をパターニングして第一／第二トランジスタ
１１１，１１２のゲート電極１１６を形成する。なお、
このゲート電極１１６は第一トランジスタ１１１では0.
25μmなどのゲート長に形成され、第二トランジスタ１
１２では0.1μmなどのゲート長に形成される。
【００３０】つぎに、図５(ａ)に示すように、レジスト
マスク１３４を除去してからゲート電極１１６とシリコ
ン基板１１５のエクステンション領域１１９の位置にボ
ロンイオンを一様にドーピングしてから、同図(ｂ)に示
すように、ゲート電極１１６の両側にサイドウォール１
１７を形成する。
マスク１３４を除去してからゲート電極１１６とシリコ
ン基板１１５のエクステンション領域１１９の位置にボ
ロンイオンを一様にドーピングしてから、同図(ｂ)に示
すように、ゲート電極１１６の両側にサイドウォール１
１７を形成する。
【００３１】そして、同図(ｃ)に示すように、このサイ
ドウォール１１７より外側で第一／第二トランジスタ１
１１，１１２のソース・ドレイン領域１１８となるシリ
コン基板１１５の位置とポリシリコン層１３３とにボロ
ンイオンをプリドーピングと同様にドーピングする。
ドウォール１１７より外側で第一／第二トランジスタ１
１１，１１２のソース・ドレイン領域１１８となるシリ
コン基板１１５の位置とポリシリコン層１３３とにボロ
ンイオンをプリドーピングと同様にドーピングする。
【００３２】このドーピングされたボロンイオンをアニ
ールにより活性化してシリコン基板１１５にソース・ド
レイン領域１１８を形成するとともにポリシリコン層１
３３でゲート電極１１６を形成することで、第一／第二
トランジスタ１１１，１１２が完成する。
ールにより活性化してシリコン基板１１５にソース・ド
レイン領域１１８を形成するとともにポリシリコン層１
３３でゲート電極１１６を形成することで、第一／第二
トランジスタ１１１，１１２が完成する。
【００３３】このように形成されたｐ型のＭＯＳ構造の
第一第二トランジスタ１１１，１１２では、ソース・ド
レイン領域１１８はボロンイオンが一回しかドーピング
されないので拡散深度を浅くすることができ、ゲート電
極１１６は二回までドーピングされるので拡散深度を深
くすることができる。
第一第二トランジスタ１１１，１１２では、ソース・ド
レイン領域１１８はボロンイオンが一回しかドーピング
されないので拡散深度を浅くすることができ、ゲート電
極１１６は二回までドーピングされるので拡散深度を深
くすることができる。
【００３４】また、第一トランジスタ１１１はゲート絶
縁膜が厚膜の酸化シリコン膜１１３からなるので駆動電
圧が高圧でも寿命劣化が軽減されており、第二トランジ
スタ１１２はゲート絶縁膜が薄膜の酸窒化シリコン膜１
１４からなるので駆動電圧が低圧でも良好な特性で高速
に動作することができる。
縁膜が厚膜の酸化シリコン膜１１３からなるので駆動電
圧が高圧でも寿命劣化が軽減されており、第二トランジ
スタ１１２はゲート絶縁膜が薄膜の酸窒化シリコン膜１
１４からなるので駆動電圧が低圧でも良好な特性で高速
に動作することができる。
【００３５】なお、上述のようにゲート電極１１６をプ
リドーピングしたコアブロック１０２の第二トランジス
タ１１２では、図６(ａ)に示すように、プリドーピング
しない場合よりオンオフ電流特性が改善されることを、
本願発明者は実際に確認した。
リドーピングしたコアブロック１０２の第二トランジス
タ１１２では、図６(ａ)に示すように、プリドーピング
しない場合よりオンオフ電流特性が改善されることを、
本願発明者は実際に確認した。
【００３６】同図(ｂ)はコアブロック１０２のｎ型のＭ
ＯＳトランジスタのオンオフ電流特性を示しており、こ
れもプリドーピングした場合はプリドーピングしない場
合より改善されている。ｐ型のＭＯＳトランジスタでは
プリドーピングの有無によるオンオフ電流特性の格差が
ｎ型より微少であるが、これはソース・ドレイン領域の
イオン注入後の活性化アニール処理などにより拡大され
る傾向にある。
ＯＳトランジスタのオンオフ電流特性を示しており、こ
れもプリドーピングした場合はプリドーピングしない場
合より改善されている。ｐ型のＭＯＳトランジスタでは
プリドーピングの有無によるオンオフ電流特性の格差が
ｎ型より微少であるが、これはソース・ドレイン領域の
イオン注入後の活性化アニール処理などにより拡大され
る傾向にある。
【００３７】また、ゲート絶縁膜が薄膜の酸窒化シリコ
ン膜１１４からなるコアブロック１０２のｐ型の第二ト
ランジスタ１１２のＣＶ(Capacitance Voltage)特性を
膜厚に換算すると、図７(ａ)に示すように、電圧がマイ
ナス1.2Ｖのときに2.64nmとプリドーピングしない場合
の2.70nmより改善されている。なお、同図(ｂ)は電圧が
プラス1.2Ｖのときのコアブロック１０２のｎ型のＭＯ
ＳトランジスタのＣＶ特性を示しており、これもプリド
ーピングした場合は2.51nmとプリドーピングしない場合
の2.64nmより改善されている。
ン膜１１４からなるコアブロック１０２のｐ型の第二ト
ランジスタ１１２のＣＶ(Capacitance Voltage)特性を
膜厚に換算すると、図７(ａ)に示すように、電圧がマイ
ナス1.2Ｖのときに2.64nmとプリドーピングしない場合
の2.70nmより改善されている。なお、同図(ｂ)は電圧が
プラス1.2Ｖのときのコアブロック１０２のｎ型のＭＯ
ＳトランジスタのＣＶ特性を示しており、これもプリド
ーピングした場合は2.51nmとプリドーピングしない場合
の2.64nmより改善されている。
【００３８】さらに、ゲート絶縁膜が厚膜の酸化シリコ
ン膜１１３からなるＩ／Ｏブロック１０１のｐ型の第一
トランジスタ１１１のＣＶ特性を膜厚に換算すると、図
８に示すように、電圧がマイナス1.2Ｖのときに4.48nm
とプリドーピングしない場合の4.59nmより改善されてい
る。なお、同図(ｂ)は電圧がプラス1.2ＶのときのＩ／
Ｏブロック１０１のｎ型のＭＯＳトランジスタのＣＶ特
性を示しており、これもプリドーピングした場合は4.25
nmとプリドーピングしない場合の4.39nmより改善されて
いる。
ン膜１１３からなるＩ／Ｏブロック１０１のｐ型の第一
トランジスタ１１１のＣＶ特性を膜厚に換算すると、図
８に示すように、電圧がマイナス1.2Ｖのときに4.48nm
とプリドーピングしない場合の4.59nmより改善されてい
る。なお、同図(ｂ)は電圧がプラス1.2ＶのときのＩ／
Ｏブロック１０１のｎ型のＭＯＳトランジスタのＣＶ特
性を示しており、これもプリドーピングした場合は4.25
nmとプリドーピングしない場合の4.39nmより改善されて
いる。
【００３９】
【発明が解決しようとする課題】しかし、ゲート絶縁膜
が厚膜の酸化シリコン膜１１３からなる第一トランジス
タ１１１は、図８に示すように、プリドーピングにより
ＣＶ特性のカーブが図面で左側となる閾値電圧の低圧側
に変位している。
が厚膜の酸化シリコン膜１１３からなる第一トランジス
タ１１１は、図８に示すように、プリドーピングにより
ＣＶ特性のカーブが図面で左側となる閾値電圧の低圧側
に変位している。
【００４０】これは第一トランジスタ１１１はゲート絶
縁膜が厚膜であっても酸化シリコン膜１１３からなるた
め、図９に示すように、ゲート電極１１６のボロンがソ
ース・ドレイン領域のイオン注入後の活性化アニールに
よりシリコン基板１１５のチャネル領域１２０まで拡散
したためと想定される。そこで、本願発明者がゲート電
極１１６をプリドーピングした第一トランジスタ１１１
のオンオフ電流特性を確認したところ、図１０に示すよ
うに、プリドーピングしない場合より悪化することが確
認された。
縁膜が厚膜であっても酸化シリコン膜１１３からなるた
め、図９に示すように、ゲート電極１１６のボロンがソ
ース・ドレイン領域のイオン注入後の活性化アニールに
よりシリコン基板１１５のチャネル領域１２０まで拡散
したためと想定される。そこで、本願発明者がゲート電
極１１６をプリドーピングした第一トランジスタ１１１
のオンオフ電流特性を確認したところ、図１０に示すよ
うに、プリドーピングしない場合より悪化することが確
認された。
【００４１】本発明は上述のような課題に鑑みてなされ
たものであり、ゲート絶縁膜が酸窒化シリコン膜からな
るｐ型のＭＯＳ構造の第一トランジスタと、ゲート絶縁
膜が酸窒化シリコン膜より厚膜の酸化シリコン膜からな
るｐ型のＭＯＳ構造の第二トランジスタと、が混載され
ている集積回路装置を、各種特性が良好になるように製
造できる回路製造方法を提供することを目的とする。
たものであり、ゲート絶縁膜が酸窒化シリコン膜からな
るｐ型のＭＯＳ構造の第一トランジスタと、ゲート絶縁
膜が酸窒化シリコン膜より厚膜の酸化シリコン膜からな
るｐ型のＭＯＳ構造の第二トランジスタと、が混載され
ている集積回路装置を、各種特性が良好になるように製
造できる回路製造方法を提供することを目的とする。
【００４２】
【課題を解決するための手段】本発明の回路製造方法で
製造される集積回路装置では、ｐ型のＭＯＳトランジス
タとして第一／第二トランジスタが混載され、第一トラ
ンジスタはゲート絶縁膜が酸化シリコン膜からなり、第
二トランジスタはゲート絶縁膜が酸化シリコン膜より薄
膜の酸窒化シリコン膜からなる。ゲート絶縁膜が厚膜の
酸化シリコン膜からなる第一トランジスタは高電圧での
低速駆動に利用することができ、ゲート絶縁膜が薄膜の
酸窒化シリコン膜からなる第二トランジスタは低電圧で
の高速駆動に利用することができる。
製造される集積回路装置では、ｐ型のＭＯＳトランジス
タとして第一／第二トランジスタが混載され、第一トラ
ンジスタはゲート絶縁膜が酸化シリコン膜からなり、第
二トランジスタはゲート絶縁膜が酸化シリコン膜より薄
膜の酸窒化シリコン膜からなる。ゲート絶縁膜が厚膜の
酸化シリコン膜からなる第一トランジスタは高電圧での
低速駆動に利用することができ、ゲート絶縁膜が薄膜の
酸窒化シリコン膜からなる第二トランジスタは低電圧で
の高速駆動に利用することができる。
【００４３】本発明の回路製造方法では、ｎ型のシリコ
ン基板の表面で第二トランジスタの位置に酸窒化シリコ
ン膜を成膜するとともに第一トランジスタの位置に酸化
シリコン膜を成膜し、酸化シリコン膜と酸窒化シリコン
膜との表面に第一／第二トランジスタのゲート電極とな
るシリコン層を成膜し、このシリコン層の表面を、少な
くとも酸化シリコン膜のうち第一トランジスタのゲート
絶縁膜となる部分を覆うようにレジストマスクを形成
し、このレジストマスクから露出しているシリコン層に
ｐ型またはｎ型の不純物イオンをドーピングし、この部
分的にドーピングされたシリコン層をゲート電極の形状
にパターニングし、このパターニングされたシリコン層
の両側にサイドウォールを形成し、このサイドウォール
より外側で第一／第二トランジスタのソース・ドレイン
領域となるシリコン基板の位置とシリコン層とに不純物
イオンをドーピングし、ドーピングされた不純物イオン
をアニールにより活性化してシリコン基板にソース・ド
レイン領域を形成するとともにシリコン層でゲート電極
を形成する。
ン基板の表面で第二トランジスタの位置に酸窒化シリコ
ン膜を成膜するとともに第一トランジスタの位置に酸化
シリコン膜を成膜し、酸化シリコン膜と酸窒化シリコン
膜との表面に第一／第二トランジスタのゲート電極とな
るシリコン層を成膜し、このシリコン層の表面を、少な
くとも酸化シリコン膜のうち第一トランジスタのゲート
絶縁膜となる部分を覆うようにレジストマスクを形成
し、このレジストマスクから露出しているシリコン層に
ｐ型またはｎ型の不純物イオンをドーピングし、この部
分的にドーピングされたシリコン層をゲート電極の形状
にパターニングし、このパターニングされたシリコン層
の両側にサイドウォールを形成し、このサイドウォール
より外側で第一／第二トランジスタのソース・ドレイン
領域となるシリコン基板の位置とシリコン層とに不純物
イオンをドーピングし、ドーピングされた不純物イオン
をアニールにより活性化してシリコン基板にソース・ド
レイン領域を形成するとともにシリコン層でゲート電極
を形成する。
【００４４】本発明の回路製造方法では、第一トランジ
スタはゲート絶縁膜が酸化シリコン膜からなるがゲート
電極が過剰にドーピングされないので、ゲート電極にド
ーピングされた不純物イオンがソース・ドレイン領域の
イオン注入後の活性化アニールによりゲート絶縁膜を貫
通することがない。第二トランジスタはゲート絶縁膜が
酸窒化シリコン膜からなるので、ゲート電極に充分にド
ーピングされた不純物イオンがソース・ドレイン領域の
イオン注入後の活性化アニールによりゲート絶縁膜を貫
通することがない。
スタはゲート絶縁膜が酸化シリコン膜からなるがゲート
電極が過剰にドーピングされないので、ゲート電極にド
ーピングされた不純物イオンがソース・ドレイン領域の
イオン注入後の活性化アニールによりゲート絶縁膜を貫
通することがない。第二トランジスタはゲート絶縁膜が
酸窒化シリコン膜からなるので、ゲート電極に充分にド
ーピングされた不純物イオンがソース・ドレイン領域の
イオン注入後の活性化アニールによりゲート絶縁膜を貫
通することがない。
【００４５】それでいて、第二トランジスタはゲート電
極が充分にドーピングされるので、ゲート電極の空乏化
が防止される。一方、第一トランジスタはゲート絶縁膜
が厚膜の酸化シリコン膜からなるので、高電圧で動作さ
せてもＮＢＴＩによる寿命劣化が抑制される。
極が充分にドーピングされるので、ゲート電極の空乏化
が防止される。一方、第一トランジスタはゲート絶縁膜
が厚膜の酸化シリコン膜からなるので、高電圧で動作さ
せてもＮＢＴＩによる寿命劣化が抑制される。
【００４６】第一トランジスタはゲート電極の空乏化は
防止されないが、一般的にゲート絶縁膜が厚膜の第一ト
ランジスタは高電圧での低速動作に利用されるので、ゲ
ート電極の空乏化による特性劣化の影響は少ない。ま
た、一般的に第二トランジスタは低電圧で動作されるの
で、ＮＢＴＩによる寿命劣化の影響が少ない。
防止されないが、一般的にゲート絶縁膜が厚膜の第一ト
ランジスタは高電圧での低速動作に利用されるので、ゲ
ート電極の空乏化による特性劣化の影響は少ない。ま
た、一般的に第二トランジスタは低電圧で動作されるの
で、ＮＢＴＩによる寿命劣化の影響が少ない。
【００４７】なお、本発明で云う酸化シリコン膜とは、
純粋に酸化のみされたシリコン膜を意味しており、酸化
されるとともに窒化された酸窒化シリコン膜などは包含
しない。
純粋に酸化のみされたシリコン膜を意味しており、酸化
されるとともに窒化された酸窒化シリコン膜などは包含
しない。
【００４８】
【発明の実施の形態】本発明の実施の一形態の回路製造
方法を図１を参照して以下に説明する。ただし、本実施
の形態に関して前述した従来例と同一の部分は、同一の
名称および符号を使用して詳細な説明は省略する。
方法を図１を参照して以下に説明する。ただし、本実施
の形態に関して前述した従来例と同一の部分は、同一の
名称および符号を使用して詳細な説明は省略する。
【００４９】まず、本実施の形態の回路製造方法でも、
従来例の回路製造方法と同等な構造の集積回路装置１０
０を製造することになる。ただし、その製造工程が部分
的に相違するため、本実施の形態の回路製造方法により
製造された集積回路装置１００では、第一トランジスタ
１１１のゲート電極１１６のドーピング量は第二トラン
ジスタ１１２の略半分となっており、第一トランジスタ
１１１のゲート電極１１６にドーピングされたボロンイ
オンがシリコン基板１１５のチャネル領域１２０に拡散
されない。
従来例の回路製造方法と同等な構造の集積回路装置１０
０を製造することになる。ただし、その製造工程が部分
的に相違するため、本実施の形態の回路製造方法により
製造された集積回路装置１００では、第一トランジスタ
１１１のゲート電極１１６のドーピング量は第二トラン
ジスタ１１２の略半分となっており、第一トランジスタ
１１１のゲート電極１１６にドーピングされたボロンイ
オンがシリコン基板１１５のチャネル領域１２０に拡散
されない。
【００５０】ここで、上述のような集積回路装置１００
を製造する回路製造方法を以下に説明する。まず、従来
例として前述した回路製造方法と同様に、ｎ型のシリコ
ン基板１１５の表面全域に膜厚5.0nmと厚膜の酸化シリ
コン膜１１３を一様に成長させ、この酸化シリコン膜１
１３を第二トランジスタ１１２の位置から除去する。こ
のシリコン基板１１５の表面の第二トランジスタ１１２
の位置に膜厚2.0nmと薄膜の酸窒化シリコン膜１１４を
成膜し、図１(ａ)に示すように、酸化シリコン膜１１３
と酸窒化シリコン膜１１４との表面にポリシリコン層１
３３をＣＶＤ法で膜厚150nmに成膜する。
を製造する回路製造方法を以下に説明する。まず、従来
例として前述した回路製造方法と同様に、ｎ型のシリコ
ン基板１１５の表面全域に膜厚5.0nmと厚膜の酸化シリ
コン膜１１３を一様に成長させ、この酸化シリコン膜１
１３を第二トランジスタ１１２の位置から除去する。こ
のシリコン基板１１５の表面の第二トランジスタ１１２
の位置に膜厚2.0nmと薄膜の酸窒化シリコン膜１１４を
成膜し、図１(ａ)に示すように、酸化シリコン膜１１３
と酸窒化シリコン膜１１４との表面にポリシリコン層１
３３をＣＶＤ法で膜厚150nmに成膜する。
【００５１】つぎに、ポリシリコン層１３３にボロンイ
オンをプリドーピングするが、従来例の回路製造方法と
は相違して、同図(ｂ)に示すように、このポリシリコン
層１３３の表面で酸化シリコン膜１１３上の位置のみレ
ジストマスク１３５を形成し、このレジストマスク１３
５から露出している酸窒化シリコン膜１１４上の位置の
みポリシリコン層１３３にボロンイオンを３ｋｅＶの加
速エネルギにより４×１０15のドーズ量でプリドーピン
グする。
オンをプリドーピングするが、従来例の回路製造方法と
は相違して、同図(ｂ)に示すように、このポリシリコン
層１３３の表面で酸化シリコン膜１１３上の位置のみレ
ジストマスク１３５を形成し、このレジストマスク１３
５から露出している酸窒化シリコン膜１１４上の位置の
みポリシリコン層１３３にボロンイオンを３ｋｅＶの加
速エネルギにより４×１０15のドーズ量でプリドーピン
グする。
【００５２】このプリドーピングが完了してからレジス
トマスク１３５を排除し、図１(ｄ)に示すように、パタ
ーニングされたレジストマスク１３４をマスクとしてポ
リシリコン層１３３をパターニングして第一／第二トラ
ンジスタ１１１，１１２のゲート電極１１６，１１６′
を形成する。
トマスク１３５を排除し、図１(ｄ)に示すように、パタ
ーニングされたレジストマスク１３４をマスクとしてポ
リシリコン層１３３をパターニングして第一／第二トラ
ンジスタ１１１，１１２のゲート電極１１６，１１６′
を形成する。
【００５３】以下従来例と同様に、このゲート電極１１
６，１１６′とシリコン基板１１５のエクステンション
領域１１９の位置にボロンイオンを一様にドーピングし
てからサイドウォール１１７を形成し、このサイドウォ
ール１１７より外側で第一／第二トランジスタ１１１，
１１２のソース・ドレイン領域１１８となるシリコン基
板１１５の位置とポリシリコン層１３３とにボロンイオ
ンをプリドーピングと同様にドーピングしてから、アニ
ールによりボロンイオンを活性化してシリコン基板１１
５にソース・ドレイン領域１１８を形成するとともにポ
リシリコン層１３３でゲート電極１１６，１１６′を形
成する。
６，１１６′とシリコン基板１１５のエクステンション
領域１１９の位置にボロンイオンを一様にドーピングし
てからサイドウォール１１７を形成し、このサイドウォ
ール１１７より外側で第一／第二トランジスタ１１１，
１１２のソース・ドレイン領域１１８となるシリコン基
板１１５の位置とポリシリコン層１３３とにボロンイオ
ンをプリドーピングと同様にドーピングしてから、アニ
ールによりボロンイオンを活性化してシリコン基板１１
５にソース・ドレイン領域１１８を形成するとともにポ
リシリコン層１３３でゲート電極１１６，１１６′を形
成する。
【００５４】本実施の形態の回路製造方法では、従来例
と同様に第二トランジスタ１１２はゲート電極１１６′
が充分にドーピングされるので、ゲート電極１１６′の
空乏化による特性劣化を防止することができ、低電圧で
の高速動作を良好に実行することが可能である。
と同様に第二トランジスタ１１２はゲート電極１１６′
が充分にドーピングされるので、ゲート電極１１６′の
空乏化による特性劣化を防止することができ、低電圧で
の高速動作を良好に実行することが可能である。
【００５５】しかも、第二トランジスタ１１２はゲート
絶縁膜が酸窒化シリコン膜１１４からなるので、ゲート
電極１１６′に充分にドーピングされたボロンイオンが
ソース・ドレイン領域のイオン注入後の活性化アニール
によりシリコン基板１１５のチャネル領域１２０まで拡
散されることがなく、この拡散による特性劣化も防止さ
れている。
絶縁膜が酸窒化シリコン膜１１４からなるので、ゲート
電極１１６′に充分にドーピングされたボロンイオンが
ソース・ドレイン領域のイオン注入後の活性化アニール
によりシリコン基板１１５のチャネル領域１２０まで拡
散されることがなく、この拡散による特性劣化も防止さ
れている。
【００５６】一方、第一トランジスタ１１１はゲート絶
縁膜が酸化シリコン膜１１３からなるが、従来例とは相
違してゲート電極１１６が過剰にドーピングされないの
で、ゲート電極１１６にドーピングされたボロンイオン
がソース・ドレイン領域のイオン注入後の活性化アニー
ルによりシリコン基板１１５のチャネル領域１２０まで
拡散されることがなく、この拡散による特性劣化が防止
されている。しかも、この第一トランジスタ１１１は、
ゲート絶縁膜が厚膜の酸化シリコン膜１１３からなるの
で、高電圧で動作させてもＮＢＴＩによる寿命劣化を抑
制することができる。
縁膜が酸化シリコン膜１１３からなるが、従来例とは相
違してゲート電極１１６が過剰にドーピングされないの
で、ゲート電極１１６にドーピングされたボロンイオン
がソース・ドレイン領域のイオン注入後の活性化アニー
ルによりシリコン基板１１５のチャネル領域１２０まで
拡散されることがなく、この拡散による特性劣化が防止
されている。しかも、この第一トランジスタ１１１は、
ゲート絶縁膜が厚膜の酸化シリコン膜１１３からなるの
で、高電圧で動作させてもＮＢＴＩによる寿命劣化を抑
制することができる。
【００５７】なお、第一トランジスタ１１１はゲート電
極１１６の空乏化は防止されないが、一般的にゲート絶
縁膜が厚膜の第一トランジスタ１１１は高電圧での動作
に利用されるので、ゲート電極１１６の空乏化による特
性劣化の影響は問題とならない。また、第二トランジス
タ１１２ではゲート絶縁膜が酸窒化シリコン膜からなる
のでＮＢＴＩによる寿命劣化は防止されないが、第二ト
ランジスタ１１２は低電圧で動作されるので、ＮＢＴＩ
による寿命劣化の影響は問題とならない。
極１１６の空乏化は防止されないが、一般的にゲート絶
縁膜が厚膜の第一トランジスタ１１１は高電圧での動作
に利用されるので、ゲート電極１１６の空乏化による特
性劣化の影響は問題とならない。また、第二トランジス
タ１１２ではゲート絶縁膜が酸窒化シリコン膜からなる
のでＮＢＴＩによる寿命劣化は防止されないが、第二ト
ランジスタ１１２は低電圧で動作されるので、ＮＢＴＩ
による寿命劣化の影響は問題とならない。
【００５８】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態ではドーピングする不純物イ
オンとしてボロンイオンを例示したが、これを弗化ボロ
ンイオンとすることも可能である。
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態ではドーピングする不純物イ
オンとしてボロンイオンを例示したが、これを弗化ボロ
ンイオンとすることも可能である。
【００５９】
【発明の効果】本発明の回路製造方法では、第二トラン
ジスタはゲート絶縁膜が酸窒化シリコン膜で形成される
ので、ゲート電極に充分にドーピングされたｐ型の不純
物イオンがソース・ドレイン領域のイオン注入後の活性
化アニールによりゲート絶縁膜を貫通してシリコン基板
まで拡散されることがなく、この不純物拡散による特性
劣化を防止することができ、それでいて、ゲート電極が
充分にドーピングされるので空乏化による特性劣化も防
止することができ、第一トランジスタはゲート絶縁膜が
酸化シリコン膜で形成されるがゲート電極にｐ型の不純
物イオンが過剰にドーピングされないので、ソース・ド
レイン領域のイオン注入後の活性化アニールによりゲー
ト電極からゲート絶縁膜を貫通してシリコン基板まで不
純物イオンが拡散されることがなく、この不純物拡散に
よる特性劣化を防止することができ、それでいて、ゲー
ト絶縁膜が厚膜の酸化シリコン膜からなるので、高電圧
で動作させてもＮＢＴＩによる寿命劣化を抑制すること
ができる。
ジスタはゲート絶縁膜が酸窒化シリコン膜で形成される
ので、ゲート電極に充分にドーピングされたｐ型の不純
物イオンがソース・ドレイン領域のイオン注入後の活性
化アニールによりゲート絶縁膜を貫通してシリコン基板
まで拡散されることがなく、この不純物拡散による特性
劣化を防止することができ、それでいて、ゲート電極が
充分にドーピングされるので空乏化による特性劣化も防
止することができ、第一トランジスタはゲート絶縁膜が
酸化シリコン膜で形成されるがゲート電極にｐ型の不純
物イオンが過剰にドーピングされないので、ソース・ド
レイン領域のイオン注入後の活性化アニールによりゲー
ト電極からゲート絶縁膜を貫通してシリコン基板まで不
純物イオンが拡散されることがなく、この不純物拡散に
よる特性劣化を防止することができ、それでいて、ゲー
ト絶縁膜が厚膜の酸化シリコン膜からなるので、高電圧
で動作させてもＮＢＴＩによる寿命劣化を抑制すること
ができる。
【図１】本発明の実施の一形態の回路製造方法の要部を
示す工程図である。
示す工程図である。
【図２】従来例の集積回路装置の全体構造を示す模式的
な平面図である。
な平面図である。
【図３】従来例の回路製造方法の一部を示す工程図であ
る。
る。
【図４】従来例の回路製造方法の一部を示す工程図であ
る。
る。
【図５】従来例の回路製造方法の一部を示す工程図であ
る。
る。
【図６】コアブロックのＭＯＳトランジスタのプリドー
ピングの有無によるオン／オフ電流特性の変化を示す特
性図である。
ピングの有無によるオン／オフ電流特性の変化を示す特
性図である。
【図７】コアブロックのＭＯＳトランジスタのプリドー
ピングの有無によるＣＶ特性の変化を示す特性図であ
る。
ピングの有無によるＣＶ特性の変化を示す特性図であ
る。
【図８】Ｉ／ＯブロックのＭＯＳトランジスタのプリド
ーピングの有無によるＣＶ特性の変化を示す特性図であ
る。
ーピングの有無によるＣＶ特性の変化を示す特性図であ
る。
【図９】第一トランジスタに不純物貫通が発生した状態
を示す模式図である。
を示す模式図である。
【図１０】Ｉ／ＯブロックのＭＯＳトランジスタのプリ
ドーピングの有無によるオン／オフ電流特性の変化を示
す特性図である。
ドーピングの有無によるオン／オフ電流特性の変化を示
す特性図である。
１００ 集積回路装置 １０１ Ｉ／Ｏブロック １０２ コアブロック １１１ 第一トランジスタ １１２ 第二トランジスタ １１３ 酸化シリコン膜 １１４ 酸窒化シリコン膜 １１５ シリコン基板 １１６ ゲート電極 １１７ サイドウォール １１８ ソース・ドレイン領域 １３３ シリコン層 １３５ レジストマスク
Claims (5)
- 【請求項１】 ゲート絶縁膜が酸化シリコン膜からなる
ｐ型のＭＯＳ(MetalOxide Semiconductor)構造の第一ト
ランジスタと、ゲート絶縁膜が前記酸化シリコン膜より
薄膜の酸窒化シリコン膜からなるｐ型のＭＯＳ構造の第
二トランジスタと、が混載されている集積回路装置を製
造する回路製造方法であって、 前記酸化シリコン膜と前記酸窒化シリコン膜との表面に
成膜して前記第一／第二トランジスタのゲート電極の形
状にパターニングする以前のシリコン層に前記酸化シリ
コン膜のうち前記第一トランジスタの前記ゲート絶縁膜
となる位置にｐ型の不純物イオンをドーピングしない回
路製造方法。 - 【請求項２】 ゲート絶縁膜が酸化シリコン膜からなる
ｐ型のＭＯＳ構造の第一トランジスタと、ゲート絶縁膜
が前記酸化シリコン膜より薄膜の酸窒化シリコン膜から
なるｐ型のＭＯＳ構造の第二トランジスタと、が混載さ
れている集積回路装置を製造する回路製造方法であっ
て、 前記酸化シリコン膜と前記酸窒化シリコン膜との表面に
前記第一／第二トランジスタのゲート電極となるシリコ
ン層を成膜し、 前記シリコン層の表面で前記酸化シリコン膜のうち前記
第一トランジスタのゲート絶縁膜となる部分の上方の位
置を除いてｐ型またはｎ型の不純物イオンをドーピング
し、 前記部分的にドーピングされたシリコン層を前記ゲート
電極の形状にパターニングする回路製造方法。 - 【請求項３】 請求項２記載の回路製造方法において前
記パターニングされた前記シリコン層と前記第一／第二
トランジスタのソース・ドレイン領域となる前記シリコ
ン基板の位置とにｐ型の不純物イオンをドーピングする
回路製造方法。 - 【請求項４】 ゲート絶縁膜が酸化シリコン膜からなる
ｐ型のＭＯＳ構造の第一トランジスタと、ゲート絶縁膜
が前記酸化シリコン膜より薄膜の酸窒化シリコン膜から
なるｐ型のＭＯＳ構造の第二トランジスタと、が混載さ
れている集積回路装置を製造する回路製造方法であっ
て、 ｎ型のシリコン基板の表面で前記第二トランジスタの位
置に前記酸窒化シリコン膜を成膜するとともに前記第一
トランジスタの位置に前記酸化シリコン膜を成膜し、 前記酸化シリコン膜と前記酸窒化シリコン膜との表面に
前記第一／第二トランジスタのゲート電極となるシリコ
ン層を成膜し、 このシリコン層の表面を、少なくとも前記酸化シリコン
膜のうち前記第一トランジスタのゲート絶縁膜となる部
分を覆うようにレジストマスクを形成し、 このレジストマスクから露出している前記シリコン層に
ｐ型またはｎ型の不純物イオンをドーピングし、 この部分的にドーピングされたシリコン層を前記ゲート
電極の形状にパターニングし、 このパターニングされた前記シリコン層の両側にサイド
ウォールを形成し、 このサイドウォールより外側で前記第一／第二トランジ
スタのソース・ドレイン領域となる前記シリコン基板の
位置と前記シリコン層とにｐ型の不純物イオンをドーピ
ングし、 ドーピングされた前記ｐ型の不純物イオンをアニールに
より活性化して前記シリコン基板に前記ソース・ドレイ
ン領域を形成するとともに前記シリコン層で前記ゲート
電極を形成する回路製造方法。 - 【請求項５】 前記ｐ型の不純物イオンがボロンイオン
を主体とする請求項１ないし４の何れか一項に記載の回
路製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000365447A JP2002170887A (ja) | 2000-11-30 | 2000-11-30 | 回路製造方法 |
| US09/988,321 US20020068405A1 (en) | 2000-11-30 | 2001-11-19 | Fabrication method for a semiconductor integrated circuit device |
| TW090129474A TW516185B (en) | 2000-11-30 | 2001-11-28 | Fabrication method for a semiconductor integrated circuit device |
| KR1020010074877A KR20020042487A (ko) | 2000-11-30 | 2001-11-29 | 반도체 집적회로 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000365447A JP2002170887A (ja) | 2000-11-30 | 2000-11-30 | 回路製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002170887A true JP2002170887A (ja) | 2002-06-14 |
Family
ID=18836214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000365447A Pending JP2002170887A (ja) | 2000-11-30 | 2000-11-30 | 回路製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20020068405A1 (ja) |
| JP (1) | JP2002170887A (ja) |
| KR (1) | KR20020042487A (ja) |
| TW (1) | TW516185B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004006435A1 (ja) * | 2002-07-09 | 2004-01-15 | Renesas Technology Corp. | 半導体集積回路装置及びそれを用いた半導体システム |
| JP2009055041A (ja) * | 2007-08-27 | 2009-03-12 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6709932B1 (en) | 2002-08-30 | 2004-03-23 | Texas Instruments Incorporated | Method for improving gate oxide integrity and interface quality in a multi-gate oxidation process |
| US6864135B2 (en) * | 2002-10-31 | 2005-03-08 | Freescale Semiconductor, Inc. | Semiconductor fabrication process using transistor spacers of differing widths |
| KR100568859B1 (ko) * | 2003-08-21 | 2006-04-10 | 삼성전자주식회사 | 디램 반도체 장치의 트랜지스터 제조방법 |
| KR100611784B1 (ko) | 2004-12-29 | 2006-08-10 | 주식회사 하이닉스반도체 | 다중 게이트절연막을 갖는 반도체장치 및 그의 제조 방법 |
-
2000
- 2000-11-30 JP JP2000365447A patent/JP2002170887A/ja active Pending
-
2001
- 2001-11-19 US US09/988,321 patent/US20020068405A1/en not_active Abandoned
- 2001-11-28 TW TW090129474A patent/TW516185B/zh not_active IP Right Cessation
- 2001-11-29 KR KR1020010074877A patent/KR20020042487A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004006435A1 (ja) * | 2002-07-09 | 2004-01-15 | Renesas Technology Corp. | 半導体集積回路装置及びそれを用いた半導体システム |
| JP2009055041A (ja) * | 2007-08-27 | 2009-03-12 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020042487A (ko) | 2002-06-05 |
| TW516185B (en) | 2003-01-01 |
| US20020068405A1 (en) | 2002-06-06 |
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