TW516185B - Fabrication method for a semiconductor integrated circuit device - Google Patents

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Description

516185 五、發明說明 【發明背景】 【發明領域】 〇關於一種半導體積體電路裝置之製造方法， _金屬氧化物半導體)電晶成;道 起，今^1成的間極絕緣膜之_s電晶體係安置在-起鑌虱化矽膜較氮氧化矽膜厚。 文罝隹 【相關技藝之說明】 且有：^ inn電路裝置係以各種方式來使用，』 文所描述‘程此等半導體積體電路裝置。飞 元件於此等；；體用以形獅結構之電晶體 然後在此表…藉二^ 構成間極的多晶矽層。匕=相阢知）方法形成一將 光阻藉由光微影蝕刻技術而者形成於多晶矽層上，該 由蝕刻該多晶矽層而形成閑：：化成所期望的形狀，且藉 然後藉由熱CVD方法忐旦 卜 蓋閘極，隨後藉由使用#叙糾一^乳化物膜於矽基板上以覆 閘極之側表面上。 J方法之回蝕製程形成側壁於 然後使用侧壁與閘極作 雜質於閘極與矽基板中。铁罩在預定的條件下植入一 雜質離子以形成源極1極由退火製程活化該植入的
才£域於矽基板中，藉以完成MOS 516185 五、發明說明（2) 電晶體 ^ 在藉由前述典型製造方法所形成的MOS電晶體中，雜 貝離子於閘極中之擴散必須為深，然而雜質離子於源極一 没極區域中之擴散必須為淺。 倘若優先給定雜質離子於源極—汲極區域中之擴散深 度，則閘極中之擴散深度會變得不足夠、閘極會空乏、且 MOS电日日體之4寸性會劣化。尤其，作為植入電晶體之 ，極-汲極區域的雜質之硼（B)較作為植入nM〇s電晶體之源 汲極區域的雜質之砷（As)或磷（p)具有更低的固態溶解 又，因而前述閘極之空乏更顯著。 舉例而言，「Hlgh Performance Transist〇rs 幻讣 J = —CM〇S TeChn〇1〇gieS (使用最先進CM0S T m、n ""月匕"晶體）」（Seungheon Song, et al. 質在圖9幸9化^4^7)已經提出防止閘極空乏之技術，其中雜 :預：ί」)植入將變成間極的多晶矽層(下文稱之為 可防預摻雜’然後圖案化多晶秒層，則 没極：：時當植入雜質於石夕基板中以形成源極- 中。因而當前述預:植入將變讀f的多晶石夕層 雜質量會變得過多乡Ϊ f夕晶矽層有效犄，夕晶矽層中之 能從多晶石夕芦穿^，¥在退火製程中擴散的雜質離子可 作為雜質離緣膜且達至石夕基板。當使用· ^成1^0^電晶體時，此效應特別顯著且為 516185 五、發明說明（3) " MOS電晶體之門閥電壓之變動與特性劣化的現象之原因。 現今已發展出從氮氧化矽而非氧化矽來形成間極絕緣 膜之技術，以防止硼之穿透與擴散至矽基板。然而，由氮 氧化矽形成pMOS電晶體之閘極絕緣膜會造成NBT j (Negative Bias Temperature Instability，負偏壓溫度 不穩定性）之問題。 ' NBTI係下列現象：當負偏壓電壓施加至pM〇s電晶體 時，植入閘極與閘極絕緣膜間之介面的正電洞之能量造成 終結石夕原子的氫變成具有一正電荷的氫離子，且此等氫離 子進而由氮原子捕獲而變成正固定電荷，具有推高門閥電 C之不品要效應。舉例而& ’ 「NBTI enhancement by nitrogen incorporation into ultra-thm gate oxide for 0.10 //m gate CMOS generation (用於0·10 //m 閘 極C Μ 0 S世代之藉由使氣併入超薄閘極氧化物之n b τ I增 強）」（Ν· Kimizuka，et al·，2000 Symposium on VLSI Technology Digest of Technical Papers)詳細說明了此 效應。 換言之，倘若當形成pMOS電晶體時進行預摻雜以防止 由閘極空乏所造成的特性劣化，則必須在從氧化矽形成閘 極絕緣膜且允許由爛穿透所造成的特性劣化，或者從氮氧 化矽形成閘極絕緣膜且允許由NBT I所造成的壽命期望值下 降間做一選擇。 然而，近年來的半導體積體電路裝置已從僅具有 CPU、邏輯電路、以及記憶裝置之簡單功能的裝置進展到
516185 五、發明說明（4) 晶片上系統的裝置，苴 統的單-晶心。、、所有此等功能皆安載於構成—系 的效：然半導體積體電路裝置令每-功… 稽由不同雷湄徂虛+ ρ 甘功能需要不同 元件皆安置於一起。舉例；塗：：作的複數類型電晶體 入/輸出）電路單位，:右干構成包括··一 1/〇(輪 塵之階梯下降電路；以及邏界供應之電源供應電 早位：產生的低電堡來操作 早位’藉由在"〇電路 體之閑極絕緣膜形漏！流便綱電晶 由從I /0電路單位供應 遴軏電路單位係藉 閘極絕緣膜為薄/、Μ _ 1來刼作，因而M0S電晶體之 般在：= = =，由於_造成之壽命期望值下降— 又仕孕乂冋的刼作電壓下更顯著。 ^ ::Γ安置在-起之半導體積體電路 忘之I/O電路單位之M0S電晶體使用木' ^ ^ 膜以減低壽命期望值之下降，且 二：”絕緣 單位之M0S電晶體使用薄氮氧化矽、壓之避輯電路 特性之劣化。 y胰之閘極絕緣膜以降低 茲參照圖1至8，說明一種先前技蓺之且 I/O電路單位與邏輯電路單位之半之具有如則所述的 造方法。 千¥體積體電路裝置之製 如圖1所示’半導體積體電路襄置100係-具有操作於 第8頁 516185
鬲電壓之I /0區塊1 〇 1以及操作於低電壓之核心單位丨〇2的 構成三核心單位102係包括·· SRAM區塊1〇3，其為記憶裝 置；高速邏輯區塊1〇4，其為操作於高速度之邏輯電路； 以及低速邏輯區塊105，其為操作於低速度之邏輯電路。 如圖2所示，作為1/0區塊1〇1之邱的電晶體的第一電 晶體1J 1設有氧化矽膜11 3，其為厚閘極絕緣膜；然而作為 核心單位102之pMOS電晶體的第二電晶體112則設有氮氧化 矽膜11 4，其為薄閘極絕緣膜。
第一電晶體1 1 1與第二電晶體丨丨2係如下所構成：氧化 矽膜11 3或氮氧化矽膜1 1 4首先形成於n型矽基板丨丨5之表面 上，然後其上方堆疊一將形成閘極丨丨6的多晶矽層。然後 形成側壁11 7於氧化矽膜丨13與閘極i丨6之侧表面上以I氮 氧化矽膜11 4與閘極11 6之侧表面上。 ' 源極-汲極區域1 1 8形成於矽基板丨丨5之將位於侧壁丨工7 之外側的表面層中，且延伸區域119形成於矽基板115之將 位於源極-汲極區域11 8之内側的表面層中，具有通道區域 1 2 0插入於源極~ 及極區域1 1 8與延伸區域1 1 g間。 因為只使用與本提議相 體111與第二電晶體11 2之例 基板11 5中’但此處所指的η 石夕基板的η井區域。
關的pMOS電晶體作為第一電晶 子’所以使用η型半導體於矽 型矽基板115亦得為將形成ρ型 如前所述，核心單位1 〇 2係由複數個區塊所組合成 每一區塊執行不同功能，故此等區塊中所包括的M〇"s電 體之閘極絕緣膜之膜厚度得因此不同。 私
516185 五、發明說明（6) 然而，ί/O區塊〗01之pMOS電晶體之閘極絕緣 J核心單位ί 02之任何區塊之pM〇s電晶體之閘極絕緣^膜成 接著說明先前技藝的半導體積體電路裝置丨 止 Τ/Λ極絕賴由氮氧切膜所組成的fm 首先’如圖3 ( a )所示，使用已知方法 隔絕）於n型石夕基板115之預定的位置處，//TI(次渠溝 每-電晶體之元件隔絕區域，隨後成約。刀離 氧化石夕膜U3於石夕基板115之整個表面上，如=的 上表面之將形成第一電晶體= = = :膜U3之 二電晶體1 12之位置處的氧化矽膜丨13形、'且將形成第 露出來，藉由濕蝕刻將其移除。 /成伙光阻132中顯 氧化矽膜1 1 3因此僅殘留於第一 移除光阻132之後，藉由 矽膜113薄的氮氧化矽膜丨14於'^子_^、、\為^ _之較氣化 處，如圖3⑷所示。 乐-电晶體112之形成位置 矽膜寺紫氣=2)與氧（〇2)亦作用於氧化石夕膜113上，作— =/膜 甚少受到氮氧化所影響。此， 膜113大邵分不被此等氣體所穿透，因而不：形 516185 五、發明說明（7) 成氮氧化矽層於氧化矽膜113下方 如=3(e)所示，接著藉由CVD方法，成長 二的曰將變成第一電晶體lu與第二電晶體112之間極 夕B日矽層133於氧化矽膜113與氮氧化矽膜114之表面 上。 石猎由1/1 (離子植入）預摻雜P型雜質離子於多晶 石夕層133中，如圖3(f)所示。 111鱼既《然在带此料中係形成pM〇S電晶體作為第—電晶體 ”弟一電晶體112，故硼離子係於3 keVi4x a t ms/cm2之倏件下姑x ,, 丄 ’、 則呼質倘若形成nM0S電晶體（未圖示）， 例如鱗離子於1G kev#4x iqi5咖心2之條 表$兀成預摻雜之後’ 一光阻1 3 4形成於多晶矽層丨3 3之 光阻134，ι^°藉圖由3= 所，’藉由光微影㈣技術圖案化 形狀，因此形V第一 晶矽層133以留下一預定的 m。 且罘二電晶體U 2之閘極長度為〇. i β 閘極it:美圖所示’移除光阻134且植入硼離子於 -^ ^ ^ ^ 17 ^ ^ 蝴離ΐί間：Γ::)::，同於預摻雜 、土117之將形成第一電晶體111與第
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一電晶體1 1 2之源極-汲極區域π 8的外侧中。 最後，藉由退火製程活化所植入的硼離子以形成源極 -沒極區域118於矽基板115中，藉以完成第一電晶體m盥 第二電晶體1 12。 〃 在以此方式所形成的第一電晶體丨丨i與第二電晶體工工2 中，因為硼離子僅植入源極—汲極區域丨丨8 一次所以可達成 淺擴散，然而對於閘極1 ；[ 6，因為進行了兩次硼離子植入 所以可達成刪離子之深擴散。 “此外，第一電晶體111設有為厚閘極絕緣膜之氧化矽 膜11 3，因而雖然施加高電壓但電晶體之壽命期望值仍不 減損。類似地，第二電晶體112設有為薄閘極絕緣膜的 乳化矽膜114，因而電晶體可操作於高速度且具有極佳& 性，甚至於低電壓下亦然。 寸 如圖4Α所#，本發明之發明人已確認：閘極ιΐ6已被 ΐ ; 的Ϊ '!區塊1 02之第二電晶體112之ON電流-OFF電流 知· f生較未貫施預接雜之例子有所改善。 圖4B係顯示核心區塊1〇2之-⑽電晶體之⑽電流—〇叮 槔^特性，此特性亦顯示處進行預摻雜之例子較未進行預 二亦之例子有所改善。如圖4A與4B所示，ON電流-〇FF電治 :性中依據預摻雜步驟之存在所造成之差異二= 中車乂在nMOS電晶體中不顯著，但此差豆 次之離子植入之後活化退火製程中增加。 倘若從設有氮氧化矽膜n 4 二電晶體11 2之CV( 電容 電壓）特 的具有薄閘極絕緣膜之第 性將電容值轉換成氧化矽 五 發明說明（9) 埃），如&圖1八所%亍§電而壓/7 —1,2 V時膜厚度為2.64 nm(26.4 埃)，此改變=著：i進=雜r]子為2.一 有進行預接雜時厚度曰為 =Γη=5，=例中同樣地，# 預摻雜時厚度為2. 65 ^ 矢），而較當未進行 偏若從問極絕緣膜由有所改善。 晶體ill之CV特性將匕矽膜113所組成的第-電 進行預摻雜之例子中厚度為4 5 °圖6A所V，此對於未 善。圖μ係顯示當電壓為+" vm)而言有所改 晶體之CV特性，在此例中同俨 ^ &塊101之nMOS電 度為4.25 nm(42.5埃），此對取於未進%有進^預摻雜時膜厚 度為4. 39 nm(43· 9埃）而言有所改善雜之例子中厚 缘膜！此，如圖6所示，cv特性之曲線藉由在閘極絕 2 ==至所的第一電晶體⑴中預摻雜而 Λ夕初 π閥電壓移動至低電位側。 此移動之發生係因為第一雷晶駚彳 氧化㈣U，且如圖7所示，問極極絕緣膜為 極區域之離子植人後的退火製程中擴散wm: 迢區域120。 ^丞扳115之通
本發明之發明人已發現閘極丨丨6已被 晶體m之ΟΝ/OFF電流特性較未進行預隹心子J 如圖8所示。 心例千更延，
五 發明說明 (10) 第二電晶體之閘極絕緣膜 以活化的退火製程時雜質 ’於圖案化由多晶石夕所組 保了雜質植入足夠並防止 【發明概述】 因而，本發明+ 之半導舻拄舰 月之一目的在於提供一種且右4 干¥體積體電路奘 里/、有改 所細士 a 展置之製造方法，苴中目士 坏、、且成的閘極 /、T具有由 氣气儿 巴緣勝之PMOS結構之第一带曰 田 乳乳化矽膜所組成 包日日體係 安置在一起， 甲1和、、、巴、、、彖膜之PM0S結構之 A、t + 乳化矽膜係較該氧化矽膜薄 化矽膜上的夕：：：則述目的，在成長於氧化矽/ 曰石々思、士 $ 矽層被圖案化成閘極之前，雜析j 日日矽層中將形成第二電 # &貝4 S , π ^ ^ θθ 私日日聪之位置處。然後圖宰/ ； 形成閘極，並且雜質植入閘極與矽Α柘^ 極-汲極區域。 、y丞扳中{ 藉者採用此方式，在 氮氧化矽膜防止了由於用 所造成的特性劣化。再者 極之前與之後植入雜質確 空乏之特性劣化。 另一方面，使用在第一電晶體中厚氧化矽膜於 緣版限制了哥命期望值之由於N B T I所造成的下降， 作於高電壓亦然。最後，因為過多的雜質並未植入 矽所組成的閘極中，所以雜質不會於用以活化的退 時穿透閘極絕緣膜而擴散至矽基板，因此可防止由 擴散所造成的特性劣化。 本發明之前述與其他目的、特徵、 卜的特性 L化矽膜 f具有由 -電晶體 與氮氧 植入多 多晶梦 形成源 中使用 之擴散 成的閘 了由於 閘極絕 儘管操 由多晶 火製程 於雜質 以及優點將因下文 516185 五、發明說明（11) 附有圖示之關於本發明較佳實施例之說明而更明顯。 【較佳實施例之詳細說明】 么么爹fe、圖9况明本發明半導體積體電路裝置之製造方 法。 〜關先則技藝半導體積體電路裝置之前述製造方法 同等=私 本發明之實施例使用相同名稱與參考符號並 省略其評細說明。 制Ϊ T S ΐ例半導體積體電路裝置之製造方法中，同樣 地衣以人j技蟄相同構成的半導體積體電路裝置1 0 0。 ϊ:狀i二猎击著本實施例之製造方法所製造的半導體積體 朽Π 6衣之嗜所旦之部分製造步驟不同’第一電晶體1 1 1之問 貝置約為第二電晶體U2之一半，且植入第一電 晶體111之閘極11 β φ沾rH0私7 , 中的朋_子不會於退火製程時擴散至矽 基板115之通這區域丨2〇。 製造=實ί::勻技藝半導體積體電路裝置之 i 1 3於η型石夕基板i i 5 厚度約為5 · 0 n m的氧化石夕膜 .^ . . ^ ^ 之正個表面上，隨後從第二電晶體11 2 之形成，置上移除氧化矽膜113。 115之接第者一成雷長曰厚度約為2· 0 nm的氮氧化矽膜114於矽基板 戶干夢一由二Γ2的形成位置之表面上，並且如圖9⑷ 的多'曰‘法成長膜厚度約為150㈣之將變成閘極 ^ 層33於氧切膜113與氮氧切膜m之表面
第15頁 516185 五、發明說明（12) " ' --- 下一步驟係預摻雜硼離子於多晶矽層1 33中。在本實 施例中，光阻135形成於第—電晶體m之形成位置，如圖 9(b)所示，隨後氮氧化矽膜114上藉由光阻135所暴露的多 日日矽層133在3 keV與4χΐ〇ΐ5 atms/cm2的條件下受到硼植 入° 在完成預摻雜之後，移除光阻135且藉由光微影蝕刻 技術圖案化多晶矽層133成一預定的形狀，如圖g(d)所 示，以形成第一電晶體U1之閘極116與第二電晶體u 2 閘極116’ 。 繼而，如同先前技藝半導體積體電路裝置之製造方 法，硼離子均勻植入閘極116與116，以及矽基板u<5之延伸 區域119中、形成侧壁117、並且硼離子在相同於預摻雜之 條件下植入閘極116與η 6，以及侧壁117之外側。然後藉由 退火製程活化硼離子，以形成源極—汲極區域丨丨8於矽基板 11 5 中。 如同先前技藝之方& ’前述本實施例半導體積體電路 衣置之製造方法之說明允許植入一足夠量的雜質於第二電 晶體112之閘極116’中，因而可防止特性劣化由閘極丨^^^ 之空乏所造成的，進而更允許於低電壓下極佳的高速操 -- 帀一包日日，胆w从乳亿矽膜114所組成的間 極絕緣膜防止植入閘極丨丨6’中的硼離子在離子植入之後所 進行的用以活化源極-汲極區域的退火製程中擴散至通道 區域1 2 0，因而防止從此擴散導致的特性劣化。 k
516185 五、 11 子 擴 的 極 操 有 而 定 膜 化 電 定 各 植 此 之 發明說明（13) 相較於先前技藝，並無過多的雜質植入第一電晶艨 1之閘極116中，因而已植入閘拯116的硼離子不會於離 植入後之應用至源極-汲極區域之活化用的退火製稃中 散至矽基板1 15之通道區域丨2〇，因此防止由擴散所造成 特性劣化。 再者，第一電晶體in之由厚氧化矽膜113所構成的閘 絕緣膜限制了由NBTI所造成的壽命期望值之劣化，儘管 作於高電壓下亦然。 之閘極11 6之空乏，但具 一般操作於高電壓，因 劣化之影響不會產生特 雖然無法防止第一電晶體n j 厚閘極絕緣膜的第一電晶體1 1 1 由閘極1 1 6之空乏所造成的特性 問題。 此外，雖然無法防止由氮童
^ f - t 1 2 . , NBTI ’但具有薄閘極絕緣膜的第二電晶體：j :值之泌 壓，因而由NBT I所造成的壽命期=佶 般刼作於低 問題。 〕可〒期望值之劣化不會產生特 本發明不僅限於 種修改。舉例而言，雖然前：：：明之範圍内允詞 入的雜質之例子，但亦可按 用硼離子作為招 雖然已經使用具體項===離子（叫）。 等說明僅供例示之用，應睁 =之較佳實施例，隹 精神與範圍進行更改與變動。 场離申#專利範匱 M6185 圖式 簡單說明 [ 圖 示之簡單說明】 圖1係顯示先前 之 — 例子之平面圖； 圖2係顯示先前 剖 面 j 圖係”、、S不先可技藝半導體積體電路裝置之構成之側 圖3 (a )〜（j)传号 , 造方法之程库 制頌不先前技藝半導體積體電路裝置之製 壬斤之4程表； 衣 圖4A〜B係顯示# : 一 用與不使用預換 圖1所示的核心區塊之MOS電晶體中使 圖5A〜B係所導致的0N/0FF電流特性之變化； 用與不使用預於、不在圖1所示的核心區塊之M0S電晶體中使 圖6A〜B係C致的CV特性之變化； 用與不使用預摻=圖1所示的1/0區塊之M〇S電晶體中使 圖7係顯示由7Λ致Λϋν特性之變化； 意圖； Τ貝牙透第一電晶體之閘極絕緣膜之示 圖8係顯示名同一 不使用預摻雜上所示的1/〇區塊之M〇S電晶體中使用與 圖9(a)〜（cH尨％ 电机特性之變化；以及 方法之製程表。 本發明半導體積體電路裝置之製造 【符號說明】 10:半導體積體電路 101 I/O區塊 1 〇 2核心區塊 第18頁 516185 圖式簡單說明 103 S R A Μ區塊 104 1¾速遞輯區塊 105 低速邏輯區塊 111 第一電晶體 112 第二電晶體 113 氧化矽膜 114 氮氧化矽膜 115 矽基板 116 閘極 116, 閘極 117 侧壁 118 源極_ >及極區域 119 延伸區域 120 通道區域 132 光阻 133 多晶矽層 134 光阻 135 光阻
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Claims (1)

  1. 516185 六、申請專利範圍 1. 一種半導體積體電路裝置之製造方法，於該半導體 積體電路裝置中有一第一 pMOS電晶體與一第二pMOS電晶體 安置在一起，該第一pMOS電晶體具有由一氧化矽膜所組成 的一閘極絕緣膜，而該第二pMOS電晶體具有由較該氧化矽 膜為薄的一氮氧化矽膜所組成的一閘極絕緣膜，該製造方 法包含下列步驟： 將待變成該第一pMOS電晶體與該第二pMOS電晶體之該 閘極的一多晶矽層形成於該氧化矽膜和該氮氧化矽膜之表 面上； 植入一預定量的雜質於該多晶矽層之並非該第一pMOS 電晶體之形成位置之部份； 圖案化該多晶矽層成該閘極之形狀；以及 植入一預定量的雜質於已經歷圖案化的該多晶矽層和 一矽基板之待變成該第一pMOS電晶體與該第二pMOS電晶體 之源極-没極區域的區域中。 2. 如申請專利範圍第1項之半導體積體電路裝置之製 造方法，其中該雜質主要為硼離子。
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