KR20020042487A - 반도체 집적회로 장치의 제조 방법 - Google Patents

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오노아쯔끼
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

산화 실리콘막으로 이루어진 게이트 절연막을 가진 제1 pMOS 트랜지스터가, 산화 실리콘막보다 더 얇은 산질화 실리콘막으로 이루어진 게이트 절연막을 가진 제2 pMOS 트랜지스터와 함께 탑재된 반도체 집적회로 장치의 제조 방법에 있어서, 폴리실리콘층을 게이트 전극으로 패터닝하기 전에, 산화 실리콘막 및 산질화 실리콘막의 표면에 성장된 폴리실리콘층 내의, 제2 pMOS 트랜지스터의 형성 위치에만 미리 불순물을 주입한다. 그 후, 폴리실리콘층을 패터닝하여 게이트 전극을 형성한 다음에, 이 게이트 전극 및 실리콘 기판에 각각 불순물을 주입하여 소스-드레인 영역을 형성한다.

Description

반도체 집적회로 장치의 제조 방법{FABRICATION METHOD FOR A SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은, 산질화 실리콘막으로 이루어진 게이트 절연막을 가진 p채널 MOS 트랜지스터(이하, pMOS라 함)가, 산질화 실리콘막보다 더 두꺼운 산화 실리콘으로 이루어진 게이트 절연막을 갖는 pMOS 트랜지스터와 함께 탑재된 반도체 집적회로 장치의 제조 방법에 관한 것이다.
반도체 집적회로 장치는 현재 다양한 용도로 이용되고 있고, 이들 반도체 집적회로 장치를 제조하기 위한 다양한 제조 방법이 제안되어 있다. 이하에서 설명되는 절차는 이러한 반도체 집적회로 장치상에 MOS 구조의 트랜지스터 소자를 형성하는 종래의 공지된 전형적인 기술이다.
먼저 실리콘 기판의 표면을 열 산화시켜 게이트 절연막을 성장시키고, 이 표면위에, 게이트 전극을 형성하는 폴리실리콘층을 CVD법에 의해 형성한다. 다음에 이 폴리실리콘층 위에 포토레지스트를 형성하고, 포토리소그래피에 의해 이 포토레지스트를 원하는 형상으로 패터닝하고, 폴리실리콘층을 에칭 제거하여 게이트 전극을 형성한다.
그 후, 열 CVD법에 의해 산화막을 실리콘 기판상에 성장시키고 게이트 전극을 덮도록 하는, 건식 에칭법을 이용하는 에치백 공정에 의해 게이트 전극의 측면에 사이드월을 형성한다.
그 후, 사이드월 및 게이트 전극을 마스크로서 이용하여 소정의 조건하에 게이트 전극 및 실리콘 기판에 불순물을 주입한다. 그 후 주입된 불순물 이온을 어닐링 처리에 의해 활성화시켜 실리콘 기판에 소스-드레인 영역을 형성하고, 이에 의해 MOS 트랜지스터를 완성시킨다.
전술한 바와 같은, 전형적인 제조 방법으로 형성된 MOS 트랜지스터에서, 불순물 이온의 확산이 게이트 전극에서는 깊어야 하는 반면, 소스-드레인영역에서는 불순물 이온의 확산이 얕아야 한다.
소스-드레인 영역에서 불술물 이온의 확산 깊이가 우선하면, 게이트 전극에서의 확산 깊이가 불충분해지고, 게이트 전극이 공핍화하여, MOS 트랜지스터의 특성이 열화한다. 특히, pMOS 트랜지스터의 소스-드레인 영역에 주입된 불순물인 붕소(B)는, nMOS 트랜지스터의 소스-드레인 영역에 주입된 불순물인 비소(As)나 인(P)보다 고용도가 낮으므로, 전술한 게이트 전극의 공핍화가 현저해진다.
게이트 전극의 공핍화를 방지하기 위하여, 패터닝하기 전에 게이트 전극으로 되는 폴리실리콘층에 불순물을 주입하는 기술(이하, "프리-도핑(pre-doping)"이라 함)이, 예컨대, "High Performance Transistors with State-of-the-Art CMOS Technologies" (Seungheon Song, et al., IEDM 99, p. 427)에 제안되어 있다.
이와 같이 불순물을 프리-도핑한 후에 폴리실리콘층을 패터닝함으로써, 게이트 전극의 공핍화를 방지할 수 있다.
그러나, 전술한 바와 같이 소스-드레인 영역을 형성하기 위해 실리콘 기판에 불순물을 주입할 때, 게이트 전극으로 되는 폴리실리콘층에 동일한 불순물이 동시에 주입된다. 그러므로, 전술한 프리-도핑을 폴리실리콘층에 실행하면 폴리실리콘층의 불순물양이 과잉으로 되고, 그 결과, 어닐링 처리에서 확산된 불술물 이온이 폴리실리콘층으로부터 게이트 절연막을 관통하여, 실리콘 기판에까지 도달한다. 이것은 pMOS 트랜지스터를 형성하기 위해 불순물 이온으로서 붕소를 사용할 때에 특히 현저하고, 임계 전압의 변동과 같은 현상과 MOS 트랜지스터의 특성의 열화의 원인이 된다.
실리콘 기판까지 붕소가 관통하여 확산하는 것을 방지하기 위하여 게이트 절연막을 산화 실리콘 대신에 산질화 실리콘으로 형성하는 기술이 개발되었다. 그러나, pMOS 트랜지스터의 게이트 절연막을 산질화 실리콘으로 형성하면 NBTI(negative bias temperature instability)의 문제가 발생한다.
NBTI는, pMOS 트랜지스터에 음의 바이어스 전압을 인가할 때에 게이트 전극과 게이트 절연막 사이의 계면에 주입되는 정공의 에너지때문에 실리콘 원자를 종단하고 있는 수소가 양의 전하를 갖는 수소이온으로 되고, 이 수소이온이 질소 원자에 의해 트랩되어 양의 고정 전하로 되어, 임계전압을 상승시키는 원치 않는 결과를 가져오는 현상이다. 이에 대해서는, 예컨대, "NBTI enhancement by nitrogen incorporation into ultra-thin gate oxide for 0.10 ㎛ gate CMOS generation"(N. Kimizuka, et al., 2000 Symposium on VLSI Technology Digest of Technical Papers)에 상세히 기술되어 있다.
즉, pMOS 트랜지스터를 형성할 때에 게이트 전극의 공핍화에 의해 야기되는 특성열화를 방지하기 위해 프리-도핑을 실행하면, 게이트 절연막을 산화 실리콘으로부터 형성하여 붕소의 관통에 의해 야기되는 특성 열화를 허용하든가, 게이트 절연막을 산질화 실리콘으로부터 형성하여 NBTI에 의해 야기되는 수명 열화를 허용하든가의 선택을 하여야 한다.
그러나, 최근의 반도체 집적회로 장치는, CPU, 논리회로, 및 기억 장치의 간단한 기능만을 갖는 장치로부터, 이들 기능이 모두 시스템을 구성하는 단일 칩상에 탑재된 시스템 온칩 장치로 진행하고 있다.
이러한 반도체 집적회로 장치에서는 각 기능마다 상이한 성능이 요구되므로, 각각이 상이한 전원 전압에서 동작하는 복수의 종류의 트랜지스터 소자가 함께 탑재된다. 예컨대, 어떤 구성은, 외부에서 공급되는 전원 전압을 강압하는 강압회로를 포함하는 I/O 회로부, 및 I/O 회로부에서 생성된 저 전압으로 동작하는 논리회로부를 포함한다.
I/O 회로부는 외부에서 공급되는 고 전압의 직류 전원 전압에 의해 동작하므로, 게이트 누설 전류를 감소시킬 목적으로 MOS 트랜지스터의 게이트 절연막이 두껍게 형성된다. 한편, 논리회로부는 I/O 회로부로부터 공급되는 저 전압에 의해 동작하므로, MOS 트랜지스터의 게이트 절연막은 얇다.
pMOS 트랜지스터에서는, 높은 동작 전압으로 인하여 일반적으로 NBTI에 기인한 수명 열화가 더 현저하다. I/O 회로부와 논리회로부가 함께 탑재된 반도체 집적회로 장치에서, 고 전압에서 동작하는 I/O 회로부의 MOS 트랜지스터는 수명 열화를 경감하기 위하여 두꺼운 산화 실리콘막의 게이트 절연막을 사용하고, 저 전압에서 동작하는 논리 회로부의 MOS 트랜지스터는 특성 열화를 경감하기 위하여 얇은산질화 실리콘막의 게이트 절연막을 사용한다.
이하, 도 1 내지 도 8을 참조하여, 전술한 바와 같은 I/O 회로부와 논리 회로부를 갖는 반도체 집적회로 장치를 제조하는 종래의 방법에 대해 설명하기로 한다.
도 1에 도시된 바와 같이, 반도체 집적회로 장치(100)는 고 전압에서 동작하는 I/O 블록(101)과 저 전압에서 동작하는 코어부(102)를 갖는 구성이다. 코어부(102)는, 기억장치인 SRAM 블록(103), 고속으로 동작하는 논리 회로인 고속 논리블록(104), 및 저속으로 동작하는 논리 회로인 저속 논리 블록(105)을 포함하는 구성이다.
도 2에 도시된 바와 같이, I/O 블록(101)의 pMOS 트랜지스터인 제1 트랜지스터(111)에는 두꺼운 게이트 절연막인 산화 실리콘막(113)이 제공되고, 코어부(12)의 pMOS 트랜지스터인 제2 트랜지스터(112)에는 얇은 게이트 절연막인 산질화 실리콘막(114)이 제공된다.
제1 트랜지스터(111) 및 제2 트랜지스터(112)는, 우선 n형 실리콘 기판(115)의 표면에 산화 실리콘막(113) 또는 산질화 실리콘막(114)이 형성되고, 그 위에 게이트 전극(116)을 형성하는 폴리실리콘층이 적층된 구성이다. 그 후 산화 실리콘막(113)과 게이트 전극(116)의 측면, 및 산질화 실리콘막(114)과 게이트 전극(116)의 측면에 사이드월(117)이 형성된다.
소스-드레인 영역(118)은 사이드월(117)의 외측에 위치한 실리콘 기판(115)의 표면층에 형성되고, 익스텐션 영역(119)은 소스-드레인 영역(118)과 익스텐션영역(119) 사이에 놓인 채널영역(120)을 통해 소스-드레인 영역(118)의 내측에 위치한 실리콘 기판(115)의 표면층에 형성된다.
제 1 트랜지스터(111) 및 제 2 트랜지스터(112)의 일례로서 이 제안에 관련된 pMOS 트랜지스터만이 예시되어 있기 때문에 n형 반도체가 실리콘 기판(115)에서 이용되지만, 여기서 언급된 n형 실리콘 기판(115)은 p형 실리콘 기판내에 형성된 n-웰 영역이어도 된다.
전술한 바와 같이, 코어부(102)는 각각이 다양한 기능을 수행하는 복수의 블록으로 구성되고, 이들 블록의 각각에 포함된 MOS 트랜지스터의 게이트 절연막의 막두께는 그에 따라 달라도 된다.
그러나, I/O 블록(101)의 pMOS 트랜지스터의 게이트 절연막은 코어부(102)의 임의의 블록의 pMOS 트랜지스터의 게이트 절연막보다 더 두껍게 형성된다.
다음으로, 전술한 산화 실리콘막으로 이루어진 게이트 절연막을 갖는 제1 트랜지스터(111)가, 산질화 실리콘막으로 이루어진 게이트 절연막을 갖는 제2 트랜지스터(112)와 함께 탑재된 반도체 집적회로 장치(100)를 제조하는 종래의 방법에 관하여 설명하기로 한다.
먼저, 도 3a에 도시된 바와 같이, n형 실리콘 기판(115)의 소정의 위치에 공지된 방법을 이용하여 STI(Shallow Trench Isolation)를 형성하여 각 트랜지스터를 분리하기 위한 소자 분리 영역을 형성하고, 이어서, 도 3b에 도시된 바와 같이, 실리콘 기판(115)의 전체 표면에 막 두께가 대략 5.0nm 정도의 산화 실리콘막(113)을 성장시킨다.
다음에, 도 3c에 도시된 바와 같이, 제1 트랜지스터(111)가 형성되는 위치에 있는 산화 실리콘막(113)의 상면에 포토레지스트(132)를 형성하고, 포토레지스트(132)로부터 노출된 제2 트랜지스터(112)가 형성되는 위치에 있는 산화 실리콘막(113)을 습식 에칭에 의해 제거한다.
따라서 산화 실리콘막(113)은 제1 트랜지스터(111)의 위치에만 잔존하고, 그 표면에서 포토레지스트(132)를 제거한 후에, 도 3d에 도시된 바와 같이, 질소(N2)와 산소(O2)의 혼합 분위기에서 실리콘 기판(115)의 전체 표면을 열적 산질화시킴으로써, 제2 트랜지스터(112)의 형성 위치에서 대략 2.0nm 정도의 두께로 실리콘 기판(115)의 표면에 산화 실리콘막(113) 보다 더 얇은 산질화 실리콘막(114)을 성장시킨다.
이 질소(N2)와 산소(O2)는 산화 실리콘막(113)에도 작용하지만, 산화 실리콘막(113)은 이미 산화되어 있고 산질화에 의해 전혀 영향받지 않는다. 또한, 두꺼운 산화 실리콘막(113)은 대부분 이들 가스에 의해 관통되지 않으므로, 산질화 실리콘층은 산화 실리콘막(113) 아래에 형성되지 않는다.
도 3e에 도시된 바와 같이, 제1 트랜지스터(111) 및 제2 트랜지스터(112)의 게이트 전극(116)으로 되는 폴리실리콘층(133)은 CVD 법에 의해 대략 150nm 정도의 막 두께로 산화 실리콘막(113) 및 산질화 실리콘막(114)의 표면에 성장된다.
그 후, 도 3f에 도시된 바와 같이, P형 불순물 이온이 I/I(Ion Implantation)에 의해 폴리실리콘층(133)에 프리-도핑된다.
이 예에서 pMOS 트랜지스터는 제1 트랜지스터(111) 및 제2 트랜지스터(112)로서 형성되므로, 붕소 이온은 3keV 및 4×1015atms/㎠의 조건하에서 주입된다. nMOS 트랜지스터(도시되지 않음)가 형성되면, 인 이온과 같은 불순물 이온은 10keV 및 4×1015atms/㎠의 조건하에서 주입된다.
프리-도핑의 완료후, 포토레지스트(134)가 폴리실리콘층(133)의 표면에 형성되고, 도 3g에 도시된 바와 같이, 포토레지스트(134)가 포토리소그래피에 의해 패터닝된 후에 폴리실리콘층(133)이 소정의 형상을 남기도록 에칭에 의해 제거되고 제1 트랜지스터(111) 및 제2 트랜지스터(112)의 각각의 게이트 전극(116)을 형성한다. 게이트 전극(116)은, 예컨대 제1 트랜지스터(111)에 대해 0.25㎛, 제2 트랜지스터(112)에 대해 0.1㎛의 게이트 길이로 형성된다.
다음에, 도 3h에 도시된 바와 같이, 포토레지스트(134)가 제거되고 붕소 이온은 게이트 전극(116) 및 실리콘 기판(115)의 익스텐션 영역(119)에 주입되고, 그 다음에 도 3i에 도시된 바와 같이 게이트 전극(116)의 측면에 사이드월(117)이 형성된다.
그 후, 도 3j에 도시된 바와 같이, 프리-도핑에서 채용된 것과 동일한 조건하에서, 게이트 전극(116)과, 제1 트랜지스터(111) 및 제2 트랜지스터(112)의 소스-드레인 영역(118)을 형성하는 사이드월(117)의 외측으로 붕소 이온이 주입된다.
마지막으로, 주입된 붕소 이온은 어닐링 처리에 의해 활성화되어 실리콘 기판(115)에 소스-드레인 영역(118)을 형성하고, 이에 의해 제1 트랜지스터(111) 및 제2 트랜지스터(112) 각각을 완성시킨다.
이와 같이 형성된 제1 트랜지스터(111) 및 제2 트랜지스터(112)에서, 소스-드레인 영역(118)으로 붕소 이온이 단 1회만 주입되므로 확산 심도를 얇게 할 수 있고, 게이트 전극(116)으로는 붕소 이온이 2회 주입되므로 확산 심도를 깊게 할 수 있다.
또한, 제1 트랜지스터(111)에는 게이트 절연막이 두꺼운 산화 실리콘막(113)이 제공되므로, 고 전압이 인가되어도 트랜지스터의 수명이 손상되지 않는다. 마찬가지로, 제2 트랜지스터(112)에는 게이트 절연막이 얇은 산질화 실리콘막(114)이 제공되므로, 트랜지스터는 저 전압에서도 우수한 특성을 갖고 고속으로 동작가능하다.
도 4a에 도시된 바와 같이, 게이트 전극(116)이 프리-도핑된 코어 블록(102)의 제2 트랜지스터(112)의 온 전류-오프 전류 특성이 프리-도핑되지 않은 경우에 비해 개선된다는 것이 본 발명의 발명자에 의해 확인되었다.
도 4b는 코어 블록(102)의 nMOS 트랜지스터의 온 전류-오프 전류 특성을 도시하고, 이 특성도 프리-도핑한 경우가 프리-도핑하지 않은 경우에 비해 개선된 것을 보여준다. 도 4a 및 4b에 도시된 바와 같이, 프리-도핑 단계의 존재에 따른 온 전류-오프 전류 특성의 차이는 nMOS 트랜지스터에서보다 pMOS 트랜지스터에서 미소하지만, 이 차이는 소스-드레인 영역의 이온 주입 다음의 활성화 어닐링 처리에서 확대되는 경향이 있다.
게이트 절연막이 얇은 산질화 실리콘막(114)에 제공된 제2 트랜지스터(112)의 CV(Capacitance Voltage) 특성으로부터, 그 커패시턴스가 산화 실리콘막의 막두께로 환산되면, 도 5a에 도시된 바와 같이, 전압이 -1.2V일 때에 막두께는 2.64nm(26.4 Å)이고, 이것은 프리-도핑하지 않은 경우의 2.70nm(27 Å)에 비해 개선되었음을 나타낸다. 도 5b는 전압이 +1.2V일 때에 코어 블록(102)의 nMOS 트랜지스터의 CV 특성을 나타내고, 이 경우에도, 프리-도핑한 때의 두께는 2.51nm(25.1 Å)이고, 프리-도핑하지 않은 경우의 2.65nm(26.5 Å)에 비해 개선되어 있다.
두꺼운 산화 실리콘막(113)으로 이루어진 게이트 절연막을 가진 제1 트랜지스터(111)의 CV 특성으로부터 커패시턴스가 막두께로 환산되면, 도 6a에 도시된 바와 같이, 전압이 -1.2V인 때에 막두께는 4.48nm(44.8 Å)이고, 이것은 프리-도핑하지 않은 경우의 4.59nm(45.9 Å)에 비해 개선되어 있다. 도 6b는 전압이 +1.2V인 때의 I/O 블록(101)의 nMOS 트랜지스터의 CV 특성을 나타낸다. 이 경우에도, 프리-도핑한 경우에 막두께는 4.25nm(42.5 Å)이고, 이것은 프리-도핑하지 않은 경우의 4.39nm(43.9 Å)에 비해 개선되어 있다.
그럼에도 불구하고, 도 6에 도시된 바와 같이, 두꺼운 산화 실리콘막(113)으로 이루어진 게이트 절연막을 가진 제1 트랜지스터(111)에서 프리-도핑에 의해 CV 특성의 곡선이 변위되고, 임계전압은 저 전위측으로 변위된다.
이 변위는 제1 트랜지스터(111)의 게이트 절연막이 산화 실리콘막(113)이기 때문에 일어나고, 따라서, 도 7에 도시된 바와 같이, 게이트 전극(116)의 붕소가 소스-드레인 영역의 이온 주입 후의 어닐링 처리에서 실리콘 기판(115)의 채널 영역(120)까지 확산한다고 가정된다.
본 발명의 발명자는, 게이트 전극(116)이 프리-도핑된 제1 트랜지스터(111)의 온/오프 전류특성이, 도 8에 도시된 바와 같이, 프리-도핑하지 않은 경우보다 더 악화된 것을 확인하였다.
따라서, 본 발명의 목적은, 산화 실리콘막으로 이루어진 게이트 절연막을 가진 pMOS 구조의 제1 트랜지스터가, 이 산화 실리콘막보다 더 얇은 산질화 실리콘막으로 이루어진 게이트 절연막을 가진 pMOS 구조의 제2 트랜지스터가 함께 탑재된 향상된 특성을 갖는 반도체 집적회로 장치를 제조하기 위한 제조 방법을 제공하는 것이다.
도 1은 종래 기술의 반도체 집적회로 장치의 회로의 레이아웃의 일례를 도시한 평면도.
도 2는 종래 기술의 반도체 집적회로 장치의 구조를 도시한 측단면도.
도 3은 종래 기술의 반도체 집적회로 장치의 제조 방법의 절차를 도시한 공정도.
도 4는 도 1에 도시된 코어 블록의 MOS 트랜지스터에서의 프리-도핑의 사용유무에 따른 온/오프 전류 특성의 변화를 도시한 그래프.
도 5는 도 1에 도시된 코어 블록의 MOS 트랜지스터에서의 프리-도핑의 사용유무에 따른 CV 특성의 변화를 도시한 그래프.
도 6은 도 1에 도시된 I/O 블록의 MOS 트랜지스터에서의 프리-도핑의 사용유무에 따른 CV 특성의 변화를 도시한 그래프.
도 7은 제1 트랜지스터에서 불순물이 게이트 절연막을 관통하는 것을 도시한 개략도.
도 8은 도 1에 도시된 I/O 블록의 MOS 트랜지스터에서의 프리-도핑의 사용유무에 따른 온/오프 전류특성의 변화를 도시한 그래프.
도 9는 본 발명의 반도체 집적회로 장치의 제조 방법의 절차를 도시한 공정도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 집적회로 장치
101 : I/O 블록
102 : 코어부
103 : SRAM 블록
104 : 고속 논리 블록
105 : 저속 논리 블록
111 : 제1 트랜지스터
112 : 제2 트랜지스터
113 : 산화 실리콘막
114 : 산질화 실리콘막
115 : n형 실리콘 기판
116 : 게이트 전극
117 : 사이드월
118 : 소스-드레인 영역
119 : 익스텐션 영역
120 : 채널영역
132, 134, 135 : 포토레지스트
133 : 폴리실리콘층
상기 목적을 달성하기 위해, 본 발명에서는, 산화 실리콘막 및 산질화 실리콘막 위에 성장된 폴리실리콘층을 게이트 전극으로 패터닝하기 전에 제2 트랜지스터가 형성되는 폴리실리콘층의 위치에만 불순물을 주입한다. 그 후, 이 폴리실리콘층을 패터닝하여 게이트 전극을 형성하고, 이 게이트 전극 및 실리콘 기판의 각각에 불순물을 주입하여 소스-드레인 영역을 형성한다.
이와 같은 접근법을 채택함으로써, 제2 트랜지스터의 게이트 절연막에 산질화 실리콘막이 사용되므로, 활성화를 위한 어닐링 처리시의 불순물 확산에 의한 특성 열화가 방지된다. 또한, 폴리실리콘으로 이루어진 게이트 전극으로 패터닝하기 전 및 패터닝한 후에 불순물이 주입되므로, 불순물이 충분히 주입되어 공핍화에 의한 특성열화가 방지된다.
한편, 제1 트랜지스터에서의 게이트 절연막에 두꺼운 산화 실리콘막을 사용하므로, 고 전압에서 동작시켜도 NBTI에 의한 수명 열화가 억제된다. 마지막으로, 폴리실리콘으로 이루어진 게이트 전극에 불순물이 과잉으로 주입되지 않으므로, 활성화를 위한 어닐링 처리시에 불순물이 게이트 절연막을 관통하여 실리콘 기판까지 확산하지 않아, 불순물 확산에 의한 특성 열화가 방지될 수 있다.
전술한 바 및 그밖의 본 발명의 목적, 특징, 및 장점은, 본 발명의 바람직한 실시예를 도시하는 첨부도면에 기초한 다음의 상세한 설명으로부터 명백해질 것이다.
[실시예]
도 9를 참조하여, 본 발명의 반도체 집적회로 장치의 제조 방법을 설명하기로 한다.
종래 기술의 반도체 집적회로 장치에 대해 앞서 설명한 제조 방법과 동일한 절차에 대해서는, 본 발명의 실시예에 동일한 명칭과 부재번호를 사용하여 상세한 설명은 생략한다.
본 실시예의 반도체 집적회로 장치의 제조 방법에서도, 종래 기술과 동일한 구조의 반도체 집적회로 장치(100)가 제조된다. 그러나, 그 제조 공정이 부분적으로 다르기 때문에, 본 실시예의 제조 방법으로 제조된 반도체 집적회로 장치(100)에서는, 제1 트랜지스터(111)의 게이트 전극(116)의 불순물량이 제2 트랜지스터(112)의 대략 절반이고, 제1 트랜지스터(111)의 게이트 전극(116)에 주입된 붕소 이온이 어닐링 처리시에 실리콘 기판(115)의 채널 영역(120)까지 확산하지 않는다.
본 실시예에서는, 종래의 반도체 집적회로 장치의 제조 방법과 마찬가지로, n형 실리콘 기판(115)의 전체 표면에 막두께 5.0nm 정도로 산화 실리콘막(113)을 먼저 균일하게 성장시킨 다음에, 제2 트랜지스터(112)의 형성 위치로부터 산화 실리콘막(113)을 제거한다.
다음에, 실리콘 기판(115) 표면의 제2 트랜지스터(112)의 형성 위치에 막두께 2.0nm 정도의 산질화 실리콘막(114)을 성장시키고, 도 9a에 도시된 바와 같이, 게이트 전극으로 되는 폴리실리콘층(133)을 산화 실리콘막(113)과 산질화 실리콘막(114)의 표면에 CVD 법에 의해 막두께 150nm 정도로 형성한다.
다음 단계는 폴리실리콘층(133)에 붕소 이온을 프리-도핑하는 단계이다. 본 실시예에서는, 도 9b에 도시된 바와 같이, 제1 트랜지스터(111)의 형성 위치에 포토레지스트(135)를 형성한 다음에, 포토레지스트(135)에 의해 노출된 상태인 산질화 실리콘막(114) 위의 폴리실리콘층(133)에 3keV, 4×1015atms/㎠의 조건하에서 붕소를 주입한다.
프리-도핑이 완료된 후, 포토레지스트(135)를 제거하고, 도 9d에 도시된 바와 같이, 포토리소그래피에 의해 폴리실리콘층(133)을 소정의 형상으로 패터닝하여, 제1 트랜지스터(111)의 게이트 전극(116) 및 제2 트랜지스터(112)의 게이트 전극(116')을 형성한다.
이하, 종래의 반도체 집적회로 장치의 제조 방법과 마찬가지로, 게이트 전극(116, 116') 및 실리콘 기판(115)의 익스텐션 영역(119)에 붕소 이온을 균일하게 주입하고, 사이드월(117)을 형성하며, 게이트 전극(116, 116')과 사이드월(117)의 외측에 프리-도핑에서와 동일한 조건하에서 붕소 이온을 주입한다. 그 후, 어닐링 처리에 의해 붕소 이온을 활성화시켜 실리콘 기판(115)에 소스-드레인 영역(118)을 형성한다.
종래의 방법과 마찬가지로, 전술한 본 실시예의 반도체 집적회로 장치의 제조 방법에 따르면, 제2 트랜지스터(112)에서 게이트 전극(116')에 충분한 양의 불순물이 주입되므로, 게이트 전극(116')의 공핍화에 의한 특성열화를 방지할 수 있고, 저 전압에서도 양호하게 고속 동작시킬 수 있다.
또한, 제2 트랜지스터(112)의 게이트 절연막이 산질화 실리콘막(114)으로 구성되므로, 게이트 전극(116')에 주입된 붕소 이온이, 이온 주입후의 소스-드레인 영역의 활성화를 위한 어닐링 처리시에 채널영역(120)으로 확산할 수 없고, 따라서 이러한 확산에 따른 특성 열화도 방지된다.
종래 기술에 비해, 제1 트랜지스터(111)의 게이트 전극(116)에 과잉의 불순물이 주입되지 않으므로, 게이트 전극(116)에 주입된 붕소 이온은, 이온주입 후에 소스-드레인 영역에 적용된 활성화를 위한 어닐링 처리시에 실리콘 기판(115)의 채널영역(120)까지 확산하지 않아, 확산에 의한 특성열화가 방지된다.
또한, 제1 트랜지스터(111)에서 게이트 절연막은 두꺼운 산화 실리콘막(113)으로 구성되므로, 고 전압에서 동작시켜도 NBTI에 의한 수명열화가 억제된다.
제1 트랜지스터(111)에서 게이트 전극(116)의 공핍화가 방지될 수 없지만, 두꺼운 게이트 절연막을 갖는 제1 트랜지스터(111)는 일반적으로 고 전압에서 동작하므로, 게이트 전극(116)의 공핍화에 의한 특성 열화의 영향이 문제되지 않는다.
또한, 산질화 실리콘막으로 구성된 게이트 절연막을 가진 제2 트랜지스터(112)에서는 NBTI에 의한 수명 열화가 방지될 수 없지만, 얇은 게이트 절연막을 갖는 제2 트랜지스터(112)는 일반적으로 저 전압에서 동작하므로, NBTI에 의한 수명 열화의 영향이 문제되지 않는다.
본 발명은 전술한 형태에 한정되는 것이 아니고, 본 발명의 범위내에서 다양한 변형이 허용된다. 예를 들어, 전술한 설명에서는 주입된 불순물로서 붕소 이온이 사용된 경우에 대해 기술하였지만, 불화 붕소 이온(BF2)이 채용될 수도 있다.
본 발명의 바람직한 실시예가 특정 용어를 사용하여 설명되었지만, 이러한 설명은 단지 예시적인 것이며, 첨부된 특허청구범위의 사상 또는 범위를 일탈하지 않는 범위에서 변경 및 수정이 가능함은 물론이다.
본 발명에 따르면, 산화 실리콘막으로 이루어진 게이트 절연막을 가진 pMOS 구조의 제1 트랜지스터가 이 산화 실리콘막보다 더 얇은 산질화 실리콘막으로 이루어진 게이트 절연막을 가진 pMOS 구조의 제2 트랜지스터와 함께 탑재된 향상된 특성을 갖는 반도체 집적회로 장치를 제조하기 위한 제조 방법을 제공함으로써, 제2 트랜지스터의 게이트 절연막에 산질화 실리콘막이 사용되므로, 활성화를 위한 어닐링 처리시의 불순물 확산에 의한 특성 열화가 방지되고, 폴리실리콘으로 이루어진 게이트 전극으로 패터닝하기 전 및 패터닝한 후에 불순물이 주입되므로, 불순물이 충분히 주입되어 공핍화에 의한 특성 열화가 방지되며, 제1 트랜지스터에서의 게이트 절연막에 두꺼운 산화 실리콘막을 사용하므로, 고 전압에서 동작시켜도 NBTI에 의한 수명 열화가 억제되고, 폴리실리콘으로 이루어진 게이트 전극에 불순물이 과잉으로 주입되지 않으므로, 활성화를 위한 어닐링 처리시에 불순물이 게이트 절연막을 관통하여 실리콘 기판까지 확산하지 않아, 불순물 확산에 의한 특성 열화가 방지될 수 있는 효과가 있다.

Claims (2)

  1. 산화 실리콘막으로 이루어진 게이트 절연막을 가진 제1 pMOS 트랜지스터가, 상기 산화 실리콘막보다 더 얇은 산질화 실리콘막으로 이루어진 게이트 절연막을 가진 제2 pMOS 트랜지스터와 함께 탑재된 반도체 집적회로 장치의 제조 방법에 있어서,
    상기 산화 실리콘막 및 상기 산질화 실리콘막의 표면에 상기 제1 pMOS 트랜지스터 및 상기 제2 pMOS 트랜지스터의 게이트 전극으로 되는 폴리실리콘층을 형성하는 단계;
    상기 제1 pMOS 트랜지스터의 형성 영역 이외의 상기 폴리실리콘층 부분에 소정량의 불순물을 주입하는 단계;
    상기 폴리실리콘층을 상기 게이트 전극의 형상으로 패터닝하는 단계; 및
    상기 패터닝된 폴리실리콘층, 및 상기 제1 pMOS 트랜지스터와 상기 제2 pMOS 트랜지스터의 소스-드레인 영역으로 되는 실리콘 기판의 영역에 각각 소정량의 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 집적회로 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 불순물은 주로 붕소이온인 것을 특징으로 하는 반도체 집적회로 장치의 제조 방법.
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