JP2006054499A - 半導体集積回路装置及びそれを用いた半導体システム - Google Patents
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Abstract
【課題】簡単な構成によりNBTI対策機能を備え、高信頼性を実現した半導体集積回路装置と半導体システムを提供する。
【解決手段】MOSFET回路を構成するPチャネルMOSFETのうち、NBTIによって回路動作マージンが劣化すると予測されるMOSFETをターゲットとして、そのゲートに信号供給を行う伝達経路に第1スイッチを設け、所定の動作モードのときに上記第1スイッチをオフ状態にし、かつ、上記MOSFETのゲートにチャネル電圧よりも絶対値的に高い電圧を供給する回復電圧印加回路を設ける。
【選択図】 図1
【解決手段】MOSFET回路を構成するPチャネルMOSFETのうち、NBTIによって回路動作マージンが劣化すると予測されるMOSFETをターゲットとして、そのゲートに信号供給を行う伝達経路に第1スイッチを設け、所定の動作モードのときに上記第1スイッチをオフ状態にし、かつ、上記MOSFETのゲートにチャネル電圧よりも絶対値的に高い電圧を供給する回復電圧印加回路を設ける。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えばPチャネルMOSFETとNチャネルMOSFETからなるCMOS集積回路に利用して有効な技術に関するものである。
【0002】
【従来の技術】
NBTI(Negative Bias Temperature Instability)と呼ばれるゲートのバイアスと温度によるMOSデバイスの劣化現象に関する文献発表の例として、IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.46,N0.5,pp.921-926,MAY,1999年がある。上記NBTIに対する具体的な対策については、素子の微細化が進んだ将来の問題として捕らえられている。
【0003】
【発明が解決しようとする課題】
本願発明者においては、半導体技術の進展に伴い上記NBTIが現実の問題となることが近いこと、また現行の技術の下においても特定の半導体集積回路装置では無視できないものになりつつある。本願発明は、かかる事情を考慮して、上記NBTI対策に向けた半導体集積回路装置の具体的回路の検討の結果生まれたものである。
【0004】
この発明の目的は、簡単な構成によりNBTI対策機能を備えた半導体集積回路装置と半導体システムを提供することにある。この発明の他の目的は、簡単な構成により高信頼性を実現した半導体集積回路装置と半導体システムを提供することある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0005】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。MOSFET回路を構成するPチャネルMOSFETのうち、NBTIによって回路動作マージンが劣化すると予測されるMOSFETをターゲットとして、そのゲートに信号供給を行う伝達経路に第1スイッチを設け、所定の動作モードのときに上記第1スイッチをオフ状態にし、かつ、上記MOSFETのゲートにチャネル電圧よりも絶対値的に高い電圧を供給する回復電圧印加回路を設ける。
【0006】
【発明の実施の形態】
図1には、この発明に係る半導体集積回路装置における入力回路の一実施例の概略回路図が示されている。この実施例の半導体集積回路装置は、公知のCMOS集積回路の製造技術によって、特に制限されないが、単結晶シリコンのような1つの半導体基板上において形成される。この実施例は、CMOS構成のデジタル半導体集積回路装置の入力回路に向けられている。
【0007】
外部入力端子ETから入力された入力信号は、スイッチ(第1スイッチ素子)S1のオン状態の時、上記スイッチS1の入出力経路を介して入力初段回路を構成するインバータ回路inv1の入力端子に伝えられる。上記インバータ回路inv1は、PチャネルMOSFETQ1とNチャネルMOSFETQ2から構成される。PチャネルMOSFETQ1のソース端子は第1基準電位とされる電源電圧Vcc(第1電圧)に接続され、NチャネルMOSFETQ2のソース端子は第2基準電位とされる回路の接地電位Vssに接続される。MOSFETQ1とMOSFETQ2のそれぞれゲート端子が共通に接続されてインバータ回路inv1の上記入力端子とされる。上記MOSFETQ1とMOSFETQ2のそれぞれドレイン端子が接続されて出力端子され、次段のインバータ回路inv2、inv3を通して図示しない内部回路に伝えられる。
【0008】
半導体集積回路装置に形成されるPチャネルMOSFETには、そのバイアス条件に従い等しくNBTIの影響を受けるものである。本願発明では、全てのPチャネルMOSFETについてNBTI対策を行うことは現実的ではなく、特定のPチャネルMOSFETをターゲットとすることにより実質的なNBTI対策が可能であることに着目してなされたものである。
【0009】
この実施例では、外部入力端子ETからの入力信号を受ける上記入力初段回路inv1のPチャネルMOSFETQ1をターゲットとしてNBTI対策回路を設けるようにするものである。つまり、上記MOSFETQ1のゲートに入力信号を伝える信号伝達経路にスイッチS1を設け、入力信号の伝達を禁止する機能を設ける。そして、スイッチ(第2スイッチ素子)S2を設けて電圧V1(第2電圧)を上記MOSFETQ1のゲートに伝えるようにするものである。この電圧V1は、上記電源電圧Vccに対して0.5〜1.0V程度高い電圧とされる。この電圧V1は、後述するようにブートストラッ回路と呼ばれるような内部昇圧回路を用いて形成されるものの他、外部端子から直接入力するような構成であってもよい。
【0010】
上記スイッチS1とスイッチS2は、相補的にスイッチ制御される。つまり、通常動作のときには、スイッチS1がオン状態となり、スイッチS2がオフ状態にされる。それ故、通常動作のときにインバータ回路inv1に上記電圧V1が供給されることはない。NBTIの対策のための特性劣化の回復動作モードのときには、上記スイッチS1がオフ状態にされ、上記スイッチS2がオン状態にされて、MOSFETQ1ゲートには電圧V1が供給される。上記スイッチS1のオフ状態により、上記電圧V1が外部入力端子ETや図示しない後述するような静電破壊防止回路に向けて逆流電流が流れて、十分な電圧V1がMOSFETQ1のゲートに伝えられなくなるという問題を回避する。
【0011】
上記NチャネルMOSFETQ2のゲートにも、上記電圧V1が印加されるが、NチャネルMOSFETQ2にとってはPBT(Positive Bias Temperature)劣化を加速させる方向の電圧となるが、そもそもNチャネルMOSFETにおけるPBT劣化はPチャネルMOSFETのNBTIと比較して劣化が小さいのでそれほど問題とはならない。NチャネルMOSFETQ2に対して上記電圧V1の印加を回避するなら、スイッチS1と同様に制御されるスイッチを設けてMOSFETQ1とのゲートとの間を切断するようにすればよい。
【0012】
図2には、上記スイッチS1とS2の制御信号を生成する制御回路の一実施例の回路図が示されている。この実施例では、制御回路としてJKフリップフロップ回路JKFF1が利用される。クロック端子CKには外部入力信号Φinが供給される。入力端子Jには論理1(ハイレベル)が供給され、入力端子Kには論理0(ロウレベル)が供給される。そして、出力端子QからスイッチS1の制御信号が出力され、出力端子Q/からスイッチS2の制御信号が形成される。ここで、Q/の/は論理記号のバーを表している。電源投入直後のスタンバイ状態のときには上記JKフリップフロップ回路JKFF1の出力Qは論理0に、出力Q/は論理1のリセット状態にされる。
【0013】
図3には、図2の制御回路の動作の一例を説明するためのタイミング図が示されている。電源立ち上げ直後において、JKフリップフロップ回路JKFF1がリセット状態となり、信号S1をロウレベル(論理0)に、信号S2をハイレベル(論理1)の初期状態にされる。これにより、図1のスイッチS1がオフ状態に、スイッチS2がオン状態にされるので、MOSFETQ1のゲートには電圧V1が印加される。つまり、PチャネルMOSFETQ1のNBTIの劣化回復動作が実施される。
【0014】
外部入力端子ETからの入力信号Φinがハイレベルのパルスを入力すると、JKフリップフロップ回路JKFF1が反転し、出力Qをロウレベルからハイレベルに、出力信号Q/をハイレベルからロウレベルに変化させる。これにより、図1のスイッチS1がオン状態に、スイッチS2がオフ状態に切り換えられて入力初段回路inv1には、スイッチS1のオン状態により外部入力端子ETから入力された入力信号の供給が開始される。これにより、半導体集積回路装置では、外部入力端子ETからの入力信号に応答した所定のデジタル信号処理を行う通常動作モードとされる。
【0015】
上記入力信号Φinは、上記NBTI回復動作を終了させて、通常動作に移行させるための制御信号であり、スタンバイ信号の入力端子を有する半導体集積回路装置にあっては、そのスタンバイ信号を上記制御信号として利用できる。また、上記制御信号は専用の入力信号としてもよい。さらに、例えば、上記半導体集積回路装置がメモリ回路等であれば、チップセレクト信号CS、チップイネーブル信号CEあるいは、DRAMではRAS(ロウ・アドレス・ストローブ)信号、シンクロナスDRAMでは、クロックイネーブル信号CKE等のような半導体集積回路装置を活性化させる制御信号を併用するものであってもよい。
【0016】
ただし、上記信号Φinによって入力初段回路が実質的な動作状態にされるので、RAS(ロウ・アドレス・ストローブ)信号のように入力信号の取り込みタイミングを規定するものでは、上記スイッチS1及びS2の切り換えだけ時間の遅れが生じるので、入力信号の取り込みタイミング動作に支障がないような回路的な配慮が必要とされる。さらに、上記半導体集積回路装置が、たとえば、データ処理装置としてのマイクロプロセッサのように、自立的にスタンバイモードに移行する機能を制御するスタンバイ制御回路等を上記マイクロプロセッサが形成された半導体チップ内に内蔵されているならば、上記入力信号Φinは上記スタンバイ制御回路から出力される内部発生されたスタンバイ信号を利用可能である。
【0017】
図4には、上記制御回路の他の一実施例の回路図が示されている。この実施例では、この実施例の制御回路は、JKフリップフロップ回路JKFF2と、インバータ回路INV及びアンドゲート回路ANDにより構成される。JKフリップフロップ回路JKFF2のクロック端子CKと入力端子Jにはクロック信号CKが供給され、入力端子Kには出力端子Q/の出力信号が帰還される。そして、出力端子Qから出力される出力信号は、インバータ回路INVにより反転されてアンドゲート回路ANDの一方の入力に供給される。このアンドゲート回路ANDの他方の入力にはクロック信号CKが供給される。
【0018】
上記JKフリップフロップ回路JKFF2の出力端子Qからスイッチ制御信号S1が出力され、上記アンドゲート回路ANDからスイッチ制御信号S2が出力される。電源投入直後にはクロック信号CKがロウレベル(論理0)、上記JKフリップフロップ回路JKFF2の出力Qは論理0に、出力Q/は論理1のリセット状態にされ、これに応じて制御信号S1及びS2が共にロウレベル(論理0)にされる。
【0019】
図5には、図4の制御回路の動作の一例を説明するためのタイミング図が示されている。電源立ち上げ直後において、JKフリップフロップ回路JKFF2がリセット状態となり、信号S1をロウレベル(論理0)に、信号S2をロウレベル(論理0)の初期状態にされる。これにより、図1のスイッチS1,S2が共にオフ状態にされる。クロック信号CKを入力すると、1つの目のクロックパルスのハイレベルに対応して、アンドゲート回路ANDを通してスイッチ制御信号S2がハイレベルにされる。これにより、クロックパルスCKのハイレベルに期間において、スイッチS2がオン状態にされるので、MOSFETQ1のゲートには電圧V1が印加される。つまり、PチャネルMOSFETQ1のNBTIの劣化回復動作が実施される。
【0020】
上記1つ目のクロックパルスCKのハイレベルからロウレベルへの変化により、JKフリップフロップ回路JKFF2が反転して、出力Qをロウレベルにし、出力Q/をハイレベルにする。これにより、スイッチ制御信号S2がハイレベルからロウレベルに変化してスイッチS2がオフ状態にとなり、スイッチ制御信号S1のハイレベルへの変化によりスイッチS1がオン状態にされる。以後、クロックCKの到来に無関係にJKフリップフロップ回路JKFF2では上記状態を維持するので、図1の入力初段回路inv1には、スイッチS1のオン状態により外部入力端子ETから入力された入力信号の供給が継続して行われる。これにより、半導体集積回路装置では、外部入力端子ETからの入力信号に応答した所定のデジタル信号処理を行う通常動作モードとされる。
【0021】
図6には、この発明に係る半導体集積回路装置における入力回路の他の一実施例の概略回路図が示されている。この実施例では、NBTI回復のための電圧V1が半導体集積回路装置の内部に設けられる。つまり、V1印加回路V1GNは、V1=Vcc+Vddといった昇圧電圧を形成する。これにより、半導体集積回路装置としては、NBTI回復のための特別の電源回路を半導体集積回路装置の外部に設けたり、かかる電圧を半導体集積回路装置に供給するための外部端子が不要となり、半導体集積回路装置の使い勝手の改善が図られる。
【0022】
他の構成、つまりスイッチS1,S2やMOSFETQ1,Q2からなるインバータ回路inv1やその出力を増幅するインバータ回路inv2,inv3は、前記図1の実施例回路と同様であるので、その説明を省略する。
【0023】
図7には、図6のV1印加回路V1GNの一実施例の回路図が示されている。この実施例では、キャパシタC1を用いたブートストラップ回路が利用される。上記キャパシタC1の一方の電極には、スイッチS3を介して電圧Vddの供給が可能にされ、他方の電極にはスイッチS4を介して回路の接地電位の供給が可能にされる。また、上記キャパシタC1の他方の電極には、スイッチS5によって電源電圧Vccの供給が可能にされる。そして、上記キャパシタC1の一方の電極には、前記スイッチS2が設けられる。このスイッチS2により、前記PチャネルMOSFETQ1のゲートに対して、上記キャパシタC1のチャージアップ電圧Vddと、電源電圧Vccとを加えてなるブートストラップ電圧V1の供給が可能にされる。
【0024】
前記図1、図6及び図7の各スイッチS1〜S5は、特に制限されないが、NチャネルMOSFETにより構成される。PチャネルMOSFETを用いるもの、あるいはNチャネルMOSFETとPチャネルMOSFETの並列接続されたCMOSスイッチとしてもよい。PチャネルMOSFETを用いた場合には、前記のようにNBTIによる特性劣化が考えられるが、スイッチとしての機能が失わなければよいので特にPチャネルMOSFETを用いても大きな問題になることはない。
【0025】
図8には、上記ブートストラップ回路による昇圧動作の一例を説明するためのタイミング図が示されている。特に制限されないが、電源立ち上げ直後のスタンバイ状態では、前記のようにスイッチS2をオン状態にしておいて、スイッチS3とS4をオン状態にする。これにより、キャパシタC1には電圧Vddによるチャージアップが実施される。スイッチS2,S3をオフ状態にし、スイッチS5をオン状態にすると、キャパシタC1の他方の電極には前記回路の接地電位に代えて電源電圧Vccが印加される。これにより、キャパシタC1の一方の電極には、上記電源電圧Vcc+Vddのようなブートストラップ電圧が発生され、上記MOSFETQ1のゲートに伝えられる。
【0026】
厳密には、上記スイッチS5がオン状態にされたときにMOSFETQ1のゲートに伝えられる電圧は、入力初段インバータ回路inv1の入力容量等のような寄生容量との電荷分散によって、上記電源電圧Vcc+Vddよりも低い電圧にされる。それ故、かかる電圧低下を見越して上記電圧Vddが設定される。MOSFETQ1のゲート絶縁破壊を考慮しないなら、電圧Vddは電源電圧Vccであってもよい。
【0027】
上記スイッチS5とS4は、インバータ回路に置き換えることができる。つまり、上記スイッチS3がオン状態にされるタイミングで、かかるインバータ回路の入力信号をハイレベルとしてその出力をロウレベルにすれば、スイッチS3のオン状態による電圧Vddと、インバータ回路の出力信号のロウレベル(接地電位)によりキャパシタC1が上記電圧Vddにチャージアップされる。そして、スイッチS3をオフ状態にして、インバータ回路の入力信号をロウレベルにして出力信号をハイレベルに変化させると、同様なブートストラップ動作を実現できる。
【0028】
また、上記スイッチS3は、ダイオード又はダイオード接続のMOSFETに置き換えることもできる。つまり、電圧Vddから上記キャパシタC1にチャージアップ電流を流す方向に接続された一方向性素子により、インバータ回路の出力信号がロウレベルとき、又はスイッチS4がオン状態のとき、キャパシタC1には上記一方向性素子によりチャージアップ動作が行われる。このとき、キャパシタC1の一方の電極には、電圧Vddから一方向性素子の順方向電圧(例えばダイオード接続のMOSFETならしきい値電圧Vth)だけレベル低下した電圧Vdd−Vthがチャージアップ電圧とされる。したがって、前記ブートストラップ動作により得られる昇圧電圧V1は、Vcc+Vdd−Vthとなる。
【0029】
図9には、前記図7の実施例回路のスイッチ制御信号S3〜S5を生成するタイミング発生回路の一実施例の回路図が示されている。クロック信号φ0は、インバータ回路INにより反転される。この反転信号φ1は、1/2分周回路により分周されて信号φ2が形成される。この信号φ2は、1/2分周回路により分周されて信号φ3が形成される。
【0030】
上記3つの信号φ1〜φ3はアンドゲート回路G1に供給されて、その出力から信号S3,S4が形成される。また、信号φ1とφ2は排他的論理和回路EXに供給されて、さらにその出力信号と信号φ3がアンドゲート回路G3に供給されて、その出力から信号S5が形成される。上記のようなアンドゲート回路G1,G2及び排他的論理和回路EXからなる論理回路により、図10のタイミング図に示すように、信号φ1の最初のハイレベルの期間に信号S3,S4が発生され、最初の信号φ1のロウレベル期間と、2番目の信号φ1のハイレベル期間に排他的論理和回路EXの出力が不一致出力のハイレベルを出力するので、信号φ3がハイレベルとの論理積により信号S5が発生させられる。
【0031】
通常動作に移行するまでのスタンバイ状態のときに何回かのブートストラップ動作が行われる。もしも、V1電圧印加回数の制限を行うなら、その回数を上記信号S3〜S5をカウンタ回路で計数し、例えば2回とか4回とか予め決められた回数に到達すると、上記信号φ0の発生を停止させればよい。
【0032】
図11には、この発明に係る半導体集積回路装置の動作の一例を説明するためのフローチャート図が示されている。この実施例の半導体集積回路装置では、電源ON(オン)により、電源ONリセット(パワー・オン・リセット)が実施される。電源ONリセットでは、電源ONによる電源電圧Vccの立ち上がりを検知し、前記JKフリップフロップ回路JKFF1、JKFF2を含む半導体集積回路装置の内部回路がリセット状態にされる。前記JKフリップフロップ回路JKFF1、JKFF2のリセット状態に対応して、例えば前記図1、図6の実施例ではスイッチS1がオフ状態にされ、スイッチS2がオン状態にされて外部から供給される電圧V1又は内部のブートストラップ回路等で形成された電圧V1がPチャネルMOSFETQ1のゲートに加えられて、PチャネルMOSFETQ1のNBTI回復が実施される。
【0033】
スタンバイ状態は、通常動作ときでの外部信号入力の供給が行われない状態である。このときには、前記スイッチS1がオン状態に、スイッチS2がオフ状態に切り換えられて、外部信号入力の可能な状態である。このスタンバイ状態のときに外部信号入力が供給されると、それに対応して動作モードに移行し、半導体集積回路装置が所望の信号処理を行うものとされる。この信号処理に対応して半導体集積回路装置の出力端子からは出力信号が出力される。例えばメモリ回路のデータ端子のように、入出力端子とされるものでは、書き込み動作のときには入力端子として使用され、読み出し動作のときには出力端子として使用される。
【0034】
電源OFF(オフ)リセット動作では、電源OFFの事前動作として前記JKフリップフロップ回路JKFF2等が初期化されて、前記電源ONリセット動作の場合と同様に、スイッチS1がオフ状態にされ、スイッチS2がオン状態にされて外部から供給される電圧V1又は内部のブートストラップ回路等で形成された電圧V1がPチャネルMOSFETQ1のゲートに加えられて、PチャネルMOSFETのNBTI回復が実施される。この動作の終了を待って電源OFF動作が行われる。
【0035】
半導体集積回路装置として、例えば携帯端末装置のデータを保持するスタティック型RAM(ランダム・アクセス・メモリ)のように常にバッテリーバックアップされるものでは長い期間にわたって電源の供給が継続して行われるものがある。このような半導体集積回路装置では、電源ON時と電源OFF時にだけ上記PチャネルMOSFETのNBTI回復を実施したのでは、不十分なことも予測される。したがって、前記スタンバイ状態のときに、上記前記図1、図6の実施例ではスイッチS1をオフ状態にし、スイッチS2をオン状態にして外部から供給される電圧V1又は内部のブートストラップ回路等で形成された電圧V1をPチャネルMOSFETQ1のゲートに加えるというNBTI回復を指示する入力信号端子及びそれ応答する回路が設けられる。
【0036】
上記のように電源ONとき、スタンバイ状態での外部入力又は電源OFFの3つの条件によって、NBTI回復動作を実行する回路を持つ半導体集積回路装置では、それがどのようなシステムに搭載されても必要に応じて適宜にNBTI回復動作を実現できる。もしも、半導体集積回路装置を動作状態にする都度電源ONやOFFを繰り返すものでは、前記電源ONリセット機能又は電源OFFリセット機能のいずれか1つを持つものとしてもよい。また、前記電源ONリセット機能とスタンバイ状態での外部入力によりNBTI回復動作を行うもの又は電源OFFリセット機能とスタンバイ状態での外部入力によりNBTI回復動作を行うものであってもよい。
【0037】
図12には、この発明を説明するためのCMOSインバータ回路の入出力特性図が示されている。図12(A)は、CMOSインバータ回路の入出力特性図が示されている。この特性は、前記NBTIの影響を考慮しないものであり、入力信号Vinに対して出力信号Voutが変化する論理スレッショルド電圧を中心にしてViL(ロウレベルの上限電圧)とViH(ハイレベルの下限電圧)が決められ、かかる電圧条件を満足するような入力信号Vinの供給が要求される。
【0038】
PチャネルMOSFETにおいて、図12(B)に示されるように、NBT劣化が生じると、劣化前に対してPチャネルMOSFETの絶対値的なしきい値電圧が増加してViLがロウレベル側に変動して、入力信号Vinのロウレベルの上限電圧ViLが低下してその分入力信号のマージンが小さくなってしまう。つまり、PチャネルMOSFETのNBT劣化がなければ許容されていた入力信号ViL1であっても、かかるNBT劣化によりハイレベルであるべき出力信号Voutが電源電圧以下の中間レベルと判定される虞れがあるために、ロウレベルの上限電圧がViL2のように変動してしまう。
【0039】
CMOS回路で構成された内部回路では、上記のようなPチャネルMOSFETのNBT劣化があっても、CMOSインバータ回路の出力信号はほぼ電源電圧のようなハイレベル又は回路の接地電位のようなロウレベルにされるので、上記のようにロウレベルマージンが多少低下しても回路の誤動作が生じるような実害は殆どないといっても過言ではない。
【0040】
これに対し、半導体集積回路装置の外部端子から供給される外部入力信号は、それを形成する他の半導体集積回路装置の出力回路の特性や、かかる出力回路で形成された信号を伝搬するプリント配線等の信号伝達経路等の影響等によって上記のようなロウレベルマージンの低下が、入力回路での誤動作を引き起こす大きな原因になる。つまり、外部端子から供給される入力信号を受ける入力回路は、内部回路を構成するインバータ回路とは異なり、NBTIによって回路動作マージンが劣化すると予測される回路と見做すことができるものである。
【0041】
外部端子から供給される入力信号を受ける入力回路の数は、半導体集積回路装置に設けられる膨大な数のインバータ回路やゲート回路に比べて、その数は微々たるものであり、しかもそれの動作マージンが半導体集積回路装置の動作の信頼性に大きな影響を及ぼすものであるため、この実施例のようなNBTI対策を施すことにより、簡単な構成で高い信頼性の半導体集積回路装置を実現することができる。
【0042】
図13には、この発明に係る半導体集積回路装置の一実施例の概略構成図である。大規模半導体集積回路装置100が形成される半導体チップ1の設けられる外部端子としての周辺端子(PAD)には、前記のような内部回路ICKTへの入力信号が半導体チップ1の外部から供給される周辺端子PADiと、内部回路100からの出力信号を半導体チップ1の外部へ出力する周辺端子PADo、あるいは電源電圧Vccが供給される周辺端子VCCや回路の接地電位GNDが供給される周辺端子GNDのような直流電圧を半導体チップ1内の内部回路ICKTなどに供給する周辺端子が存在する。
【0043】
本願では、かかる周辺端子PADのうち、入力信号を供給する周辺端子PADiに対応して設けられる複数の入力回路Iに対して、前記図1、図6のような電位発生回路回路(V1GEN,S2)が付加される。すなわち、電位発生回路回路(V1GEN,S2)は、複数の入力回路Iに級数化されてよい。ただし、スイッチS1は共通化されないで、1つPADiに対して1つ設けられる。尚、図中では、図面の簡素化のために、スイッチS1は記載されていないが、当業者には容易に理解されるであろう。
【0044】
図13には、さらに、上記集積回路装置100がスタンバイ動作の時、前記図1、図6に示されるスイッチS1をオフ状態にし、かつ、スイッチS2をオン状態にし、内部のブートストラップ回路等で形成された電圧V1をPチャネルMOSFETQ1のゲートに加えるというNBTI回復を指示する入力信号端子PADc及びそれ応答する制御回路CONTが設けられる。制御回路CONTを制御するための入力信号CNTは、上記入力信号端子PADc結合された外部半導体装置200から選択的に供給される。したがって、上記外部半導体装置200は、上記半導体装置100のスタンバイを認識する機能と、上記半導体装置100のスタンバイ状態時に選択的に制御信号CNTを出力する機能とを有する。
【0045】
図14には、この発明に係る半導体集積回路装置における入力回路の一実施例の具体的回路図が示されている。この実施例では、半導体集積回路装置の搬送やハンドリング等によって生じる外部端子ETからの静電気によってMOSFETQ1及びQ2のゲート絶縁破壊等を防止するための静電破壊防止回路が設けられる。かかる静電破壊防止回路として、外部端子ETに静電気による正の高電圧の印加に対応して外部端子ETから電源電圧Vccに向かう方向に電流を流すダイオードD1、ダイオード形態のPチャネルMOSFETQ3が設けられる。また、上記外部端子ETに静電気による負の高電圧の印加に対応して回路の接地電位(GND)から外部端子ETに向かう方向に電流を流すダイオードD2、ダイオード形態のNチャネルMOSFETQ4が設けられる。
【0046】
このような静電保護回路が外部端子ETに接続されている場合、入力初段のインバータ回路INVを構成するPチャネルMOSFETQ1のゲートに、前記NBTI回復のために電源電圧Vcc以上の正電圧V1を印加すると、上記ダイオードD1,MOSFETQ3等を通して電源電圧Vccに向かう電流が流れてしまう。そこで、回復電圧印加回路(図6のS1,S2,V1GNを含む)では、前記のようなスイッチS1が設けられ、そのオフ状態により上記静電破壊防止回路を含んだ外部端子側と電気的に切り離した状態として、スイッチS2のオン状態によりNBTI回復のための電圧V1を供給するものである。
【0047】
このようなスイッチS1とS2の切り換えによる回復電圧印加回路は、上記NBTIの影響によって回路マージンが低下すると予測される回路が内部回路で形成された入力信号を受ける回路であっても利用できる。つまり、スイッチS1をオフ状態にすることにより、前段回路がどのような回路であるか、あるいはどのような動作状態であるかを考慮する必要がなくなる。そして、スイッチS2のオン状態により回復のための電圧V1を正しく印加することができるので、所望のNBTI回復動作を行わせることができる。
【0048】
図15には、この発明を説明するためのMOSFETの特性図が示されている。同図には、CMOSインバータ回路のロウレベルの上限値ViLの特性がVthとして示されている。つまり、CMOSインバータ回路を構成するPチャネルMOSFETに対して、125°Cの温度雰囲気中にゲートとソース間にVgs=−3.4Vの電圧を印加すると、時間の経過とともにCMOSインバータ回路の論理しきい値電圧Vthのロウレベルの上限値Vthが低下する。上記バイアス状態を約1000秒を継続してストレスを与え、その後にゲートとソース間にVgs=1.0Vを100秒間印加すると、上記電圧Vthが急激に回復し、ほぼもとの状態に復帰するものとなる。本願発明では、MOSFETのこのような特性を利用して、NBTI回復動作を行わせるものである。
【0049】
図16には、PチャネルMOSFETの一実施例のデバイス構造図が示されている。この実施例のPチャネルMOSFETはP導電型半導体基板に形成されたN導電型ウェル領域6内に形成される。PチャネルMOSFETは、ゲート酸化膜3、ゲート酸化膜3上に形成されたP+ゲート1と、上記ゲート3の両側に設けられた側壁酸化膜7、上記N導電型ウェル領域6内に形成されたP導電型ソース・ドレイン領域2、上記P導電型ソース・ドレイン領域2の横に設けられた低濃度P導電型領域(LDD)4,及び、短チャネル効果防止のためのN導電型ポケット領域5を有する。ゲート酸化膜3は、ゲート・基板間のリーク電流低減のために、窒素Nを含むNO膜により構成される。ここで言うNO膜とは、シリコン酸化膜に窒素を含んだ酸窒化膜される。
【0050】
このようなゲート酸化膜としてのNO膜は、P+ゲート1からのB(ボロン)の基板側への漏れ対策、及び、NチャネルMOSFETのホットキャリア耐性向上対策としても有効である。たとえば、NO膜内における窒素Nの濃度は、0.5〜6atom%程度のような値にされる。ゲート酸化膜内の窒素濃度がこのような値にされると、NTBI劣化の発生が顕著となる。このようなゲート電極及びゲート絶縁膜(NO)を使用した場合、上記NBTI特性劣化が生じやすい傾向にあるので、かかるPチャネルMOSFETを入力回路として用いる各種半導体集積回路装置に本願発明は有益なものとなる。ただし、図中のポケット領域5はホットキャリア耐性が小さい場合は無くなることもあり得る。
【0051】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図6の実施例において、V1印加回路は、各入力初段回路に設けるようにするものの他、複数の回路に対して共通に設けるものとしてもよい。ただし、スイッチS2は各入力初段回路に一対一に対応して設けられることはいうまでもない。
【0052】
また、半導体集積回路装置がダイナミック型RAMのようにワード線の選択回路等の動作に必要な昇圧回路を備えるものでは、かかる昇圧回路で形成された電圧を上記電圧V1として併用するものであってもよい。つまり、上記NBTI回復動作が行われるのはRAM等が書き込み動作や読み出し動作が行われないデータ保持状態、つまりはスタンバイ状態であるので、上記昇圧回路の電圧をNBTI回復動作に利用しても問題は生じない。この発明は、PチャネルMOSFETを含む半導体集積回路装置に広く利用することができる。
【0053】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。MOSFET回路を構成するPチャネルMOSFETのうち、NBTIによって回路動作マージンが劣化すると予測されるMOSFETをターゲットとして、そのゲートに信号供給を行う伝達経路に第1スイッチを設け、所定の動作モードのときに上記第1スイッチをオフ状態にし、かつ、上記MOSFETのゲートにチャネル電圧よりも絶対値的に高い電圧を供給する回復電圧印加回路を設けることにより、簡単な構成でNBTI対策機能を備えた高信頼性の半導体集積回路装置を得ることができる。
【図面の簡単な説明】
【図1】この発明に係る半導体集積回路装置における入力回路の一実施例を示す概略回路図である。
【図2】図1のスイッチS1とS2の制御信号を生成する制御回路の一実施例を示す回路図である。
【図3】図2の制御回路の動作の一例を説明するためのタイミング図である。
【図4】図2の制御回路の他の一実施例を示す回路図である。
【図5】図4の制御回路の動作の一例を説明するためのタイミング図である。
【図6】この発明に係る半導体集積回路装置における入力回路の他の一実施例を示す概略回路図である。
【図7】図6のV1印加回路の一実施例を示す回路図である。
【図8】図7のブートストラップ回路による昇圧動作の一例を説明するためのタイミング図である。
【図9】図7のスイッチ制御信号S3〜S5を生成するタイミング発生回路の一実施例を示す回路図である。
【図10】図9のタイミング発生回路の動作を説明するためのタイミング図である。
【図11】この発明に係る半導体集積回路装置の動作の一例を説明するためのフローチャート図である。
【図12】この発明を説明するためのCMOSインバータ回路の入出力特性図である。
【図13】この発明に係る半導体集積回路装置の一実施例を示す概略構成図である。
【図14】この発明に係る半導体集積回路装置における入力回路の一実施例を示す具体的回路図である。
【図15】この発明を説明するためのCMOSインバータ回路の特性図である。
【図16】この発明に用いられるPチャネルMOSFETの一実施例のデバスイ構造図である。
【符号の説明】
Q1〜Q4…MOSFET、S1〜S4…スイッチ、inv1〜inv3…CMOSインバータ回路、C1…キャパシタ、IN…インバータ回路、G1,G2…ゲート回路、EX…排他的論理和回路、D1,D2…ダイオード。
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えばPチャネルMOSFETとNチャネルMOSFETからなるCMOS集積回路に利用して有効な技術に関するものである。
【0002】
【従来の技術】
NBTI(Negative Bias Temperature Instability)と呼ばれるゲートのバイアスと温度によるMOSデバイスの劣化現象に関する文献発表の例として、IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.46,N0.5,pp.921-926,MAY,1999年がある。上記NBTIに対する具体的な対策については、素子の微細化が進んだ将来の問題として捕らえられている。
【0003】
【発明が解決しようとする課題】
本願発明者においては、半導体技術の進展に伴い上記NBTIが現実の問題となることが近いこと、また現行の技術の下においても特定の半導体集積回路装置では無視できないものになりつつある。本願発明は、かかる事情を考慮して、上記NBTI対策に向けた半導体集積回路装置の具体的回路の検討の結果生まれたものである。
【0004】
この発明の目的は、簡単な構成によりNBTI対策機能を備えた半導体集積回路装置と半導体システムを提供することにある。この発明の他の目的は、簡単な構成により高信頼性を実現した半導体集積回路装置と半導体システムを提供することある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0005】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。MOSFET回路を構成するPチャネルMOSFETのうち、NBTIによって回路動作マージンが劣化すると予測されるMOSFETをターゲットとして、そのゲートに信号供給を行う伝達経路に第1スイッチを設け、所定の動作モードのときに上記第1スイッチをオフ状態にし、かつ、上記MOSFETのゲートにチャネル電圧よりも絶対値的に高い電圧を供給する回復電圧印加回路を設ける。
【0006】
【発明の実施の形態】
図1には、この発明に係る半導体集積回路装置における入力回路の一実施例の概略回路図が示されている。この実施例の半導体集積回路装置は、公知のCMOS集積回路の製造技術によって、特に制限されないが、単結晶シリコンのような1つの半導体基板上において形成される。この実施例は、CMOS構成のデジタル半導体集積回路装置の入力回路に向けられている。
【0007】
外部入力端子ETから入力された入力信号は、スイッチ(第1スイッチ素子)S1のオン状態の時、上記スイッチS1の入出力経路を介して入力初段回路を構成するインバータ回路inv1の入力端子に伝えられる。上記インバータ回路inv1は、PチャネルMOSFETQ1とNチャネルMOSFETQ2から構成される。PチャネルMOSFETQ1のソース端子は第1基準電位とされる電源電圧Vcc(第1電圧)に接続され、NチャネルMOSFETQ2のソース端子は第2基準電位とされる回路の接地電位Vssに接続される。MOSFETQ1とMOSFETQ2のそれぞれゲート端子が共通に接続されてインバータ回路inv1の上記入力端子とされる。上記MOSFETQ1とMOSFETQ2のそれぞれドレイン端子が接続されて出力端子され、次段のインバータ回路inv2、inv3を通して図示しない内部回路に伝えられる。
【0008】
半導体集積回路装置に形成されるPチャネルMOSFETには、そのバイアス条件に従い等しくNBTIの影響を受けるものである。本願発明では、全てのPチャネルMOSFETについてNBTI対策を行うことは現実的ではなく、特定のPチャネルMOSFETをターゲットとすることにより実質的なNBTI対策が可能であることに着目してなされたものである。
【0009】
この実施例では、外部入力端子ETからの入力信号を受ける上記入力初段回路inv1のPチャネルMOSFETQ1をターゲットとしてNBTI対策回路を設けるようにするものである。つまり、上記MOSFETQ1のゲートに入力信号を伝える信号伝達経路にスイッチS1を設け、入力信号の伝達を禁止する機能を設ける。そして、スイッチ(第2スイッチ素子)S2を設けて電圧V1(第2電圧)を上記MOSFETQ1のゲートに伝えるようにするものである。この電圧V1は、上記電源電圧Vccに対して0.5〜1.0V程度高い電圧とされる。この電圧V1は、後述するようにブートストラッ回路と呼ばれるような内部昇圧回路を用いて形成されるものの他、外部端子から直接入力するような構成であってもよい。
【0010】
上記スイッチS1とスイッチS2は、相補的にスイッチ制御される。つまり、通常動作のときには、スイッチS1がオン状態となり、スイッチS2がオフ状態にされる。それ故、通常動作のときにインバータ回路inv1に上記電圧V1が供給されることはない。NBTIの対策のための特性劣化の回復動作モードのときには、上記スイッチS1がオフ状態にされ、上記スイッチS2がオン状態にされて、MOSFETQ1ゲートには電圧V1が供給される。上記スイッチS1のオフ状態により、上記電圧V1が外部入力端子ETや図示しない後述するような静電破壊防止回路に向けて逆流電流が流れて、十分な電圧V1がMOSFETQ1のゲートに伝えられなくなるという問題を回避する。
【0011】
上記NチャネルMOSFETQ2のゲートにも、上記電圧V1が印加されるが、NチャネルMOSFETQ2にとってはPBT(Positive Bias Temperature)劣化を加速させる方向の電圧となるが、そもそもNチャネルMOSFETにおけるPBT劣化はPチャネルMOSFETのNBTIと比較して劣化が小さいのでそれほど問題とはならない。NチャネルMOSFETQ2に対して上記電圧V1の印加を回避するなら、スイッチS1と同様に制御されるスイッチを設けてMOSFETQ1とのゲートとの間を切断するようにすればよい。
【0012】
図2には、上記スイッチS1とS2の制御信号を生成する制御回路の一実施例の回路図が示されている。この実施例では、制御回路としてJKフリップフロップ回路JKFF1が利用される。クロック端子CKには外部入力信号Φinが供給される。入力端子Jには論理1(ハイレベル)が供給され、入力端子Kには論理0(ロウレベル)が供給される。そして、出力端子QからスイッチS1の制御信号が出力され、出力端子Q/からスイッチS2の制御信号が形成される。ここで、Q/の/は論理記号のバーを表している。電源投入直後のスタンバイ状態のときには上記JKフリップフロップ回路JKFF1の出力Qは論理0に、出力Q/は論理1のリセット状態にされる。
【0013】
図3には、図2の制御回路の動作の一例を説明するためのタイミング図が示されている。電源立ち上げ直後において、JKフリップフロップ回路JKFF1がリセット状態となり、信号S1をロウレベル(論理0)に、信号S2をハイレベル(論理1)の初期状態にされる。これにより、図1のスイッチS1がオフ状態に、スイッチS2がオン状態にされるので、MOSFETQ1のゲートには電圧V1が印加される。つまり、PチャネルMOSFETQ1のNBTIの劣化回復動作が実施される。
【0014】
外部入力端子ETからの入力信号Φinがハイレベルのパルスを入力すると、JKフリップフロップ回路JKFF1が反転し、出力Qをロウレベルからハイレベルに、出力信号Q/をハイレベルからロウレベルに変化させる。これにより、図1のスイッチS1がオン状態に、スイッチS2がオフ状態に切り換えられて入力初段回路inv1には、スイッチS1のオン状態により外部入力端子ETから入力された入力信号の供給が開始される。これにより、半導体集積回路装置では、外部入力端子ETからの入力信号に応答した所定のデジタル信号処理を行う通常動作モードとされる。
【0015】
上記入力信号Φinは、上記NBTI回復動作を終了させて、通常動作に移行させるための制御信号であり、スタンバイ信号の入力端子を有する半導体集積回路装置にあっては、そのスタンバイ信号を上記制御信号として利用できる。また、上記制御信号は専用の入力信号としてもよい。さらに、例えば、上記半導体集積回路装置がメモリ回路等であれば、チップセレクト信号CS、チップイネーブル信号CEあるいは、DRAMではRAS(ロウ・アドレス・ストローブ)信号、シンクロナスDRAMでは、クロックイネーブル信号CKE等のような半導体集積回路装置を活性化させる制御信号を併用するものであってもよい。
【0016】
ただし、上記信号Φinによって入力初段回路が実質的な動作状態にされるので、RAS(ロウ・アドレス・ストローブ)信号のように入力信号の取り込みタイミングを規定するものでは、上記スイッチS1及びS2の切り換えだけ時間の遅れが生じるので、入力信号の取り込みタイミング動作に支障がないような回路的な配慮が必要とされる。さらに、上記半導体集積回路装置が、たとえば、データ処理装置としてのマイクロプロセッサのように、自立的にスタンバイモードに移行する機能を制御するスタンバイ制御回路等を上記マイクロプロセッサが形成された半導体チップ内に内蔵されているならば、上記入力信号Φinは上記スタンバイ制御回路から出力される内部発生されたスタンバイ信号を利用可能である。
【0017】
図4には、上記制御回路の他の一実施例の回路図が示されている。この実施例では、この実施例の制御回路は、JKフリップフロップ回路JKFF2と、インバータ回路INV及びアンドゲート回路ANDにより構成される。JKフリップフロップ回路JKFF2のクロック端子CKと入力端子Jにはクロック信号CKが供給され、入力端子Kには出力端子Q/の出力信号が帰還される。そして、出力端子Qから出力される出力信号は、インバータ回路INVにより反転されてアンドゲート回路ANDの一方の入力に供給される。このアンドゲート回路ANDの他方の入力にはクロック信号CKが供給される。
【0018】
上記JKフリップフロップ回路JKFF2の出力端子Qからスイッチ制御信号S1が出力され、上記アンドゲート回路ANDからスイッチ制御信号S2が出力される。電源投入直後にはクロック信号CKがロウレベル(論理0)、上記JKフリップフロップ回路JKFF2の出力Qは論理0に、出力Q/は論理1のリセット状態にされ、これに応じて制御信号S1及びS2が共にロウレベル(論理0)にされる。
【0019】
図5には、図4の制御回路の動作の一例を説明するためのタイミング図が示されている。電源立ち上げ直後において、JKフリップフロップ回路JKFF2がリセット状態となり、信号S1をロウレベル(論理0)に、信号S2をロウレベル(論理0)の初期状態にされる。これにより、図1のスイッチS1,S2が共にオフ状態にされる。クロック信号CKを入力すると、1つの目のクロックパルスのハイレベルに対応して、アンドゲート回路ANDを通してスイッチ制御信号S2がハイレベルにされる。これにより、クロックパルスCKのハイレベルに期間において、スイッチS2がオン状態にされるので、MOSFETQ1のゲートには電圧V1が印加される。つまり、PチャネルMOSFETQ1のNBTIの劣化回復動作が実施される。
【0020】
上記1つ目のクロックパルスCKのハイレベルからロウレベルへの変化により、JKフリップフロップ回路JKFF2が反転して、出力Qをロウレベルにし、出力Q/をハイレベルにする。これにより、スイッチ制御信号S2がハイレベルからロウレベルに変化してスイッチS2がオフ状態にとなり、スイッチ制御信号S1のハイレベルへの変化によりスイッチS1がオン状態にされる。以後、クロックCKの到来に無関係にJKフリップフロップ回路JKFF2では上記状態を維持するので、図1の入力初段回路inv1には、スイッチS1のオン状態により外部入力端子ETから入力された入力信号の供給が継続して行われる。これにより、半導体集積回路装置では、外部入力端子ETからの入力信号に応答した所定のデジタル信号処理を行う通常動作モードとされる。
【0021】
図6には、この発明に係る半導体集積回路装置における入力回路の他の一実施例の概略回路図が示されている。この実施例では、NBTI回復のための電圧V1が半導体集積回路装置の内部に設けられる。つまり、V1印加回路V1GNは、V1=Vcc+Vddといった昇圧電圧を形成する。これにより、半導体集積回路装置としては、NBTI回復のための特別の電源回路を半導体集積回路装置の外部に設けたり、かかる電圧を半導体集積回路装置に供給するための外部端子が不要となり、半導体集積回路装置の使い勝手の改善が図られる。
【0022】
他の構成、つまりスイッチS1,S2やMOSFETQ1,Q2からなるインバータ回路inv1やその出力を増幅するインバータ回路inv2,inv3は、前記図1の実施例回路と同様であるので、その説明を省略する。
【0023】
図7には、図6のV1印加回路V1GNの一実施例の回路図が示されている。この実施例では、キャパシタC1を用いたブートストラップ回路が利用される。上記キャパシタC1の一方の電極には、スイッチS3を介して電圧Vddの供給が可能にされ、他方の電極にはスイッチS4を介して回路の接地電位の供給が可能にされる。また、上記キャパシタC1の他方の電極には、スイッチS5によって電源電圧Vccの供給が可能にされる。そして、上記キャパシタC1の一方の電極には、前記スイッチS2が設けられる。このスイッチS2により、前記PチャネルMOSFETQ1のゲートに対して、上記キャパシタC1のチャージアップ電圧Vddと、電源電圧Vccとを加えてなるブートストラップ電圧V1の供給が可能にされる。
【0024】
前記図1、図6及び図7の各スイッチS1〜S5は、特に制限されないが、NチャネルMOSFETにより構成される。PチャネルMOSFETを用いるもの、あるいはNチャネルMOSFETとPチャネルMOSFETの並列接続されたCMOSスイッチとしてもよい。PチャネルMOSFETを用いた場合には、前記のようにNBTIによる特性劣化が考えられるが、スイッチとしての機能が失わなければよいので特にPチャネルMOSFETを用いても大きな問題になることはない。
【0025】
図8には、上記ブートストラップ回路による昇圧動作の一例を説明するためのタイミング図が示されている。特に制限されないが、電源立ち上げ直後のスタンバイ状態では、前記のようにスイッチS2をオン状態にしておいて、スイッチS3とS4をオン状態にする。これにより、キャパシタC1には電圧Vddによるチャージアップが実施される。スイッチS2,S3をオフ状態にし、スイッチS5をオン状態にすると、キャパシタC1の他方の電極には前記回路の接地電位に代えて電源電圧Vccが印加される。これにより、キャパシタC1の一方の電極には、上記電源電圧Vcc+Vddのようなブートストラップ電圧が発生され、上記MOSFETQ1のゲートに伝えられる。
【0026】
厳密には、上記スイッチS5がオン状態にされたときにMOSFETQ1のゲートに伝えられる電圧は、入力初段インバータ回路inv1の入力容量等のような寄生容量との電荷分散によって、上記電源電圧Vcc+Vddよりも低い電圧にされる。それ故、かかる電圧低下を見越して上記電圧Vddが設定される。MOSFETQ1のゲート絶縁破壊を考慮しないなら、電圧Vddは電源電圧Vccであってもよい。
【0027】
上記スイッチS5とS4は、インバータ回路に置き換えることができる。つまり、上記スイッチS3がオン状態にされるタイミングで、かかるインバータ回路の入力信号をハイレベルとしてその出力をロウレベルにすれば、スイッチS3のオン状態による電圧Vddと、インバータ回路の出力信号のロウレベル(接地電位)によりキャパシタC1が上記電圧Vddにチャージアップされる。そして、スイッチS3をオフ状態にして、インバータ回路の入力信号をロウレベルにして出力信号をハイレベルに変化させると、同様なブートストラップ動作を実現できる。
【0028】
また、上記スイッチS3は、ダイオード又はダイオード接続のMOSFETに置き換えることもできる。つまり、電圧Vddから上記キャパシタC1にチャージアップ電流を流す方向に接続された一方向性素子により、インバータ回路の出力信号がロウレベルとき、又はスイッチS4がオン状態のとき、キャパシタC1には上記一方向性素子によりチャージアップ動作が行われる。このとき、キャパシタC1の一方の電極には、電圧Vddから一方向性素子の順方向電圧(例えばダイオード接続のMOSFETならしきい値電圧Vth)だけレベル低下した電圧Vdd−Vthがチャージアップ電圧とされる。したがって、前記ブートストラップ動作により得られる昇圧電圧V1は、Vcc+Vdd−Vthとなる。
【0029】
図9には、前記図7の実施例回路のスイッチ制御信号S3〜S5を生成するタイミング発生回路の一実施例の回路図が示されている。クロック信号φ0は、インバータ回路INにより反転される。この反転信号φ1は、1/2分周回路により分周されて信号φ2が形成される。この信号φ2は、1/2分周回路により分周されて信号φ3が形成される。
【0030】
上記3つの信号φ1〜φ3はアンドゲート回路G1に供給されて、その出力から信号S3,S4が形成される。また、信号φ1とφ2は排他的論理和回路EXに供給されて、さらにその出力信号と信号φ3がアンドゲート回路G3に供給されて、その出力から信号S5が形成される。上記のようなアンドゲート回路G1,G2及び排他的論理和回路EXからなる論理回路により、図10のタイミング図に示すように、信号φ1の最初のハイレベルの期間に信号S3,S4が発生され、最初の信号φ1のロウレベル期間と、2番目の信号φ1のハイレベル期間に排他的論理和回路EXの出力が不一致出力のハイレベルを出力するので、信号φ3がハイレベルとの論理積により信号S5が発生させられる。
【0031】
通常動作に移行するまでのスタンバイ状態のときに何回かのブートストラップ動作が行われる。もしも、V1電圧印加回数の制限を行うなら、その回数を上記信号S3〜S5をカウンタ回路で計数し、例えば2回とか4回とか予め決められた回数に到達すると、上記信号φ0の発生を停止させればよい。
【0032】
図11には、この発明に係る半導体集積回路装置の動作の一例を説明するためのフローチャート図が示されている。この実施例の半導体集積回路装置では、電源ON(オン)により、電源ONリセット(パワー・オン・リセット)が実施される。電源ONリセットでは、電源ONによる電源電圧Vccの立ち上がりを検知し、前記JKフリップフロップ回路JKFF1、JKFF2を含む半導体集積回路装置の内部回路がリセット状態にされる。前記JKフリップフロップ回路JKFF1、JKFF2のリセット状態に対応して、例えば前記図1、図6の実施例ではスイッチS1がオフ状態にされ、スイッチS2がオン状態にされて外部から供給される電圧V1又は内部のブートストラップ回路等で形成された電圧V1がPチャネルMOSFETQ1のゲートに加えられて、PチャネルMOSFETQ1のNBTI回復が実施される。
【0033】
スタンバイ状態は、通常動作ときでの外部信号入力の供給が行われない状態である。このときには、前記スイッチS1がオン状態に、スイッチS2がオフ状態に切り換えられて、外部信号入力の可能な状態である。このスタンバイ状態のときに外部信号入力が供給されると、それに対応して動作モードに移行し、半導体集積回路装置が所望の信号処理を行うものとされる。この信号処理に対応して半導体集積回路装置の出力端子からは出力信号が出力される。例えばメモリ回路のデータ端子のように、入出力端子とされるものでは、書き込み動作のときには入力端子として使用され、読み出し動作のときには出力端子として使用される。
【0034】
電源OFF(オフ)リセット動作では、電源OFFの事前動作として前記JKフリップフロップ回路JKFF2等が初期化されて、前記電源ONリセット動作の場合と同様に、スイッチS1がオフ状態にされ、スイッチS2がオン状態にされて外部から供給される電圧V1又は内部のブートストラップ回路等で形成された電圧V1がPチャネルMOSFETQ1のゲートに加えられて、PチャネルMOSFETのNBTI回復が実施される。この動作の終了を待って電源OFF動作が行われる。
【0035】
半導体集積回路装置として、例えば携帯端末装置のデータを保持するスタティック型RAM(ランダム・アクセス・メモリ)のように常にバッテリーバックアップされるものでは長い期間にわたって電源の供給が継続して行われるものがある。このような半導体集積回路装置では、電源ON時と電源OFF時にだけ上記PチャネルMOSFETのNBTI回復を実施したのでは、不十分なことも予測される。したがって、前記スタンバイ状態のときに、上記前記図1、図6の実施例ではスイッチS1をオフ状態にし、スイッチS2をオン状態にして外部から供給される電圧V1又は内部のブートストラップ回路等で形成された電圧V1をPチャネルMOSFETQ1のゲートに加えるというNBTI回復を指示する入力信号端子及びそれ応答する回路が設けられる。
【0036】
上記のように電源ONとき、スタンバイ状態での外部入力又は電源OFFの3つの条件によって、NBTI回復動作を実行する回路を持つ半導体集積回路装置では、それがどのようなシステムに搭載されても必要に応じて適宜にNBTI回復動作を実現できる。もしも、半導体集積回路装置を動作状態にする都度電源ONやOFFを繰り返すものでは、前記電源ONリセット機能又は電源OFFリセット機能のいずれか1つを持つものとしてもよい。また、前記電源ONリセット機能とスタンバイ状態での外部入力によりNBTI回復動作を行うもの又は電源OFFリセット機能とスタンバイ状態での外部入力によりNBTI回復動作を行うものであってもよい。
【0037】
図12には、この発明を説明するためのCMOSインバータ回路の入出力特性図が示されている。図12(A)は、CMOSインバータ回路の入出力特性図が示されている。この特性は、前記NBTIの影響を考慮しないものであり、入力信号Vinに対して出力信号Voutが変化する論理スレッショルド電圧を中心にしてViL(ロウレベルの上限電圧)とViH(ハイレベルの下限電圧)が決められ、かかる電圧条件を満足するような入力信号Vinの供給が要求される。
【0038】
PチャネルMOSFETにおいて、図12(B)に示されるように、NBT劣化が生じると、劣化前に対してPチャネルMOSFETの絶対値的なしきい値電圧が増加してViLがロウレベル側に変動して、入力信号Vinのロウレベルの上限電圧ViLが低下してその分入力信号のマージンが小さくなってしまう。つまり、PチャネルMOSFETのNBT劣化がなければ許容されていた入力信号ViL1であっても、かかるNBT劣化によりハイレベルであるべき出力信号Voutが電源電圧以下の中間レベルと判定される虞れがあるために、ロウレベルの上限電圧がViL2のように変動してしまう。
【0039】
CMOS回路で構成された内部回路では、上記のようなPチャネルMOSFETのNBT劣化があっても、CMOSインバータ回路の出力信号はほぼ電源電圧のようなハイレベル又は回路の接地電位のようなロウレベルにされるので、上記のようにロウレベルマージンが多少低下しても回路の誤動作が生じるような実害は殆どないといっても過言ではない。
【0040】
これに対し、半導体集積回路装置の外部端子から供給される外部入力信号は、それを形成する他の半導体集積回路装置の出力回路の特性や、かかる出力回路で形成された信号を伝搬するプリント配線等の信号伝達経路等の影響等によって上記のようなロウレベルマージンの低下が、入力回路での誤動作を引き起こす大きな原因になる。つまり、外部端子から供給される入力信号を受ける入力回路は、内部回路を構成するインバータ回路とは異なり、NBTIによって回路動作マージンが劣化すると予測される回路と見做すことができるものである。
【0041】
外部端子から供給される入力信号を受ける入力回路の数は、半導体集積回路装置に設けられる膨大な数のインバータ回路やゲート回路に比べて、その数は微々たるものであり、しかもそれの動作マージンが半導体集積回路装置の動作の信頼性に大きな影響を及ぼすものであるため、この実施例のようなNBTI対策を施すことにより、簡単な構成で高い信頼性の半導体集積回路装置を実現することができる。
【0042】
図13には、この発明に係る半導体集積回路装置の一実施例の概略構成図である。大規模半導体集積回路装置100が形成される半導体チップ1の設けられる外部端子としての周辺端子(PAD)には、前記のような内部回路ICKTへの入力信号が半導体チップ1の外部から供給される周辺端子PADiと、内部回路100からの出力信号を半導体チップ1の外部へ出力する周辺端子PADo、あるいは電源電圧Vccが供給される周辺端子VCCや回路の接地電位GNDが供給される周辺端子GNDのような直流電圧を半導体チップ1内の内部回路ICKTなどに供給する周辺端子が存在する。
【0043】
本願では、かかる周辺端子PADのうち、入力信号を供給する周辺端子PADiに対応して設けられる複数の入力回路Iに対して、前記図1、図6のような電位発生回路回路(V1GEN,S2)が付加される。すなわち、電位発生回路回路(V1GEN,S2)は、複数の入力回路Iに級数化されてよい。ただし、スイッチS1は共通化されないで、1つPADiに対して1つ設けられる。尚、図中では、図面の簡素化のために、スイッチS1は記載されていないが、当業者には容易に理解されるであろう。
【0044】
図13には、さらに、上記集積回路装置100がスタンバイ動作の時、前記図1、図6に示されるスイッチS1をオフ状態にし、かつ、スイッチS2をオン状態にし、内部のブートストラップ回路等で形成された電圧V1をPチャネルMOSFETQ1のゲートに加えるというNBTI回復を指示する入力信号端子PADc及びそれ応答する制御回路CONTが設けられる。制御回路CONTを制御するための入力信号CNTは、上記入力信号端子PADc結合された外部半導体装置200から選択的に供給される。したがって、上記外部半導体装置200は、上記半導体装置100のスタンバイを認識する機能と、上記半導体装置100のスタンバイ状態時に選択的に制御信号CNTを出力する機能とを有する。
【0045】
図14には、この発明に係る半導体集積回路装置における入力回路の一実施例の具体的回路図が示されている。この実施例では、半導体集積回路装置の搬送やハンドリング等によって生じる外部端子ETからの静電気によってMOSFETQ1及びQ2のゲート絶縁破壊等を防止するための静電破壊防止回路が設けられる。かかる静電破壊防止回路として、外部端子ETに静電気による正の高電圧の印加に対応して外部端子ETから電源電圧Vccに向かう方向に電流を流すダイオードD1、ダイオード形態のPチャネルMOSFETQ3が設けられる。また、上記外部端子ETに静電気による負の高電圧の印加に対応して回路の接地電位(GND)から外部端子ETに向かう方向に電流を流すダイオードD2、ダイオード形態のNチャネルMOSFETQ4が設けられる。
【0046】
このような静電保護回路が外部端子ETに接続されている場合、入力初段のインバータ回路INVを構成するPチャネルMOSFETQ1のゲートに、前記NBTI回復のために電源電圧Vcc以上の正電圧V1を印加すると、上記ダイオードD1,MOSFETQ3等を通して電源電圧Vccに向かう電流が流れてしまう。そこで、回復電圧印加回路(図6のS1,S2,V1GNを含む)では、前記のようなスイッチS1が設けられ、そのオフ状態により上記静電破壊防止回路を含んだ外部端子側と電気的に切り離した状態として、スイッチS2のオン状態によりNBTI回復のための電圧V1を供給するものである。
【0047】
このようなスイッチS1とS2の切り換えによる回復電圧印加回路は、上記NBTIの影響によって回路マージンが低下すると予測される回路が内部回路で形成された入力信号を受ける回路であっても利用できる。つまり、スイッチS1をオフ状態にすることにより、前段回路がどのような回路であるか、あるいはどのような動作状態であるかを考慮する必要がなくなる。そして、スイッチS2のオン状態により回復のための電圧V1を正しく印加することができるので、所望のNBTI回復動作を行わせることができる。
【0048】
図15には、この発明を説明するためのMOSFETの特性図が示されている。同図には、CMOSインバータ回路のロウレベルの上限値ViLの特性がVthとして示されている。つまり、CMOSインバータ回路を構成するPチャネルMOSFETに対して、125°Cの温度雰囲気中にゲートとソース間にVgs=−3.4Vの電圧を印加すると、時間の経過とともにCMOSインバータ回路の論理しきい値電圧Vthのロウレベルの上限値Vthが低下する。上記バイアス状態を約1000秒を継続してストレスを与え、その後にゲートとソース間にVgs=1.0Vを100秒間印加すると、上記電圧Vthが急激に回復し、ほぼもとの状態に復帰するものとなる。本願発明では、MOSFETのこのような特性を利用して、NBTI回復動作を行わせるものである。
【0049】
図16には、PチャネルMOSFETの一実施例のデバイス構造図が示されている。この実施例のPチャネルMOSFETはP導電型半導体基板に形成されたN導電型ウェル領域6内に形成される。PチャネルMOSFETは、ゲート酸化膜3、ゲート酸化膜3上に形成されたP+ゲート1と、上記ゲート3の両側に設けられた側壁酸化膜7、上記N導電型ウェル領域6内に形成されたP導電型ソース・ドレイン領域2、上記P導電型ソース・ドレイン領域2の横に設けられた低濃度P導電型領域(LDD)4,及び、短チャネル効果防止のためのN導電型ポケット領域5を有する。ゲート酸化膜3は、ゲート・基板間のリーク電流低減のために、窒素Nを含むNO膜により構成される。ここで言うNO膜とは、シリコン酸化膜に窒素を含んだ酸窒化膜される。
【0050】
このようなゲート酸化膜としてのNO膜は、P+ゲート1からのB(ボロン)の基板側への漏れ対策、及び、NチャネルMOSFETのホットキャリア耐性向上対策としても有効である。たとえば、NO膜内における窒素Nの濃度は、0.5〜6atom%程度のような値にされる。ゲート酸化膜内の窒素濃度がこのような値にされると、NTBI劣化の発生が顕著となる。このようなゲート電極及びゲート絶縁膜(NO)を使用した場合、上記NBTI特性劣化が生じやすい傾向にあるので、かかるPチャネルMOSFETを入力回路として用いる各種半導体集積回路装置に本願発明は有益なものとなる。ただし、図中のポケット領域5はホットキャリア耐性が小さい場合は無くなることもあり得る。
【0051】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図6の実施例において、V1印加回路は、各入力初段回路に設けるようにするものの他、複数の回路に対して共通に設けるものとしてもよい。ただし、スイッチS2は各入力初段回路に一対一に対応して設けられることはいうまでもない。
【0052】
また、半導体集積回路装置がダイナミック型RAMのようにワード線の選択回路等の動作に必要な昇圧回路を備えるものでは、かかる昇圧回路で形成された電圧を上記電圧V1として併用するものであってもよい。つまり、上記NBTI回復動作が行われるのはRAM等が書き込み動作や読み出し動作が行われないデータ保持状態、つまりはスタンバイ状態であるので、上記昇圧回路の電圧をNBTI回復動作に利用しても問題は生じない。この発明は、PチャネルMOSFETを含む半導体集積回路装置に広く利用することができる。
【0053】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。MOSFET回路を構成するPチャネルMOSFETのうち、NBTIによって回路動作マージンが劣化すると予測されるMOSFETをターゲットとして、そのゲートに信号供給を行う伝達経路に第1スイッチを設け、所定の動作モードのときに上記第1スイッチをオフ状態にし、かつ、上記MOSFETのゲートにチャネル電圧よりも絶対値的に高い電圧を供給する回復電圧印加回路を設けることにより、簡単な構成でNBTI対策機能を備えた高信頼性の半導体集積回路装置を得ることができる。
【図面の簡単な説明】
【図1】この発明に係る半導体集積回路装置における入力回路の一実施例を示す概略回路図である。
【図2】図1のスイッチS1とS2の制御信号を生成する制御回路の一実施例を示す回路図である。
【図3】図2の制御回路の動作の一例を説明するためのタイミング図である。
【図4】図2の制御回路の他の一実施例を示す回路図である。
【図5】図4の制御回路の動作の一例を説明するためのタイミング図である。
【図6】この発明に係る半導体集積回路装置における入力回路の他の一実施例を示す概略回路図である。
【図7】図6のV1印加回路の一実施例を示す回路図である。
【図8】図7のブートストラップ回路による昇圧動作の一例を説明するためのタイミング図である。
【図9】図7のスイッチ制御信号S3〜S5を生成するタイミング発生回路の一実施例を示す回路図である。
【図10】図9のタイミング発生回路の動作を説明するためのタイミング図である。
【図11】この発明に係る半導体集積回路装置の動作の一例を説明するためのフローチャート図である。
【図12】この発明を説明するためのCMOSインバータ回路の入出力特性図である。
【図13】この発明に係る半導体集積回路装置の一実施例を示す概略構成図である。
【図14】この発明に係る半導体集積回路装置における入力回路の一実施例を示す具体的回路図である。
【図15】この発明を説明するためのCMOSインバータ回路の特性図である。
【図16】この発明に用いられるPチャネルMOSFETの一実施例のデバスイ構造図である。
【符号の説明】
Q1〜Q4…MOSFET、S1〜S4…スイッチ、inv1〜inv3…CMOSインバータ回路、C1…キャパシタ、IN…インバータ回路、G1,G2…ゲート回路、EX…排他的論理和回路、D1,D2…ダイオード。
Claims (26)
- PチャネルMOSFETを含むMOSFET回路を備え、
上記MOSFET回路を構成するMOSFETのうち、NBTIによって回路動作マージンが劣化すると予測されるMOSFETのゲートに信号供給を行う伝達経路に設けられた第1スイッチと、
所定の動作モードのときに上記第1スイッチをオフ状態にし、かつ、上記MOSFETのゲートにチャネル電圧よりも絶対値的に高い電圧を供給する電圧印加回路を設けてなることを特徴とする半導体集積回路装置。 - 請求項1において、
上記電圧印加回路は、第2スイッチと電圧回路とを備え、
上記所定の動作モードは、電源投入時、電源遮断あるいは外部端子から所定の制御信号が入力されたタイミングのいずれか少なくとも1の動作のときに設定されて、上記第1のスイッチをオフ状態にし、上記第2スイッチをオン状態にして上記電圧回路で形成された電圧を上記PチャネルMOSFETのゲートに伝えるものであることを特徴とする半導体集積回路装置。 - 請求項2において、
上記MOSFET回路はPチャネルMOSFETとNチャネルMOSFETからなるCMOS回路により構成され、
上記NBTIによって回路動作マージンが劣化すると予測されるMOSFETは、外部端子から入力される入力回路を構成するPチャネルMOSFETであることを特徴とする半導体集積回路装置。 - 請求項3において、
上記外部端子と上記第1スイッチとの間には、静電破壊防止回路が設けられるものであることを特徴とする半導体集積回路装置。 - 請求項4において、
上記電圧回路は、上記PチャネルMOSFETのソースが接続された電源電圧よりも高い電圧を生成するブートストラップ回路からなることを特徴とする半導体集積回路装置。 - 請求項4において、
上記電圧回路は、上記電圧が供給される外部端子を備える回路からなることを特徴とする半導体集積回路装置。 - PチャネルMOSFETとNチャネルMOSFETを含む複数のCMOS論理回路と、
上記複数のCMOSMO回路のうち、所定のCMOS論理回路に含まれるPチャネルMOSFETのゲートに設けられた第1スイッチ素子と、
上記PチャネルMOSFETのゲートに、上記PチャネルMOSFETのソースに供給される第1電圧よりも絶対値的に高い第2電圧を供給する電圧印加回路を設けてなることを特徴とする半導体集積回路装置。 - 請求項7において、
上記電圧印可回路が上記PチャネルMOSFETのゲートに上記第2電圧を供給すべき時、上記第1スイッチ素子はオフ状態にされることを特徴とする半導体集積回路装置。 - 請求項8において、
上記第1スイッチ素子のオフ状態は、電源投入時、電源遮断時あるいは外部端子からの所定の制御信号の入力時から選択された少なくとも1の動作のときに設定されることを特徴とする半導体集積回路装置。 - 請求項9において、
上記電圧印加回路は、上記第2電圧を発生する出力ノードを有す電圧発生回路と、上記PチャネルMOSFETの上記ゲートと上記電圧発生回路の上記出力ノードとの間に結合された第2スイッチ素子と含み、
上記電圧発生回路から発生された上記第2電圧は、上記第1スイッチのオフ状態に応答して、上記第2スイッチがオン状態にされることによって、上記PチャネルMOSFETのゲートへ伝達されることを特徴とする半導体集積回路装置。 - 請求項10において、
上記電圧発生回路は、ブートストラップ回路を含むことを特徴とする半導体集積回路装置。 - 請求項11において、
所定のCMOS論理回路に含まれるPチャネルMOSFETは、NBTIによって回路動作マージンが劣化すると予測されるPチャネルMOSFETであることを特徴とする半導体集積回路装置。 - 請求項7において、
所定のCMOS論理回路に含まれるPチャネルMOSFETは、NBTIによって回路動作マージンが劣化すると予測されるPチャネルMOSFETであることを特徴とする半導体集積回路装置。 - 請求項7において、
上記所定のCMOS論理回路は、外部端子から入力信号が供給される入力回路であることを特徴とする半導体集積回路装置。 - 請求項14において、
上記外部端子と上記第1スイッチ素子との間に設けられた静電破壊防止回路をさらに含むことを特徴とする半導体集積回路装置。 - 入力信号が供給される第1外部端子と、
PチャネルMOSFETとNチャネルMOSFETを含む入力回路と、
上記第1外部端子と上記PチャネルMOSFETのゲートとの間に設けられた第1スイッチ素子と、
上記PチャネルMOSFETのソースに供給される第1電圧よりも絶対値的に高い第2電圧を供給する出力ノードを有す電圧発生回路と、
上記PチャネルMOSFETの上記ゲートと上記電圧発生回路の上記出力ノードとの間に結合された第2スイッチ素子と含み、
上記第2電圧は、上記第1及び第2スイッチ素子の動作に応答して、上記PチャネルMOSFETの上記ゲートに選択的に供給されることを特徴とする半導体集積回路装置。 - 請求項16において、
上記第2電圧は、上記第1スイッチのオフ状態及び上記第2スイッチのオン状態に応答して、上記PチャネルMOSFETのゲートへ供給されることを特徴とする半導体集積回路装置。 - 請求項17において、
電源投入時、電源遮断時あるいは第2外部端子からの所定の制御信号の入力時から選択された少なくとも1の動作のとき、上記第1スイッチ素子は選択的にオフ状態にされ、上記第2スイッチ素子は選択的にオン状態にされることを特徴とする半導体集積回路装置。 - 請求項18において、
上記第1外部端子と上記第1スイッチ素子との間に設けられた静電破壊防止回路をさらに含むことを特徴とする半導体集積回路装置。 - 請求項19において、
上記電圧発生回路は、ブートストラップ回路を含むことを特徴とする半導体集積回路装置。 - 入力信号が供給される複数の第1外部端子と、
PチャネルMOSFETとNチャネルMOSFETを含む複数の入力回路と、
上記複数の第1外部端子と上記複数の入力回路の各PチャネルMOSFETのゲートとの間に設けられた複数の第1スイッチ素子と、
上記複数の入力回路内の各PチャネルMOSFETのソースに供給される第1電圧よりも絶対値的に高い第2電圧を供給する出力ノードを有す電圧発生回路と、
上記複数の入力回路内の各PチャネルMOSFETのゲートと上記電圧発生回路の上記出力ノードとの間に結合された第2スイッチ素子と含み、
上記第2電圧は、上記第1及び第2スイッチ素子の動作に応答して、上記PチャネルMOSFETの上記ゲートに選択的に供給されることを特徴とする半導体集積回路装置。 - 入力信号が供給される第1外部端子と、PチャネルMOSFETとNチャネルMOSFETを含む入力回路と、上記第1外部端子と上記PチャネルMOSFETのゲートとの間に設けられた第1スイッチ素子と、上記PチャネルMOSFETのソースに供給される第1電圧よりも絶対値的に高い第2電圧を供給する出力ノードを有す電圧発生回路と、上記PチャネルMOSFETの上記ゲートと上記電圧発生回路の上記出力ノードとの間に結合された第2スイッチ素子と、制御信号が供給される第2外部端子とを有する第1半導体集積回路と、
上記第1半導体集積回路の上記第2外部端子に結合され、上記制御信号を選択的に上記半導体集積回路に供給する第2半導体集積回路と、を具備し、
上記制御信号に応答して、上記第2電圧が、上記PチャネルMOSFETの上記ゲートに選択的に供給される半導体システム。 - 上記第1半導体集積装置がスタンバイ動作の時、上記制御信号に応答して上記第1及び第2スイッチ素子の動作が制御され、上記第2電圧が上記PチャネルMOSFETの上記ゲートに選択的に供給されることを特徴とする半導体システム。
- 請求項23において、
上記第1半導体集積回路は、電源投入時、電源遮断時あるいは第2外部端子からの上記制御信号の入力時から選択された少なくとも1の動作のとき、上記第1スイッチ素子は選択的にオフ状態にされ、上記第2スイッチ素子は選択的にオン状態にされることを特徴とする半導体システム。 - 請求項24において、
第1半導体集積回路は、さらに、上記第1外部端子と上記第1スイッチ素子との間に設けられた静電破壊防止回路をさらに含むこと特徴とする半導体システム。 - 請求項25において、
上記電圧発生回路は、ブートストラップ回路を含むことを特徴とする半導体システム。
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