JP6538629B2 - 半導体記憶装置 - Google Patents

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Description

本発明の実施形態は、半導体記憶装置に関する。
ＳＲＡＭ（Static Random Access Memory）の消費電力は、ビット線上の電圧の振幅に対する依存性が強く、振幅が大きくなるほど消費電力が増大する。そして、この振幅は、ＳＲＡＭの製造プロセスへの依存性が強いことが知られている。以下、この振幅を「ＢＬ振幅」と呼ぶ。
このようなプロセス依存性の問題から、ＳＲＡＭの設計時にＢＬ振幅を設定する際には、ＢＬ振幅が最小になるワースト条件でデータの読み出しが正しくできる振幅になるようにＢＬ振幅を設定する。しかしながら、この場合には、ＢＬ振幅が最大になるベスト条件のときに、ＢＬ振幅が必要な最小振幅よりも大きくなるため、ＳＲＡＭの消費電力が過大となってしまう。
一方、消費電力の削減用にダミーセルを用いたタイミング調整方式などが提案されているが、ＳＳプロセスとＦＦプロセスとの間の消費電力の違いが問題となる。ＳＳプロセスやＦＦプロセスとは、ＳＲＡＭのプロセスバラツキを表現するための用語である。ＭＯＳＦＥＴの駆動電流を小さくするプロセスは、ＳＳプロセスと呼ばれ、ＭＯＳＦＥＴの駆動電流を大きくするプロセスは、ＦＦプロセスと呼ばれる。ＳＳプロセスとＦＦプロセスの駆動電流の違いは、ＭＯＳＦＥＴの閾値電圧のバラツキなどが原因で生じる。このようなプロセスバラツキにより、ＢＬ振幅にバラツキが生じる。
特許第５７７７９９１号公報 特開２０１１−８９０９号公報 特許第５１９７２４１号公報
ビット線に起因する消費電力の増大を抑制することが可能な半導体記憶装置を提供する。
一の実施形態によれば、半導体記憶装置は、メモリセルと、前記メモリセルに接続されたワード線と、前記メモリセルに接続されたビット線と、を有するセルアレイを備える。前記装置はさらに、前記セルアレイ内の前記メモリセルに印加される電位を生成する電位生成回路を備える。前記装置はさらに、前記電位に基づいて、前記ワード線上のパルス電圧のパルス幅を制御する制御信号を出力する制御信号出力回路を備える。前記装置はさらに、前記制御信号の値に基づいて前記パルス幅を調整することで、前記パルス電圧の発生中に生じる前記ビット線上の電圧の振幅を制御するパルス幅調整回路を備える。
第１実施形態の半導体記憶装置の構造を示す模式図である。 第１実施形態の半導体記憶装置の構造をより詳細に示す模式図である。 第１実施形態の各メモリセルの構造を示す回路図である。 第１実施形態のＢＬ振幅について説明するための波形図である。 第１実施形態の半導体記憶装置の動作を説明するための波形図である。 第１実施形態の比較例の半導体記憶装置の構造を示す模式図である。 第２実施形態の半導体記憶装置の構造を示す模式図である。 第２実施形態の半導体記憶装置の動作を説明するための波形図である。
以下、本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
図１は、第１実施形態の半導体記憶装置の構造を示す模式図である。図１は、ＳＲＡＭを備える半導体記憶装置を示している。
図１の半導体記憶装置は、セルアレイ１と、タイミング制御回路２と、電位生成回路３と、検出回路４とを備えている。タイミング制御回路２は、パルス幅調整回路の一例である。検出回路４は、制御信号出力回路の一例である。符号Ｒ１は、セルアレイ１と周辺回路に相当する領域を表す。符号Ｒ２は、ＳＲＡＭマクロに相当する領域を表す。
セルアレイ１は、複数のメモリセルと、これらのメモリセルに接続された複数のワード線と、これらのメモリセルに接続された複数のビット線とを有している。本実施形態の各メモリセルは、６つのＭＯＳＦＥＴで構成されるＳＲＡＭセルである。メモリセルの構造の詳細については、後述する。
電位生成回路３は、セルアレイ１内のメモリセルに印加される電位であるプロセス依存電位ＶＳＩＮＴを生成する。プロセス依存電位ＶＳＩＮＴは、後述するイネーブル信号ＥＮがローに変化すると接地電位ＶＳＳから上昇するが（図５参照）、プロセス依存電位ＶＳＩＮＴの上昇率は、ＳＲＡＭの製造プロセスへの依存性が強い。以下、プロセス依存電位ＶＳＩＮＴを、単に「電位ＶＳＩＮＴ」と表記する。
検出回路４は、電位ＶＳＩＮＴを検出し、検出された電位ＶＳＩＮＴに基づいてパルス幅制御信号を出力する。パルス幅制御信号は、ワード線上のパルス電圧のパルス幅（以下「ＷＬ幅」と呼ぶ）を、タイミング制御回路２により制御するための信号である。検出回路４は、電位ＶＳＩＮＴが基準電位Ｖｒｅｆより低い場合には、パルス幅制御信号の値をローに設定し、電位ＶＳＩＮＴが基準電位Ｖｒｅｆより高い場合には、パルス幅制御信号の値をハイに設定する（図５参照）。基準電位Ｖｒｅｆは、所定電位の一例である。
タイミング制御回路２は、半導体記憶装置の内部タイミングを生成および変調する回路であり、クロック信号ＣＬＫに応じて動作する。タイミング制御回路２は、パルス幅制御信号の値に基づいてＷＬ幅を調整することで、上記パルス電圧の発生中に生じるビット線上の電圧の振幅（すなわちＢＬ振幅）を制御する。具体的には、ワード線上の電圧がハイである期間中にパルス幅制御信号の値がハイに変化すると、タイミング制御回路２は、ワード線上の電圧をローに切り替える（図５参照）。これにより、ＷＬ幅が通常時の幅よりも短くなり、その結果、ＢＬ振幅が減少する（図５参照）。
図２は、第１実施形態の半導体記憶装置の構造をより詳細に示す模式図である。
図２に示すように、セルアレイ１は、電源線（ＶＤＤ線）Ｋ１と接地線（ＶＳＳ線）Ｋ２との間に配置されている。また、電位生成回路３は、セルアレイ１と接地線Ｋ２との間に配置されている。セルアレイ１と電位生成回路３は、配線Ｋ３により接続されている。
本実施形態の電位生成回路３は、接地線Ｋ２と配線Ｋ３との間で並列接続されたスイッチ３ａおよびダイオード３ｂを有している。スイッチ３ａとダイオード３ｂはいずれも、ＭＯＳＦＥＴにより構成されている。スイッチ３ａとダイオード３ｂのソース端子とドレイン端子は、接地線Ｋ２または配線Ｋ３に接続されている。スイッチ３ａのゲート端子には、イネーブル信号ＥＮが供給される。ダイオード３ｂのゲート端子は、配線Ｋ３に接続されている。
電位生成回路３により生成される電位ＶＳＩＮＴは、配線Ｋ３上の電位であり、配線Ｋ３を介してセルアレイ１に印加される。検出回路４は、配線Ｋ３に接続されており、配線Ｋ３上の電位ＶＳＩＮＴを検出する。本実施形態の電位生成回路３は、スイッチ３ａとダイオード３ｂとを有し、セルアレイ１のセル電流に基づく電位ＶＳＩＮＴを生成する。
本実施形態では、イネーブル信号ＥＮがローになると、スイッチ３ａがオフになることから、スイッチ３ａとダイオード３ｂの作用により、電位ＶＳＩＮＴがフローティング電位となる。その結果、電位ＶＳＩＮＴは接地電位ＶＳＳから上昇する。なお、電位生成回路３は、電位ＶＳＩＮＴとしてフローティング電位を生成できれば、スイッチ３ａとダイオード３ｂ以外により構成してもよい。
図３は、第１実施形態の各メモリセルの構造を示す回路図である。
本実施形態の各メモリセルは、ｐＭＯＳの第１および第２のロードトランジスタＴｒＬ１、ＴｒＬ２と、ｎＭＯＳの第１および第２のドライバトランジスタＴｒＤ１、ＴｒＤ２と、ｎＭＯＳの第１および第２のトランスファトランジスタＴｒＴ１、ＴｒＴ２とを備えている。図３はさらに、ワード線ＷＬと、ビット線ＢＬ、／ＢＬと、記憶ノードＮ１、Ｎ２とを示している。
第１のロードトランジスタＴｒＬ１と第１のドライバトランジスタＴｒＤ１は、電源線Ｋ１と配線Ｋ３との間で、配線Ｐ１により直列接続されている。また、第１のロードトランジスタＴｒＬ１と第１のドライバトランジスタＴｒＤ１のゲート端子は、配線Ｐ３により接続されている。よって、これら２つのトランジスタＴｒＬ１、ＴｒＤ１は、インバータを構成している。
同様に、第２のロードトランジスタＴｒＬ２と第２のドライバトランジスタＴｒＤ２は、電源線Ｋ１と配線Ｋ３との間で、配線Ｐ２により直列接続されている。また、第２のロードトランジスタＴｒＬ２と第２のドライバトランジスタＴｒＤ２のゲート端子は、配線Ｐ４により接続されている。よって、これら２つのトランジスタＴｒＬ２、ＴｒＤ２は、インバータを構成している。
ここで、第１および第２のロードトランジスタＴｒＬ１、ＴｒＬ２のソース端子は、電源線Ｋ１に接続されているものの、第１および第２のドライバトランジスタＴｒＤ１、ＴｒＤ２のソース端子は、接地線Ｋ２ではなく配線Ｋ３に接続されていることに留意されたい。本実施形態では、各メモリセルと接地線Ｋ２との間に電位生成回路３が設けられている。
第１のロードトランジスタＴｒＬ１と第１のドライバトランジスタＴｒＤ１のドレイン端子は、第２のロードトランジスタＴｒＬ２と第２のドライバトランジスタＴｒＤ２のゲート端子に接続されている。同様に、第２のロードトランジスタＴｒＬ２と第２のドライバトランジスタＴｒＤ２のドレイン端子は、第１のロードトランジスタＴｒＬ１と第１のドライバトランジスタＴｒＤ１のゲート端子に接続されている。よって、これら４つのトランジスタＴｒＬ１、ＴｒＬ２、ＴｒＤ１、ＴｒＤ２は、フリップフロップを構成している。
第１のトランスファトランジスタＴｒＴ１は、配線Ｐ１上の記憶ノードＮ１と、ビット線ＢＬとを電気的に接続するために使用される。第１のトランスファトランジスタＴｒＴ１のソース端子、ドレイン端子、ゲート端子はそれぞれ、記憶ノードＮ１、ビット線ＢＬ、ワード線ＷＬに接続されている。
第２のトランスファトランジスタＴｒＴ２は、配線Ｐ２上の記憶ノードＮ２と、ビット線／ＢＬとを電気的に接続するために使用される。第２のトランスファトランジスタＴｒＴ２のソース端子、ドレイン端子、ゲート端子はそれぞれ、記憶ノードＮ２、ビット線／ＢＬ、ワード線ＷＬに接続されている。
図４は、第１実施形態のＢＬ振幅について説明するための波形図である。
図４(ａ)は、ＳＳプロセスの場合におけるビット線上の電圧の一例を示す。ＳＳプロセスの場合には、ＭＯＳＦＥＴの駆動電流が小さくなり、ＢＬ振幅（ビット線上の電圧の振幅）が小さくなる。図４(ａ)は、ＢＬ振幅が１００ｍＶの例を示しており、これは本実施形態のＢＬ振幅のワースト条件に相当する。
図４(ｂ)は、ＦＦプロセスの場合におけるビット線上の電圧の一例を示す。ＦＦプロセスの場合には、ＭＯＳＦＥＴの駆動電流が大きくなり、ＢＬ振幅が大きくなる。図４(ｂ)は、ＢＬ振幅が２００ｍＶの例を示しており、これは本実施形態のＢＬ振幅のベスト条件に相当する。
本実施形態では、ＢＬ振幅が図４(ａ)のワースト条件でもビット線が機能するように、ＢＬ振幅が設定されている。すなわち、本実施形態のＳＲＡＭは、ＢＬ振幅が１００ｍＶ以上の場合において正常に動作するよう設計されている。しかしながら、この場合には、ＢＬ振幅が図４(ｂ)のベスト条件のときにＳＲＡＭの消費電力が過大となってしまう。そこで、本実施形態では、電位ＶＳＩＮＴに応じてＷＬ幅を調整することで、ＦＦプロセスの場合におけるＢＬ振幅を減少させる。
図５は、第１実施形態の半導体記憶装置の動作を説明するための波形図である。
図５(ａ)は、ＳＳプロセスの場合における各種電圧の時間変化を示す。図５(ｂ)は、ＦＦプロセスの場合における各種電圧の時間変化を示す。具体的には、図５(ａ)および図５(ｂ)は、イネーブル信号、ワード線上の電圧、ビット線上の電圧、電源電位ＶＤＤ、接地電位ＶＳＳ、基準電位Ｖｒｅｆ、プロセス依存電位ＶＳＩＮＴ、およびパルス幅制御信号を示している。本実施形態の基準電位Ｖｒｅｆは、電源電位ＶＤＤと接地電位ＶＳＳとの間の値に設定されている。
まず、図５(ａ)のＳＳプロセスの場合について説明する。
時刻ｔ１にイネーブル信号ＥＮがハイからローに変化し、ワード線上の電圧がローからハイに変化すると、ビット線上の電圧は電源電位ＶＤＤから下降し始め、電位ＶＳＩＮＴは接地電位ＶＳＳから上昇し始める。これらの下降率や上昇率は、ＳＲＡＭの製造プロセスへの依存性が強い。ＳＳプロセスの場合には、ビット線上の電圧はゆるやかに下降し、電位ＶＳＩＮＴはゆるやかに上昇する。
イネーブル信号ＥＮのパルス幅が通常時の幅である場合には、イネーブル信号ＥＮは時刻ｔ２にローからハイに変化する。これは、ワード線上のパルス電圧のパルス幅（ＷＬ幅）についても同様である。一方、検出回路４は、イネーブル信号ＥＮがローである期間中に電位ＶＳＩＮＴが基準電位Ｖｒｅｆに到達すると、パルス幅制御信号の値を変化させてＷＬ幅を変更する。すなわち、時刻ｔ１から時刻ｔ２までに電位ＶＳＩＮＴが基準電位Ｖｒｅｆに到達すると、パルス幅制御信号の値が変化する。しかしながら、図５(ａ)の場合には時刻ｔ２までに電位ＶＳＩＮＴが基準電位Ｖｒｅｆに到達しないため、パルス幅制御信号の値はローに維持される。
次に、図５(ｂ)のＦＦプロセスの場合について説明する。
イネーブル信号ＥＮが時刻ｔ１にハイからローに変化し、ワード線上の電圧がローからハイに変化すると、ビット線上の電圧は電源電位ＶＤＤから下降し始め、電位ＶＳＩＮＴは接地電位ＶＳＳから上昇し始める。ＦＦプロセスの場合には、ビット線上の電圧は迅速に下降し、電位ＶＳＩＮＴは迅速に上昇する。
イネーブル信号ＥＮのパルス幅が通常時の幅である場合には、イネーブル信号ＥＮは時刻ｔ２にローからハイに変化する。これは、ワード線上のパルス電圧のパルス幅（ＷＬ幅）についても同様である。一方、検出回路４は、イネーブル信号ＥＮがローである期間中に電位ＶＳＩＮＴが基準電位Ｖｒｅｆに到達すると、パルス幅制御信号の値を変化させてＷＬ幅を変更する。図５(ｂ)の場合には時刻ｔ３に電位ＶＳＩＮＴが基準電位Ｖｒｅｆに到達するため、パルス幅制御信号の値は時刻ｔ３にローからハイに切り替えられる。
パルス幅制御信号の値が時刻ｔ３にローからハイに変化すると、イネーブル信号ＥＮが時刻ｔ４にローからハイに切り替えられる（矢印Ａ１）。時刻ｔ３と時刻ｔ４との差は、検出回路４から他の回路への信号伝達の遅延時間に相当する。
この場合、タイミング制御回路２は、パルス幅制御信号の値に基づいてＷＬ幅を調整することで、ＢＬ振幅を制御する。具体的には、パルス幅制御信号の値が時刻ｔ３にローからハイに変化すると、タイミング制御回路２は、ワード線上の電圧を時刻ｔ４にハイからローに切り替える（矢印Ａ２）。これにより、ＷＬ幅が通常時の幅よりも短くなり、その結果、ＢＬ振幅が減少する（矢印Ａ３）。ビット線上の電圧は、時刻ｔ４から上昇に転じて、電源電位ＶＤＤに戻る。一方、イネーブル信号ＥＮは時刻ｔ４にハイに変化し、電位ＶＳＩＮＴのフローティング状態が時刻ｔ４に解消されるため、電位ＶＳＩＮＴは、時刻ｔ４から下降に転じて、接地電位ＶＳＳに戻る（矢印Ａ４）。
ワースト条件のＢＬ振幅が１００ｍＶ、ベスト条件のＢＬ振幅が２００ｍＶの場合、基準電位Ｖｒｅｆは例えば、接地電位ＶＳＳよりも約１００ｍＶだけ高く設定される。この場合、時刻ｔ１から時刻ｔ４までの期間はおおむね、時刻ｔ１から時刻ｔ２までの期間の半分程になる。その結果、ビット線に起因する消費電力を、ＦＦプロセスの場合に半分程に低減することができ、ＦＦプロセスの場合の消費電力をＳＳプロセスの場合の消費電力に近づけることができる。
このように、本実施形態によれば、ＦＦプロセスの場合におけるＢＬ振幅を減少させることで、ＢＬ振幅に起因するＳＲＡＭの消費電力の増大を抑制することが可能となる。
図６は、第１実施形態の比較例の半導体記憶装置の構造を示す模式図である。
本比較例の半導体記憶装置は、電位生成回路３と検出回路４とを備えておらず、代わりにセルアレイ１内にダミーセル１ａを備えている。この場合、ＳＲＡＭの待機時にセルアレイ１と周辺回路との電源分離をダミーセル１ａにより実現することで、ＳＲＡＭの待機時の消費電力を削減することができる。
しかしながら、本比較例では、ＳＳプロセスとＦＦプロセスとの間の消費電力の違いについて対処することができない。よって、ＦＦプロセスの場合の消費電力が過大となってしまう。一方、本実施形態によれば、ＢＬ振幅の調整によってこの問題に対処することができる。
以上のように、本実施形態の半導体記憶装置は、プロセス依存電位ＶＳＩＮＴに基づいてＷＬ幅を調整することで、ＢＬ振幅を制御する。よって、本実施形態によれば、ビット線に起因する半導体記憶装置の消費電力の増大を抑制することが可能となる。
（第２実施形態）
図７は、第２実施形態の半導体記憶装置の構造を示す模式図である。
図７の半導体記憶装置は、図２に示す構成要素に加えて、検出タイミング設定回路５を備えている。また、図７の検出回路４は、電位ＶＳＩＮＴが入力される第１入力端子と、基準電位Ｖｒｅｆが入力される第２入力端子と、パルス幅制御信号を出力する出力端子とを有するセンスアンプ（ＳＡ）４ａを備えている。
検出タイミング設定回路５は、ＳＡ４ａが電位ＶＳＩＮＴを検出するタイミングを設定する回路であり、クロック信号ＣＬＫに応じて動作する。検出タイミング設定回路５は、ＳＡ４ａに対して検出タイミング信号を出力する。
ＳＡ４ａは、検出タイミング生成回路５により設定されたタイミングに電位ＶＳＩＮＴを検出する。具体的には、ＳＡ４ａは、検出タイミング信号がローのときには電位ＶＳＩＮＴを検出せず、検出タイミング信号がハイのときに電位ＶＳＩＮＴを検出する（図８参照）。検出タイミング信号がハイのときに電位ＶＳＩＮＴが基準電位Ｖｒｅｆよりも高い場合には、ＳＡ４ａは、パルス幅制御信号の値を変化させてＷＬ幅を変更する。
図８は、第２実施形態の半導体記憶装置の動作を説明するための波形図である。
図８(ａ)のＳＳプロセスの場合の動作は、図５(ａ)と同様である。ただし、ＳＡ４ａは、検出タイミング信号がハイである期間のみに動作する。本実施形態の検出タイミング信号は、時刻ｔ１より後に立ち上がり、時刻ｔ２より前に立ち下がる。これにより、ＳＡ４ａの動作期間を、イネーブル信号ＥＮがローである期間や、ワード線上の電圧がハイである期間の一部に限定することができる。
次に、図８(ｂ)のＦＦプロセスの場合について説明する。
イネーブル信号ＥＮが時刻ｔ１にハイからローに変化し、ワード線上の電圧がローからハイに変化すると、ビット線上の電圧は電源電位ＶＤＤから下降し始め、電位ＶＳＩＮＴは接地電位ＶＳＳから上昇し始める。
検出タイミング設定回路５は、時刻ｔ１より後に検出タイミング信号をローからハイに切り替える。ＳＡ４ａは、検出タイミング信号がハイである期間中に電位ＶＳＩＮＴが基準電位Ｖｒｅｆよりも高いときには、パルス幅制御信号の値を変化させてＷＬ幅を変更する。図８(ｂ)の場合には、この期間中の時刻ｔ３に電位ＶＳＩＮＴが基準電位Ｖｒｅｆに到達するため、パルス幅制御信号の値は時刻ｔ３にローからハイに切り替えられる。
パルス幅制御信号の値が時刻ｔ３にローからハイに変化すると、イネーブル信号ＥＮが時刻ｔ４にローからハイに切り替えられる（矢印Ａ１）。この場合、タイミング制御回路２は、パルス幅制御信号の値に基づいてＷＬ幅を調整することで、ＢＬ振幅を制御する。具体的には、パルス幅制御信号の値が時刻ｔ３にローからハイに変化すると、タイミング制御回路２は、ワード線上の電圧を時刻ｔ４にハイからローに切り替える（矢印Ａ２）。これにより、ＷＬ幅が通常時の幅よりも短くなり、その結果、ＢＬ振幅が減少する（矢印Ａ３）。ビット線上の電圧は、時刻ｔ４から上昇に転じて、電源電位ＶＤＤに戻る。一方、電位ＶＳＩＮＴは、時刻ｔ４から下降に転じて、接地電位ＶＳＳに戻る（矢印Ａ４）。
以上のように、本実施形態の半導体記憶装置は、検出回路４（ＳＡ４ａ）が電位ＶＳＩＮＴを検出するタイミングを、検出タイミング設定回路５により設定されたタイミングに限定する。よって、本実施形態によれば、検出回路４をこのタイミングだけ動作させることで、検出回路４の消費電力を削減することが可能となり、これにより、半導体記憶装置の消費電力の増大をさらに抑制することが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置は、その他の様々な形態で実施することができる。また、本明細書で説明した装置の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：セルアレイ、１ａ：ダミーセル、２：タイミング制御回路、
３：電位生成回路、３ａ：スイッチ、３ｂ：ダイオード、
４：検出回路、４ａ：センスアンプ、５：検出タイミング設定回路

Claims (6)

  1. メモリセルと、前記メモリセルに接続されたワード線と、前記メモリセルに接続されたビット線と、を有するセルアレイと、
    前記セルアレイ内の前記メモリセルに印加される電位を生成する電位生成回路と、
    前記電位に基づいて、前記ワード線上のパルス電圧のパルス幅を制御する制御信号を出力する制御信号出力回路と、
    前記制御信号の値に基づいて前記パルス幅を調整することで、前記パルス電圧の発生中に生じる前記ビット線上の電圧の振幅を制御するパルス幅調整回路と、
    を備える半導体記憶装置。
  2. 前記電位生成回路は、並列接続されたダイオードおよびスイッチを有する、請求項１に記載の半導体記憶装置。
  3. 前記電位生成回路は、前記電位としてフローティング電位を生成する、請求項１または２に記載の半導体記憶装置。
  4. 前記制御信号出力回路は、前記電位が所定電位に到達した場合に、前記制御信号の値を変化させて前記パルス幅を変更する、請求項１から３のいずれか１項に記載の半導体記憶装置。
  5. 前記セルアレイは、電源線と接地線との間に設けられており、
    前記電位生成回路は、前記セルアレイと前記接地線との間に設けられている、
    請求項１から４のいずれか１項に記載の半導体記憶装置。
  6. 前記制御信号出力回路が前記電位を検出するタイミングを設定する検出タイミング設定回路をさらに備え、
    前記制御信号出力回路は、前記検出タイミング設定回路により設定されたタイミングに前記電位を検出する、請求項１から５のいずれか１項に記載の半導体記憶装置。
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