JP6841717B2 - 半導体装置 - Google Patents
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Description
<半導体装置の構成>
図1は、本発明の実施の形態1に係る半導体装置の構成の一例を示すブロック図である。半導体装置1は、図1に示すように、例えば、CPU10、メモリ部20、ワード線制御部30、I/O制御部40、アドレスデコーダ50、メモリ部電位制御部60等を備えている。
次に、メモリ部電位制御部60による、メモリセルMCに印加される電位の調整方法について説明する。なお、メモリ部電位制御部60を用いた電位の調整は、例えば、主に製品のテスト時に行われる。
本実施の形態によれば、電源線ARVSSには、第2の電位調整部62のトランジスタP62、N62を介して電源線VDDから第2の電流が供給される。この構成によれば、電源線ARVSSには、第2の電流が流れ込むので、電源線ARVSSの電位を急速に上昇させ、上昇した電位で安定させることができる。これにより、電源線ARVSSの電位を短時間で電源線VSSよりわずかに高い所定の電位に設定することができる。また、これにより、メモリセルMCのデータ保持の能力を損なうことなく製品のテスト時間が短縮される。
次に、本発明の実施の形態2について説明する。本実施の形態では、メモリ部電位制御部において第2の電流の電流量が調整される場合について説明する。なお、以下では、前述の実施の形態と重複する箇所については、原則としてその説明を省略する。
次に、メモリ部電位制御部160による、メモリセルMCに印加される電位の調整方法について説明する。
次に、本発明の実施の形態3について説明する。本実施の形態では、第2の電流の供給が開始されたのち所定の電流供給時間が経過すると、メモリ部電位制御部は第2の電流の供給を停止する場合について説明する。
次に、メモリ部電位制御部260による、メモリセルMCに印加される電位の調整方法について説明する。図7は、本発明の実施の形態3に係る各信号の電位の時間変化の一例を示すタイミングチャート図である。図7では、信号線RS、電流供給切替信号RSI、反転信号RSDのそれぞれの電位が示されている。
次に、本発明の実施の形態4について説明する。本実施の形態では、電流供給時間を調整するその他の例について説明する。図9は、本発明の実施の形態4に係るメモリ部電位制御部の構成の一例を示す図である。なお、図9では、メモリ部電位制御部360及び複数のメモリセルブロックMBが示されている。
次に、負荷容量C368aの配置について説明する。図10は、本発明の実施の形態4に係るメモリ部電位制御部の構成の一例を示すレイアウト図である。図10では、第1の電位調整部61、第2の電位調整部162を構成するトランジスタP62、N62、P162a、P162b、電流供給時間調整部DLYの負荷容量368aのレイアウトの一例が示されている。また、図10では、一部のメモリセルMCのレイアウトの一例が示されている。
次に、メモリ部電位制御部360による、メモリセルMCに印加される電位の調整方法について説明する。図11は、本発明の実施の形態4に係るメモリ部電位制御部により調整された電源線の電位の変化を示す図である。なお、図11では、電源線ARVSSの電位の変化が示されている。また、図11では、メモリブロックMBあたりのメモリセルMCの個数に多寡に応じた電源線ARVSSの電位の変化が示されている。
本実施の形態によれば、前述の実施の形態における効果に加え、以下の効果が得られる。本実施の形態によれば、電流供給時間調整部DLYは、電流供給時間調整信号RSDLYに基づいて第2の電流の電流供給時間を調整する。この構成によれば、電流供給時間を自在に調整することができるので、電流供給時間を適切に調整することが可能となる。これにより、安定したときの電源線ARVSSの電位の上昇が抑えられ、電位調整に要する消費電力が抑えられる。
次に、本発明の実施の形態5について説明する。これまでの実施の形態では、低電位側の電源線ARVSSの電位のみを調整していたが、本実施の形態では、高電位側の電位も調整する場合について説明する。
次に、メモリ部電位制御部460による、メモリセルMCに印加される電位の調整方法について説明する。なお、以下では、主に電源線ARVDDの電位調整について説明し、必要に応じて電源線ARVSSの電位調整についても説明することとする。
次に、本発明の実施の形態6について説明する。本実施の形態では、電源線ARVSSと電源線ARVDDとが電位調整部を介して接続される場合について説明する。図14は、本発明の実施の形態6に係るメモリ部電位制御部の構成の一例を示す図である。なお、図14では、メモリ部電位制御部560及び複数のメモリセルMCが示されている。
次に、メモリ部電位制御部560による、メモリセルMCに印加される電位の調整方法について説明する。図15は、本発明の実施の形態6に係るメモリ部電位制御部により調整された電源線の電位の変化を示す図である。なお、図15では、電源線ARVSS、ARVDDの電位の変化が示されている。また、図15では、本実施の形態による電位調整が行われない場合の電位の変化、及び前述した実施の形態5における電源線ARVSS、ARVDDの電位の変化も示されている。
次に、本発明の実施の形態7について説明する。前述の実施の形態では、メモリ部電位制御部により、電源線VDDを起源とする電流を供給することにより、電源線ARVSSの電位を調整している。これらの構成は、例えば低温状態や常温状態のようなリーク電流が少ないような場合であってもテスト時間を短縮することを可能にした。
次に、メモリ部電位制御部660による、メモリセルMCに印加される電位の調整方法について説明する。なお、メモリ部電位制御部660を用いた電位の調整は、例えば、主に高温状態における製品のテスト時に行われる。
信号線NMA、RSがともにハイレベルに設定されると、ゲート回路G8はローレベルの信号を出力する。また、ゲート回路G9は、ハイレベルの信号を出力する。このとき、第6の電位調整部666のトランジスタN666aのゲートには、ローレベルの信号が入力される。また、トランジスタP666aのゲートには、ハイレベルの信号が入力される。したがって、トランジスタP666a、N666aはともにオフ状態となる。また、トランジスタN666bのゲートには、ハイレベルの信号が入力され、トランジスタN666bはオン状態となる。これにより、トランジスタN666のゲートには、トランジスタN666bを介してローレベルの信号が入力され、トランジスタN666はオフ状態となる。これにより、トランジスタN666を介した第6の電流の供給は行われない。
次に、信号線NMAがローレベル、信号線RSがハイレベルに設定された場合について説明する。この場合、ゲート回路G8はハイレベルの信号を出力する。また、ゲート回路G9は、ローレベルの信号を出力する。このとき、トランジスタN666aのゲートには、ハイレベルの信号が入力される。また、トランジスタP666aのゲートには、ハイレベルの信号が入力される。したがって、トランジスタP666aはオフ状態となり、トランジスタN666aはオン状態となる。また、トランジスタN666bのゲートには、ローレベルの信号が入力され、トランジスタN666bはオフ状態となる。これにより、トランジスタN666の他方の端部(電源線ARVSS)は、トランジスタN666aを介してトランジスタN666のゲートと接続される。すなわち、トランジスタN666は、トランジスタN666aを介してダイオード接続されることとなる。
次に、信号線NMAがローレベル、信号線RSがローレベルに設定された場合について説明する。この場合、ゲート回路G8はローレベルの信号を出力する。また、ゲート回路G9は、ローレベルの信号を出力する。このとき、トランジスタN666a、P666aのゲートには、ローレベルの信号が入力される。したがって、トランジスタP666aはオン状態となり、トランジスタN666aはオフ状態となる。また、トランジスタN666bのゲートには、ローレベルの信号が入力され、トランジスタN666bはオフ状態となる。これにより、トランジスタN666のゲートには、ハイレベルの信号が入力される。したがって、トランジスタN666はオン状態となる。ただし、トランジスタN666aがオフ状態となっているので、トランジスタN666は第2の状態のようにダイオード接続されているわけではない。
前述したこれらの実施の形態以外にも、本発明の半導体装置は以下の構成を備えていてもよい。例えば、メモリ部電位制御部は、メモリ部電位制御部は、図12に示す第3の電位調整部463、第4の電位調整部464、ゲート回路G1、G2等で構成され、電源線ARVDDの電位のみを調整するようにしてもよい。
Claims (16)
- 第1のソース及び第2のソースから印加される電圧により駆動するメモリセルを有するメモリ部と、
前記メモリセルに印加される前記電圧の電位を調整するメモリ部電位制御部と、
を備え、
前記メモリ部電位制御部は、第1の電位調整部と、第2の電位調整部と、を有し、
前記第1の電位調整部を介して前記第1のソースと前記メモリセルの第1の端部との間に第1の電流を供給し、前記第2の電位調整部を介して前記第2のソースと前記メモリセルの前記第1の端部との間に第2の電流を供給し、前記第1の電流と、前記第2の電流と、前記メモリセルの前記第1の端部と第2の端部との間に流れるリーク電流と、に基づいて前記メモリセルの前記第1の端部の電位を調整し、
前記第1の電位調整部は、前記第2の電位調整部よりも電流供給能力が高くなるように構成されている、
半導体装置。 - 請求項1に記載の半導体装置において、
前記第2の電位調整部は、前記メモリセルのリーク電流より電流値が大きい前記第2の電流を供給するように構成されている、
半導体装置。 - 請求項2に記載の半導体装置において、
前記第2の電位調整部が複数の前記メモリセルの前記第1の端部と接続されており、
前記第2の電位調整部は、複数の前記メモリセルのリーク電流の総和より大きい前記第2の電流を供給するように構成されている、
半導体装置。 - 請求項1に記載の半導体装置において、
前記第1の電位調整部は、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)で構成され、前記第1の電流を流すトランジスタを有し、
前記第2の電位調整部は、MOSFETで構成され、前記第2の電流を流すトランジスタを有し、
前記第1の電位調整部の前記トランジスタのチャネル長に対するチャネル幅の比率が、前記第2の電位調整部の前記トランジスタのチャネル長に対するチャネル幅の比率より大きくなるように、前記第1の電位調整部の前記トランジスタ、及び前記第2の電位調整部の前記トランジスタが構成されている、
半導体装置。 - 請求項1に記載の半導体装置において、
前記第1の電位調整部は、第1のダイオード接続トランジスタを有し、
前記第1のダイオード接続トランジスタを介して前記第1の電流を供給するように構成されている、
半導体装置。 - 請求項1に記載の半導体装置において、
前記第2の電位調整部は、第2のダイオード接続トランジスタを有し、
前記第2のダイオード接続トランジスタを介して前記第2の電流を供給するように構成されている、
半導体装置。 - 請求項1に記載の半導体装置において、
前記メモリ部電位制御部は、前記第2の電位調整部を介した前記第2の電流の供給を開始したのち、所定の電流供給時間が経過すると前記第2の電流の供給を停止する、
半導体装置。 - 請求項7に記載の半導体装置において、
前記メモリ部電位制御部は、前記第2の電位調整部を介した前記第2の電流の供給のオンとオフとを切り替える電流供給切替信号を生成し、生成した前記電流供給切替信号を前記第2の電位調整部へ出力する電流供給切替信号生成部を有し、
前記電流供給切替信号生成部は、前記第2の電流を供給する前記電流供給切替信号を出力したのち、所定の前記電流供給時間が経過すると、前記第2の電流の供給を停止する前記電流供給切替信号を出力する、
半導体装置。 - 請求項8に記載の半導体装置において、
前記電流供給切替信号生成部に電流供給時間調整部を備え、
前記電流供給切替信号生成部は、前記電流供給切替信号に基づいた電流供給時間調整信号を生成し、
前記電流供給時間調整部は、前記電流供給時間調整信号に基づいて前記電流供給時間を調整する、
半導体装置。 - 請求項9に記載の半導体装置において、
前記電流供給時間調整部が負荷容量で構成されている、
半導体装置。 - 請求項10に記載の半導体装置において、
前記電流供給時間調整部の前記負荷容量の容量値は、前記第2の電位調整部と接続されている前記メモリセルの個数に基づいて設定されている、
半導体装置。 - 請求項11に記載の半導体装置において、
前記メモリ部は、複数の前記メモリセルを含むメモリブロックを複数有し、
前記メモリ部電位制御部は、それぞれの前記メモリブロックに対応する前記第2の電位調整部を有し、
前記負荷容量の容量値は、前記メモリブロックに設けられた前記メモリセルの個数に基づいて設定される、
半導体装置。 - 請求項12に記載の半導体装置において、
複数の前記メモリブロックは、第1の方向に沿って配置され、
それぞれの前記メモリブロックでは、複数の前記メモリセルが、前記第1の方向及び第2の方向に沿ってマトリクス状に配置され、
前記負荷容量は、端部の前記メモリブロックの前記第1の方向の側の近傍に、前記第2の方向に沿って配置されている、
半導体装置。 - 請求項12に記載の半導体装置において、
前記第1の電位調整部及び前記第2の電位調整部は、対応する前記メモリブロックの第2の方向の側の近傍に、第1の方向に沿って配置されている、
半導体装置。 - 請求項1に記載の半導体装置において、
前記メモリ部電位制御部は、前記第2のソースと前記メモリセルの第2の端部との間に設けられた第3の電位調整部と、前記第1のソースと前記メモリセルの前記第2の端部との間に設けられた第4の電位調整部と、を有し、
前記第3の電位調整部を介して前記第2のソースと前記第2の端部との間に供給される第3の電流と、前記第4の電位調整部を介して前記第1のソースと前記第2の端部との間に供給される第4の電流と、前記メモリセルの前記第1の端部と前記第2の端部との間に流れる前記リーク電流と、に基づいて前記メモリセルの前記第2の端部の電位を調整する、
半導体装置。 - 第1のソース及び第2のソースから印加される電圧により駆動するメモリセルを有するメモリ部と、
前記メモリセルに印加される前記電圧の電位を調整するメモリ部電位制御部と、
を備え、
前記メモリ部電位制御部は、前記第1のソースと前記メモリセルの第1の端部との間に設けられた第1の電位調整部と、前記第2のソースと前記メモリセルの第2の端部との間に設けられた第3の電位調整部と、前記第1の端部と前記第2の端部との間に設けられた第5の電位調整部と、を有し、
前記第1の電位調整部を介して前記第1のソースと前記メモリセルの第1の端部との間に供給される第1の電流と、前記第5の電位調整部を介して前記メモリセルの前記第1の端部と前記第2の端部との間に供給される第5の電流と、前記メモリセルの前記第1の端部と第2の端部との間に流れるリーク電流と、に基づいて前記メモリセルの前記第1の端部の電位を調整し、前記第3の電位調整部を介して前記第2のソースと前記メモリセルの第2の端部との間に供給される第3の電流と、前記第5の電位調整部を介して前記メモリセルの前記第1の端部と前記第2の端部との間に供給される第5の電流と、前記メモリセルの前記第1の端部と第2の端部との間に流れる前記リーク電流と、に基づいて前記メモリセルの前記第2の端部の電位を調整する、
半導体装置。
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