JP2006099937A - 半導体装置 - Google Patents

Abstract

【課題】本発明は、無駄な電力消費を低減することができる半導体装置を提供する。
【解決手段】本発明は、リフレッシュ動作が不要な半導体装置であって、行列状に配置され、データを記憶する記憶回路１と、記憶回路１からデータの読み出しを行う第１の信号線ＢＬ，／ＢＬと、記憶回路１と第１の信号線ＢＬ，／ＢＬとの接続を制御する信号を行う第２の信号線ＷＬと、第１の信号線ＢＬ，／ＢＬにおける電位変化、もしくは電流変化を検知してデータを読み出し判定するセンスアンプ回路８と、センスアンプ回路８が活性している期間、第１の信号線ＢＬ，／ＢＬにおける電位変化、もしくは電流変化を緩和させる緩和手段ＳＷとを備える。
【選択図】図１

Description

本発明は、半導体装置に係る発明であって、特に、低消費電力化が可能な記憶部を持つ半導体装置に関するものである。

近年、システムＬＳＩ等に搭載されるスタティックランダムアクセスメモリ（以下、ＳＲＡＭともいう）やマルチポートメモリ等は、記憶規模が増加すると共に動作周波数が高くなっている。それに伴いＳＲＡＭ等では、動作電力の増大が問題となっている。ＳＲＡＭ等の動作時における消費電力は、ビット線での信号の振幅により生じる、充放電の電流の占める割合が大きい。そのため、ＳＲＡＭ等の動作電力を低減するためには、このビット線での充放電の電流を抑えることが重要となる。

ＳＲＡＭの場合、データの読み出し時にワード線が立ち上がると、メモリセル回路に保持されているデータによって、ビット線対の一方の電位が徐々に下がってくる。それと共に、ビット線対に接続されたＩＯ線対のうち、列デコーダで選択されたＩＯ線対の一方も同様に下がってくる。ビット線対（ＩＯ線対）の電位差が十分得られるタイミングで、センスアンプ回路においてＩＯ線対の電位差を増幅して、読み出したいセルのデータが”１”であるか”０”であるかを判定する。

本来、センスアンプ回路がデータを判定するタイミングに、ワード線が非活性化すれば、当該タイミング以降にビット線対の一方の電位が下がり続けることはなく、無駄な電流が流れ、余分な電力を消費してしまうことはない。しかしながら、当該タイミングにワード線を非活性化するには、タイミング設計の最適化が難しく、プロセスばらつきなどを考慮すると動作マージンを確保する必要があった。つまり、動作マージン確保のためには、当該タイミングからワード線を非活性化するまでの時間をある程度確保する必要があった。

上記のように、ワード線が非活性化されるまでの動作マージンを大きく取ると、その間、活性化されたメモリセルによってビット線対の電位が必要以上に下がってしまう。これにより、ビット線対に無駄な電流が流れ、プリチャージする際、必要以上の電力を必要とすることになる問題があった。

以上の問題を解決するために、非特許文献１では、レプリカ回路を用いてワード線をローカルに非活性化するような方法も提案されている。

"A Replica technique for wordline and sense control in low-power SRAMS," IEEE Journal of Solid-State Circuits,Vol.33,pp.1208-1219,Aug.1998.

しかし、非特許文献１では、ワード線を非活性化させるタイミングとしてレプリカビット線を用いてローカルに制御しているに過ぎず、データを判定するタイミングが、ワード線を非活性化するタイミングより、必ず早いことを補償するものではない。従って、半導体装置によっては、プロセスばらつきによりデータを判定するタイミングが、ワード線を非活性化するタイミングより遅くなることが考えられる。

データを判定するタイミングが遅くなると、ビット線対の電位差を十分に得ることができず、正しいデータをセンスアンプ回路で読み出すことができない危険性があるという問題がある。そこで、非特許文献１の場合であっても、結果的にはセンスアンプ回路でデータを取り出し、しばらくしてからワード線を非活性化するように動作マージンを確保する必要があった。つまり、動作マージンを確保するため、非特許文献１であっても、データを判定してからワード線が非活性化されるまでの間、ビット線対の電位は下がり続け余分な電力を消費することになる。

そこで、本発明は、無駄な電力消費を低減することができる半導体装置を提供することを目的とする。

本発明に係る解決手段は、リフレッシュ動作が不要な半導体装置であって、行列状に配置され、データを記憶する記憶回路と、前記記憶回路から前記データの読み出しを行う第１の信号線と、前記記憶回路と前記第１の信号線との接続を制御する信号を行う第２の信号線と、前記第１の信号線における電位変化、もしくは電流変化を検知してデータを読み出し判定するセンスアンプ回路と、前記センスアンプ回路が活性している期間、前記第１の信号線における電位変化、もしくは電流変化を緩和させる緩和手段とを備える。

本発明に記載の半導体装置は、センスアンプ回路が活性している期間、第１の信号線における電位変化、もしくは電流変化を緩和させる緩和手段とを備えるので、無駄な電力消費を低減することができる効果がある。

（実施の形態１）
本実施の形態に係る半導体装置は、記憶部を有する半導体装置である。図１に、本実施の形態に係る半導体装置の記憶部（以下、単に半導体装置ともいう）の構成図を示す。本実施の形態では、記憶部がＳＲＡＭであるとして説明する。しかし、本発明はＳＲＡＭに限定されるものではなく、リフレッシュ動作が不要な記憶部であれば、マルチポートメモリやＲＯＭ（Read Only Memory）等であっても良い。

図１において、記憶部は、行列状に配置されたメモリセル１を有し、メモリセル１はワード線ＷＬ及びビット線対ＢＬ，／ＢＬと接続されている。また、図１に示す半導体装置は、ワード線ＷＬが行デコーダ２と接続され、行デコーダ２は制御回路３と接続されている。ビット線対ＢＬ，／ＢＬは、一方がプリチャージ回路４と、他方がカラム選択回路５とそれぞれ接続している。

プリチャージ回路４は制御回路３と接続され、制御回路３からプリチャージ信号ＰＣが供給されている。カラム選択回路５は列デコーダ６と接続され、列デコーダ６からカラム選択信号ＣＳが供給されている。なお、列デコーダ６は、制御回路３に接続されている。そして、ビット線ＢＬは、カラム選択回路５を介してＩＯ線と接続され、ビット線／ＢＬは、カラム選択回路５を介して／ＩＯ線と接続されている。ＩＯ線及び／ＩＯ線（以下、ＩＯ線対ともいう）は、書き込みドライバ７及びセンスアンプ回路８と接続されている。データ入力ＤＩは、書き込みドライバ７を介してＩＯ線対にデータ入力し、データ出力ＤＯは、センスアンプ回路８を介してＩＯ線対からデータを取り出し出力している。

センスアンプ回路８は制御回路３と接続され、制御回路３からセンスアンプ回路８の活性信号であるセンスイネーブル信号ＳＥが供給されている。制御回路３には、クロックＣＬＫが入力されている。さらに、本実施の形態では、ローカル電源線ＶＬによりメモリセル１と接続されるメモリセル電位制御回路ＳＷがさらに設けられている。ローカル電源線ＶＬはメモリセル１の列毎に独立して配線され、メモリセル電位制御回路ＳＷは、メモリセル１の列に１つ設けられている。このメモリセル電位制御回路ＳＷは、センスアンプ回路の活性信号であるセンスイネーブル信号ＳＥに基づきメモリセル１の電位を制御している。本実施の形態のセンスアンプ回路８では、例えばラッチ型のセンスアンプ回路を使用する。

次に、本実施の形態に係るメモリセル１の回路図を図２に示す。図２に示すメモリセル１では、データを記憶するインバータラッチを構成するインバータ２１ａ，２１ｂと、ワード線ＷＬがゲートに接続されたトランスファＭＯＳトランジスタであるＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳともいう）２２ａ，２２ｂを含んでいる。ＮＭＯＳ２２ａは、ビット線／ＢＬとインバータ２１ａとを接続し、ＮＭＯＳ２２ｂは、ビット線ＢＬとインバータ２１ｂとを接続している。

インバータ２１ａは、電源電圧ＶＤＤを供給する電源ノードとノードＮａとの間に接続されたＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳともいう）２３ａと、ノードＮａとローカル電源線ＶＬとの間に接続されたＮＭＯＳ２４ａを含む。インバータ２１ｂは、電源電圧ＶＤＤを供給する電源ノードとノードＮｂとの間に接続されたＰＭＯＳ２３ｂと、ノードＮｂとローカル電源線ＶＬとの間に接続されたＮＭＯＳ２４ｂを含む。

ＰＭＯＳ２３ａとＮＭＯＳ２４ａのゲートは共にノードＮｂと接続され、ＰＭＯＳ２３ｂとＮＭＯＳ２４ｂのゲートは共にノードＮａと接続されている。また、ＰＭＯＳ２３ａ，２３ｂの基板は、電源電圧ＶＤＤに接続されている。ＮＭＯＳ２２ａ，２２ｂ，２４ａ，２４ｂの基板は、ローカル電源線ＶＬに接続されている。

図３に、図２で示したメモリセル１の変形例を示す。図３に示すメモリセル１でも、インバータ２１ａ，２１ｂと、ＮＭＯＳ２２ａ，２２ｂとを含む。そして、インバータ２１ａ，２１ｂは、ＰＭＯＳ２３ａ，２３ｂとＮＭＯＳ２４ａ，２４ｂを含んでいる。しかし、図３に示すメモリセル１は、図２に示すメモリセル１と異なりＮＭＯＳ２２ａ，２２ｂ，２４ａ，２４ｂの基板がＧＮＤに接続されている。

次に、メモリセル電位制御回路ＳＷの回路図を図４（ａ）を示す。本実施の形態では、単純に、センスイネーブル信号ＳＥによってローカル電源線ＶＬ（以下、ＶＬ線ともいう）をＧＮＤから遮断又は導通させる制御を行うＮＭＯＳ４１を設けている。また、ＶＬ線がＧＮＤと遮断された時（ＮＭＯＳ４１がＯＦＦ時）に、ＶＬ線の電位が上昇しすぎないようにクランプするダイオード接続したＮＭＯＳ４２を追加している。ＮＭＯＳ４２は、閾値電圧Ｖｔｈが約０．４Ｖだとすると、通常動作ではＶＬ線の電位は０．４Ｖ程度までしか上がらなくなるため、メモリセル１の保持データを破壊されるのを防止する役目がある。

図４（ｂ）は、センスイネーブル信号ＳＥに基づくメモリセル電位制御回路ＳＷの状態を表している。まず、センスイネーブル信号ＳＥが”Ｌ”（ディスエーブル）の場合、ＮＭＯＳ４１はＯＮ状態となり、ＶＬ線はＧＮＤに接続されるためその電位が０Ｖとなる。センスイネーブル信号ＳＥが”Ｈ”（イネーブル）の場合、ＮＭＯＳ４１はＯＦＦ状態となり、ＶＬ線はＧＮＤから遮断されるとともにＮＭＯＳ４２の影響によりその電位が高くても０．４Ｖ程度になる。

次に、本実施の形態に係る半導体装置の読み出し動作について簡単に説明する。図５に、本実施の形態に係る半導体装置のタイミングチャートを示す。まず、メモリセル１へのアクセスが始まるまでの初期状態（クロックＣＬＫが立ち上がる前）は、プリチャージ状態であり、プリチャージ信号ＰＣは”Ｌ”レベルである。”Ｌ”レベルのプリチャージ信号ＰＣを受けたプリチャージ回路４は、ビット線対ＢＬ，／ＢＬ及びＩＯ線，／ＩＯ線をＶＤＤ電位にプリチャージする。このとき、ワード線ＷＬは、全て”Ｌ”レベルで非活性化状態となっており、メモリセル１が全てデータを保持している状態である。

プリチャージ状態において、センスイネーブル信号ＳＥは”Ｌ”レベルであるため、ＶＬ線の電位は０Ｖとなっている。メモリセル１へのアクセスが始まり、クロックＣＬＫが”Ｌ”レベルから”Ｈ”レベルになり、読み出しサイクル１が始まる。まず、プリチャージ信号ＰＣが”Ｌ”レベルから”Ｈ”レベルになり、行デコーダ２及び列デコーダ６によって読み出す所望のメモリセル１が選択され、ワード線ＷＬが活性化されて”Ｌ”レベルから”Ｈ”レベルになる。ワード線ＷＬが立ち上がると、メモリセル１に保持されているデータによって、ビット線対ＢＬ，／ＢＬの一方の電位が徐々に下がってくる。それと共に、列デコーダ６で選択されたビット線対ＢＬ，／ＢＬとカラム選択回路を介して接続されたＩＯ線対の一方の電位も同様に下がってくる。

ＩＯ線対（ビット線対ＢＬ，／ＢＬ）の一方の電位が下がり、ＩＯ線と／ＩＯ線との電位差が十分得られるタイミング（以下、このタイミングをタイミングＡという）に、センスアンプ回路８は、センスイネーブル信号ＳＥの立ち上がり信号を受けてＩＯ線対の電位差を増幅して読み出す。そして、センスアンプ回路８は、読み出したＩＯ線対の電位差から、読み出したメモリセル１のデータが”１”であるか”０”であるかを判定する。判定したデータは、データ出力ＤＯに伝播し、出力される。

センスアンプ回路８でデータが判定された後にクロックＣＬＫが”Ｈ”レベルから”Ｌ”レベルに戻り、その後ワード線ＷＬも”Ｈ”レベルから”Ｌ”レベルに戻り非活性化される。従来、ワード線ＷＬが非活性化されるタイミング（以下、このタイミングをタイミングＢという）まで、ビット線対ＢＬ，／ＢＬの電位は下がり続けていた（図５のビット線対ＢＬ，／ＢＬの破線部分参照）。本来、タイミングＡでデータの判定が行えているため、タイミングＢまでビット線対ＢＬ，／ＢＬの電位が下がり続ける必要がなく、逆に余計な電流が流れ低消費電力化の妨げとなっていた。

そこで、本実施の形態では、タイミングＡにおいて、メモリセル電位制御回路ＳＷが”Ｈ”レベルのセンスイネーブル信号ＳＥを受け、ＮＭＯＳ４１をＯＦＦ状態にして、ＶＬ線をＧＮＤから遮断する。一方、ワード線ＷＬは依然として活性化された状態であり、メモリセル１に電流が流れている。そのため、ＶＬ線には電荷が徐々に蓄積されていき電位が上昇することになる。図５では、タイミングＡからＶＬ線の電位が上昇している様子が示されている。なお、ＶＬ線の電位は、ＮＭＯＳ４２の影響により高くても０．４Ｖ程度である。

ＶＬ線の電位が上がると、メモリセル１のＮＭＯＳ２４ａ，２４ｂのソース電位が上がるため、ゲート−ソース間電圧が小さくなり、メモリセル１に流れる電流が低下する。これにより、ビット線対ＢＬ，／ＢＬの電位の降下が緩和され、従来の場合に比べて電位の変化が小さくなる。図５でも、ビット線対ＢＬ，／ＢＬの電位の変化が緩和されている様子が示されている。

その後、ワード線ＷＬが”Ｌ”レベルとなり非活性化され、プリチャージ信号ＰＣも”Ｌ”レベルとなる。プリチャージ回路４は、”Ｌ”レベルのプリチャージ信号ＰＣを受け、ビット線対ＢＬ，／ＢＬ及びＩＯ線，／ＩＯ線を再びＶＤＤ電位にプリチャージする。また、メモリセル電位制御回路ＳＷが”Ｌ”レベルのセンスイネーブル信号ＳＥを受け、ＮＭＯＳ４１をＯＮ状態にして、ＶＬ線をＧＮＤに接続する。これにより、浮き上がっていたＶＬ線の電位が、ＧＮＤに戻され、次サイクルのアクセスに備えることが可能となる。つまり、クロックＣＬＫが再び”Ｌ”レベルから”Ｈ”レベルになるとことで、次の読み出しサイクル２が開始される。

以下のように本実施の形態に係る半導体装置では、タイミングＡ以降のビット線対ＢＬ，／ＢＬ（ＩＯ線対）の電位の変化を緩和しているので、プロセス変動や電圧変動、温度変化等によって、タイミングＡからタイミングＢまでの期間が長くなっても、ビット線対ＢＬ，／ＢＬの電位の無駄な降下を抑えることができ、低消費電力化を図ることができる。

また、本実施の形態に係る半導体装置では、タイミングＢ時のビット線対ＢＬ，／ＢＬの電位が従来の場合に比べ高いので、再びビット線対ＢＬ，／ＢＬをプリチャージする際にＶＤＤ電位まで引き上げるための時間が短くて済む。つまり、本実施の形態に係る半導体装置では、プリチャージの時間を短縮化できるので、読み出しのサイクルタイムを短縮する高速動作が可能となる。

さらに、本実施の形態に係る半導体装置では、あえてタイミングＡからタイミングＢまでの期間を短くする必要がないため、この期間に十分なマージンを取る設計が可能で、センスアンプ回路８での誤判定が起こりにくく、安定した読み出し動作を行うことが可能となる。

また、本実施の形態に係る半導体装置では、メモリセル電位制御回路ＳＷをセンスアンプ回路８の近傍に配置することで、センスイネーブル信号ＳＥが流れる配線長を短くすることができるため、センスイネーブル信号ＳＥをドライブするための電力増加を最小限に抑えることが可能となり、メモリセル電位制御回路ＳＷの追加による余分な消費電力増加を抑えることができる。

本実施の形態に係る半導体装置が、図３に示したＶＬ線がＮＭＯＳ２４ａ，２４ｂのソースとのみ接続される構成をとる場合、ＶＬ線の電位が上昇すると基板−ソース間にも電位差が生じ、基板バイアス効果によりＮＭＯＳ２４ａ，２４ｂの閾値Ｖｔｈが高くなる。そのため、図３の構成をとる半導体装置では、ＮＭＯＳ２４ａ，２４ｂの電流駆動能力が図２の構成をとる半導体装置に比べて低下し、ビット線対ＢＬ，／ＢＬの電位の降下をより抑えることが可能となる。

また、図３の構成をとる半導体装置では、基板バイアス効果によってＮＭＯＳ２４ａ，２４ｂの閾値Ｖｔｈが高くなるので、読み出しを行っていないメモリセル１でのリーク電流を低減することもでき、より低消費電力化することが可能となる。

さらに、図３の構成をとる半導体装置では、ＮＭＯＳ２４ａ，２４ｂの基板（Ｐウエル）がＧＮＤの電位に固定したままで良いので、他のＧＮＤ線と共通に接続することができ、トリプルウエル化する必要がなくなる。そのため、図３の構成をとる半導体装置では、マスク枚数が１枚減らせることが可能となるので、製造コスト的に有利となる。

なお、本実施の形態では、ＶＬ線をメモリセル１の列毎に独立して配線している例を示したが、本発明はこれに限られず、複数列に跨ってＶＬ線を共通に接続する構成であっても良い。また、半導体装置に含まれるメモリセル１の全部が、共通のＶＬ線と接続される構成であっても良い。さらに、本発明は、各々メモリセルに独立してＶＬ線を接続する構成であっても良い。

さらに、本実施の形態に係る半導体装置はＳＲＡＭに限らず、マルチポートメモリやＲＯＭ等でも良い。以下に、マルチポートメモリにおけるメモリセルの回路図を図６に、ＲＯＭにおけるメモリセルの回路図を図７に示す。なお、マルチポートメモリ及びＲＯＭにおいて、メモリセル以外の構成は図１に示したＳＲＡＭのものとほぼ同じであり、タイミングチャートも図５に示したＳＲＡＭのものとほぼ同じであるため、詳細な説明は省略する。

まず、図６に示すマルチポートメモリを構成するメモリセル１は、６トランジスタ、１ポートの構成である。そして、読み出し用ビット線ＲＢＬとＶＬ線との間にＮＭＯＳ６１、６２が接続され、ＮＭＯＳ６１のゲート端子は読み出し用ワード線ＲＷＬに接続されている。また、ＮＭＯＳ６２のゲート端子はインバータ６３，６４と接続されている。さらに、インバータ６３，６４と書き込み用ビット線ＷＢＬとの間にＮＭＯＳ６５、インバータ６３，６４と書き込み用ビット線／ＷＢＬとの間にＮＭＯＳ６６が設けられている。なお、ＮＭＯＳ６５、６６のゲート端子は、書き込み用ワード線ＷＷＬに接続されている。

図７に示すＲＯＭを構成するメモリセル１では、ゲート端子がワード線ＷＬに接続され、一方の端子がビット線ＢＬに接続されたＮＭＯＳ７１が設けられている。さらに、ＮＭＯＳ７１の他方の端子に接続されたＮＭＯＳ７２が設けられている。ＮＭＯＳ７２の端子は、一方がＮＭＯＳ７１に他方がＶＬ線にそれぞれ接続されている。そして、ＲＯＭコードに応じてＮＭＯＳ７２は、ゲート端子を所定の電位に接続し”Ｈ”固定することで”０”のデータを保持し、ゲート端子をＧＮＤに接続し”Ｌ”固定にすることで”１”データを保持する。

なお、図２３に、図１で示した半導体装置の記憶部の実レイアウトイメージを示す。図２３に示す実レイアウトイメージでは、行列状にメモリセル１が並んでいる様子が示されている。そして、図２３では、メモリセル１が並んでいる領域の左側の領域に行デコーダ２が設けられ、さらに、メモリセル１が並んでいる領域の下側の領域に書き込みトライバ７やセンスアンプ回路８等が設けられている。また、図１で示したメモリセル電位制御回路ＳＷは、メモリセル１の列毎に設ける必要性から、図２３に示す実レイアウトイメージ上、センスアンプ回路８等の領域又はメモリセル１が並んでいる領域の上側の領域のいずれかに設けられる。ただ、メモリセル電位制御回路ＳＷは、上述したようにセンスアンプ回路８からの信号により制御されているので、センスアンプ回路８からの配線を考慮すると、センスアンプ回路８等の領域にメモリセル電位制御回路ＳＷを設ける方が望ましい。なお、メモリセル電位制御回路ＳＷによるメモリセル１の制御は、列方向で行われる。図２３では、制御方向を一点鎖線で示している。

（実施の形態２）
次に、実施の形態２について説明する。実施の形態１では、列デコーダ６の選択の有無にかかわらず、全ての列のメモリセル電位制御回路ＳＷが同じ動作を行っていた。本実施の形態では、読み出しが行われるメモリセル１と読み出しが行われないメモリセル１とで、メモリセル電位制御回路ＳＷが異なる制御を行う。

図８に、本実施の形態に係る半導体装置の構成図を示す。図８に示す構成図は、図１に示す構成図と基本的に同じで有り、本実施の形態においてもＳＲＡＭについて説明する。まず、図８に示す半導体装置は、行列状に配置されたメモリセル１を有し、メモリセル１はワード線ＷＬ及びビット線対ＢＬ，／ＢＬと接続されている。また、図８に示す半導体装置は、ワード線ＷＬが行デコーダ２と接続され、行デコーダ２は制御回路３と接続されている。ビット線対ＢＬ，／ＢＬは、一方がプリチャージ回路４と、他方がカラム選択回路５とそれぞれ接続している。

また、本実施の形態においても、ローカル電源線ＶＬによりメモリセル１と接続されるメモリセル電位制御回路ＳＷが設けられている。しかし、本実施の形態では、メモリセル電位制御回路ＳＷが、センスアンプ回路の活性信号であるセンスイネーブル信号ＳＥ及び列デコーダ６からのカラム選択信号ＣＳに基づきメモリセル１の電位を制御している。このため、実施の形態１では、ＶＬ線が全てのメモリセル１に対して共通に接続されていても問題なかったが、本実施の形態では、ＶＬ線は列単位、もしくは複数の列単位で独立して配線される必要がある。

図９（ａ）に、本実施の形態に係るメモリセル電位制御回路ＳＷの回路図を示す。 図９（ａ）に示すメモリセル電位制御回路ＳＷでも、ＶＬ線をＧＮＤから遮断又は導通させる制御を行うＮＭＯＳ４１を設けている。また、ＶＬ線がＧＮＤと遮断された時（ＮＭＯＳ４１がＯＦＦ時）に、ＶＬ線の電位が上昇しすぎないようにクランプするダイオード接続したＮＭＯＳ４２を追加している。ＮＭＯＳ４２は、閾値電圧Ｖｔｈが約０．４Ｖだとすると、通常動作ではＶＬ線の電位は０．４Ｖ程度までしか上がらなくなるため、メモリセル１の保持データを破壊されるのを防止する役目がある。

図９（ａ）に示すメモリセル電位制御回路ＳＷが、図４（ａ）に示すメモリセル電位制御回路ＳＷと異なる点は、ＮＭＯＳ４１のゲート端子に入力される信号が、センスイネーブル信号ＳＥとカラム選択信号ＣＳの論理演算されている点である。具体的に、図９（ａ）では、ＮＯＲゲート９１とインバータ９２とが設けられ、センスイネーブル信号ＳＥがＮＯＲゲート９１の一方に入力され、インバータ９２で反転されたカラム選択信号ＣＳがＮＯＲゲート９１の他方に入力され、ＮＯＲゲート９１の出力がＮＭＯＳ４１のゲート端子に入力されている。

次に、図９（ｂ）は、センスイネーブル信号ＳＥ及びカラム選択信号ＣＳに基づくメモリセル電位制御回路ＳＷの状態を表している。まず、センスイネーブル信号ＳＥ及びカラム選択信号ＣＳが”Ｌ”（ディスエーブル及び非選択状態）の場合、ＮＭＯＳ４１はＯＦＦ状態となり、ＶＬ線はＧＮＤから遮断されるとともにＮＭＯＳ４２の影響によりその電位が高くても０．４Ｖ程度になる。次に、センスイネーブル信号ＳＥが”Ｈ”（イネーブル）でカラム選択信号ＣＳが”Ｌ”（非選択状態）の場合、ＮＭＯＳ４１はＯＦＦ状態となり、ＶＬ線はＧＮＤから遮断されるとともにＮＭＯＳ４２の影響によりその電位が高くても０．４Ｖ程度になる。

次に、センスイネーブル信号ＳＥが”Ｌ”（ディスエーブル）でカラム選択信号ＣＳが”Ｈ”（選択状態）の場合、ＮＭＯＳ４１はＯＮ状態となり、ＶＬ線はＧＮＤに接続されるためその電位が０Ｖとなる。次に、センスイネーブル信号ＳＥ及びカラム選択信号ＣＳが”Ｈ”（イネーブル及び選択状態）の場合、ＮＭＯＳ４１はＯＦＦ状態となり、ＶＬ線はＧＮＤから遮断されるとともにＮＭＯＳ４２の影響によりその電位が高くても０．４Ｖ程度になる。

次に、本実施の形態に係る半導体装置の読み出し動作について簡単に説明する。図１０に、本実施の形態に係る半導体装置のタイミングチャートを示す。基本的に、図５で示した実施の形態１のタイミングチャートと同じであり、メモリセル１へのアクセスが始まるまでの初期状態（クロックＣＬＫが立ち上がる前）は、プリチャージ状態であり、ビット線対ＢＬ，／ＢＬ及びＩＯ線，／ＩＯ線をＶＤＤ電位にプリチャージされている。

プリチャージ状態において、センスイネーブル信号ＳＥは”Ｌ”レベルであるが、カラム選択信号ＣＳは列により異なるため、メモリセル電位制御回路ＳＷの状態も異なることになる。具体的に、列デコーダ６により選択されていない列（非選択列）では、センスイネーブル信号ＳＥ及びカラム選択信号ＣＳが”Ｌ”となり、図９（ｂ）に示したようにＶＬ線の電位はＧＮＤと遮断され浮いている（０．４Ｖ程度）。一方、列デコーダ６により選択されている列（選択列）では、センスイネーブル信号ＳＥが”Ｌ”でカラム選択信号ＣＳが”Ｈ”となり、図９（ｂ）に示したようにＶＬ線の電位はＧＮＤの０Ｖとなる。

次に、メモリセル１へのアクセスが始まり、クロックＣＬＫが”Ｌ”レベルから”Ｈ”レベルになり、読み出しサイクル１が始まる。まず、プリチャージ信号ＰＣが”Ｌ”レベルから”Ｈ”レベルになり、行デコーダ２及び列デコーダ６によって読み出す所望のメモリセル１が選択され、ワード線ＷＬが活性化されて”Ｌ”レベルから”Ｈ”レベルになる。ワード線ＷＬが立ち上がると、メモリセル１に保持されているデータによって、ビット線対ＢＬ，／ＢＬの一方の電位が徐々に下がってくる。

しかし、非選択列においては、メモリセル電位制御回路ＳＷによりＶＬ線の電位はＧＮＤと遮断され浮いているので、実施の形態１で説明したようにビット線対ＢＬ，／ＢＬの電位の変化が緩和される。一方、選択列においては、実施の形態１と同様、タイミングＡまではＶＬ線の電位がＧＮＤなので、ビット線対ＢＬ，／ＢＬの一方の電位が徐々に下がり、タイミングＡからタイミングＢまでの間は、センスイネーブル信号ＳＥが”Ｈ”となりＶＬ線の電位はＧＮＤと遮断され浮くので、ビット線対ＢＬ，／ＢＬの電位の変化が緩和される。

図１０に示すように、非選択列におけるビット線対ＢＬ，／ＢＬの電位は、ワード線ＷＬが活性化された時点からその変化が緩和され、選択列におけるビット線対ＢＬ，／ＢＬの電位はタイミングＡからその変化が緩和されている。図１０からも分かるように、非選択列におけるビット線対ＢＬ，／ＢＬの電位の変化は、選択列におけるビット線対ＢＬ，／ＢＬの電位の変化より小さくなるので、実施の形態１に比べさらに低消費電力化を図ることができる。

その後、ワード線ＷＬが”Ｌ”レベルとなり非活性化され、プリチャージ信号ＰＣも”Ｌ”レベルとなる。プリチャージ回路４は、”Ｌ”レベルのプリチャージ信号ＰＣを受け、ビット線対ＢＬ，／ＢＬ及びＩＯ線，／ＩＯ線を再びＶＤＤ電位にプリチャージする。また、メモリセル電位制御回路ＳＷが”Ｌ”レベルのセンスイネーブル信号ＳＥを受け、選択列のＶＬ線がＧＮＤに接続され、非選択列のＶＬ線がＧＮＤから遮断される。そして、クロックＣＬＫが再び”Ｌ”レベルから”Ｈ”レベルになるとことで、次の読み出しサイクル２が開始される。

以上のように、本実施の形態に係る半導体装置は、上記に説明した構成をとることにより、実施の形態１とまた同様の効果を奏すると共に、さらに、非選択列のビット線対ＢＬ，／ＢＬの電位の変化をワード線ＷＬの活性化時点から緩和させることができるため、実施の形態１の場合に比べてさらに低消費電力化を図ることができる。

また、本実施の形態に係る半導体装置は、非選択列のＶＬ線の電位をＧＮＤから遮断して浮かせることにより、非選択列のメモリセル１からのリークを低減することができる効果がある。なお、本実施の形態に係る半導体装置は、ＳＲＡＭにアクセスするか否かを制御するチップイネーブル信号を省略して説明したが、チップイネーブル信号がディスエーブル状態(アクセスしない状態)時には、全てのカラム選択信号ＣＳが”Ｌ”レベル（非選択状態）とすることで、全てのＶＬ線の電位を０．４Ｖ程度近くまで上げることができる。これにより、待機時におけるスタンバイリーク電流をさらに低減することができるのはいうまでもない。さらに、本実施の形態に係る半導体装置はＳＲＡＭに限らず、マルチポートメモリやＲＯＭ等でも良い。

（実施の形態３）
次に、実施の形態３について説明する。本実施の形態に係る半導体装置は、実施の形態１で説明した図２又は図３に示すメモリセル１の回路を図１１又は図１２に示すメモリセル１の回路に置き換えた構成である。図１１に示すメモリセル１では、データを記憶するインバータラッチを構成するインバータ２１ａ，２１ｂと、ワード線ＷＬがゲートに接続されたＮＭＯＳ２２ａ，２２ｂを含んでいる。ＮＭＯＳ２２ａは、ビット線／ＢＬとインバータ２１ａとを接続し、ＮＭＯＳ２２ｂは、ビット線ＢＬとインバータ２１ｂとを接続している。

インバータ２１ａは、ＶＬ線とノードＮａとの間に接続されたＰＭＯＳ２３ａと、ノードＮａとＧＮＤとの間に接続されたＮＭＯＳ２４ａを含む。インバータ２１ｂは、ＶＬ線とノードＮｂとの間に接続されたＰＭＯＳ２３ｂと、ノードＮｂとＧＮＤとの間に接続されたＮＭＯＳ２４ｂを含む。

ＰＭＯＳ２３ａとＮＭＯＳ２４ａのゲートは共にノードＮｂと接続され、ＰＭＯＳ２３ｂとＮＭＯＳ２４ｂのゲートは共にノードＮａと接続されている。また、ＰＭＯＳ２３ａ，２３ｂの基板は、ＶＬ線に接続されている。ＮＭＯＳ２４ａ，２４ｂの基板は、ＧＮＤに接続されている。

図１２に、図１１で示したメモリセル１の変形例を示す。図１２に示すメモリセル１でも、インバータ２１ａ，２１ｂと、ＮＭＯＳ２２ａ，２２ｂとを含む。そして、インバータ２１ａ，２１ｂは、ＰＭＯＳ２３ａ，２３ｂとＮＭＯＳ２４ａ，２４ｂを含んでいる。しかし、図１２に示すメモリセル１は、図１１に示すメモリセル１と異なりＰＭＯＳ２３ａ，２３ｂの基板が電源電圧ＶＤＤに接続されている。

上記のように、本実施の形態においてＰＭＯＳ２３ａ，２３ｂのソース電位線（Ｎウエル基板電位線）がＶＬ線と接続している点が、実施の形態１においてＮＭＯＳ２４ａ，２４ｂのソース電位線（Ｐウエル基板電位線）がＶＬ線と接続している点と異なる。

図１１及び図１２に示したように、ＰＭＯＳ２３ａ，２３ｂのソース電位線がＶＬ線と接続しているため、メモリセル電位制御回路ＳＷの構成も実施の形態１で示した図４（ａ）とは異なる。図１３（ａ）に、本実施の形態に係るメモリセル電位制御回路ＳＷの回路図を示す。図１３（ａ）に示すメモリセル電位制御回路ＳＷは、センスイネーブル信号ＳＥによってＶＬ線を電源電圧ＶＤＤから遮断又は導通させる制御を行うＰＭＯＳ１３１を設けている。また、ＶＬ線が電源電圧ＶＤＤと遮断された時（ＰＭＯＳ１３１がＯＦＦ時）に、ＶＬ線の電位が低下しすぎないようにクランプするダイオード接続したＰＭＯＳ１３２を追加している。ＰＭＯＳ１３２は、電源電圧ＶＤＤが１．２Ｖで閾値電圧Ｖｔｈが約０．４Ｖだとすると、通常動作ではＶＬ線の電位は０．８Ｖ程度までしか下がらなくなるため、メモリセル１の保持データを破壊されるのを防止する役目がある。

図１３（ｂ）は、センスイネーブル信号ＳＥに基づくメモリセル電位制御回路ＳＷの状態を表している。まず、センスイネーブル信号ＳＥが”Ｌ”（ディスエーブル）の場合、ＰＭＯＳ１３１はＯＮ状態となり、ＶＬ線は電源電圧ＶＤＤに接続されるためその電位が１．２Ｖとなる。センスイネーブル信号ＳＥが”Ｈ”（イネーブル）の場合、ＰＭＯＳ１３１はＯＦＦ状態となり、ＶＬ線は電源電圧ＶＤＤから遮断されるとともにＰＭＯＳ１３２の影響によりその電位が低くても０．８Ｖ程度になる。

次に、本実施の形態に係る半導体装置の読み出し動作について簡単に説明する。図１４に、本実施の形態に係る半導体装置のタイミングチャートを示す。図１４に示すタイミングチャートは、ＶＬ線の電位の振る舞いが異なる点以外、実施の形態１のタイミングチャート（図５）と基本的に同じである。そのため、以下では異なる点のみ説明し、それ以外の点については説明を省略する。

まず、センスイネーブル信号ＳＥが、タイミングＡで”Ｌ”レベルから”Ｈ”レベルに変化すると、メモリセル電位制御回路ＳＷ内のＰＭＯＳ１３１がＯＦＦ状態となる。ＰＭＯＳ１３１がＯＦＦ状態となると、ビット線対ＢＬ，／ＢＬとのカップリング容量やリーク電流によって、ＶＬ線の電位が図１４に示すように電源電圧ＶＤＤの電位（１．２Ｖ）から徐々に降下し始める。そのため、メモリセル１のＰＭＯＳ２３ａ，２３ｂのゲート−ソース間電圧が下がってくるため、ビット線対ＢＬ，／ＢＬの電位の変化を緩和できる。

以上のように、本実施の形態に係る半導体装置においても、ビット線対ＢＬ，／ＢＬの電位の変化を緩和することができるので低消費電力化の効果がある。さらに、本実施の形態に係る半導体装置では、メモリセル１のレイアウト面積を増加させることなくＶＬ線を設けることができる。具体的に、図１５に示す半導体装置のレイアウト平面図に基づいて以下に説明する。

まず、図１５に示す半導体装置のレイアウトには、電源電圧ＶＤＤの配線、ビット線対ＢＬ，／ＢＬ及びＧＮＤの配線が図示されている。そして、１ビットのメモリセル１を構成する部分は、図１５の破線で囲まれる部分として示されている。この破線部分は、Ｐウェル領域−Ｎウェル領域−Ｐウェル領域を跨ぐように形成されている。そのため、実施の形態１のようにメモリセル１のＮＭＯＳ２２，２４毎にＶＬ線を接続する場合には、両側のＰウェル領域にＶＬ線を配線する必要があり、各メモリセル１に対してＶＬ線２本分の配線領域を確保する必要がある。その結果、メモリセル１のレイアウト面積を増加させる必要があった。

しかし、本実施の形態のようにＰＭＯＳ２３にＶＬ線を接続する場合、Ｎウェル領域にのみＶＬ線を配線すれば良く、各メモリセル１に対してＶＬ線１本分の配線領域を確保すれば良い。そのため、本実施の形態のＶＬ線を配線するために、あえてメモリセル１のレイアウト面積を増加させる必要がない。

（実施の形態４）
次に、実施の形態４について説明する。本実施の形態に係る半導体装置は、実施の形態２で説明した構成に、図１１又は図１２に示すメモリセル１の回路を用いた例である。そのため、本実施の形態では、実施の形態２に係るメモリセル電位制御回路ＳＷ（図９（ａ））に替えて、図１６（ａ）に示すメモリセル電位制御回路ＳＷを用いる。

図１６（ａ）に示すメモリセル電位制御回路ＳＷは、図１３（ａ）に示すＰＭＯＳ１３１のゲート端子に、センスイネーブル信号ＳＥとカラム選択信号ＣＳの論理演算が入力される。具体的に、図１６（ａ）では、ＮＡＮＤゲート１６１とインバータ１６２とが設けられ、インバータ１６２で反転されたセンスイネーブル信号ＳＥがＮＡＮＤゲート１６１の一方に入力され、カラム選択信号ＣＳがＮＡＮＤゲート１６１の他方に入力され、ＮＡＮＤゲート１６１の出力がＰＭＯＳ１３１のゲート端子に入力されている。

次に、図１６（ｂ）は、センスイネーブル信号ＳＥ及びカラム選択信号ＣＳに基づくメモリセル電位制御回路ＳＷの状態を表している。まず、センスイネーブル信号ＳＥ及びカラム選択信号ＣＳが”Ｌ”（ディスエーブル及び非選択状態）の場合、ＰＭＯＳ１３１はＯＦＦ状態となり、ＶＬ線は電源電圧ＶＤＤから遮断されるとともにＰＭＯＳ１３２の影響によりその電位が低くても０．８Ｖ程度になる。次に、センスイネーブル信号ＳＥが”Ｈ”（イネーブル）でカラム選択信号ＣＳが”Ｌ”（非選択状態）の場合、ＰＭＯＳ１３１はＯＦＦ状態となり、ＶＬ線は電源電圧ＶＤＤから遮断されるとともにＰＭＯＳ１３２の影響によりその電位が低くても０．８Ｖ程度になる。

次に、センスイネーブル信号ＳＥが”Ｌ”（ディスエーブル）でカラム選択信号ＣＳが”Ｈ”（選択状態）の場合、ＰＭＯＳ４１はＯＮ状態となり、ＶＬ線は電源電圧ＶＤＤに接続されるためその電位が１．２Ｖとなる。次に、センスイネーブル信号ＳＥ及びカラム選択信号ＣＳが”Ｈ”（イネーブル及び選択状態）の場合、ＰＭＯＳ１３１はＯＦＦ状態となり、ＶＬ線は電源電圧ＶＤＤから遮断されるとともにＰＭＯＳ１３２の影響によりその電位が低くても０．８Ｖ程度になる。

以上のように、本実施の形態に係る半導体装置は、実施の形態２及び実施の形態３に記載された効果と同様の効果を奏する。

（実施の形態５）
次に、実施の形態５について以下に説明する。本実施の形態に係る半導体装置は、実施の形態１乃至実施の形態４で述べたメモリセル１に替えて図１７に示すメモリセル１を用いる。図１７に示すメモリセル１の回路構成は、図２や図３に示した回路構成と異なり、ＮＭＯＳ２４ａ，２４ｂのソース電位をＧＮＤに固定し、ＮＭＯＳ２２ａ，２２ｂ，２４ａ，２４ｂの基板電位がＶＬ線を介して接続されたメモリセル電位制御回路ＳＷにより制御できるように構成されている。なお、半導体装置の全体の構成図は、図１と同じであるため、詳細な説明は省略する。

図１７に示したＶＬ線は、メモリセル電位制御回路ＳＷと接続され、センスイネーブル信号に基づくＮＭＯＳ２２ａ，２２ｂ，２４ａ，２４ｂの基板電位を供給する。本実施の形態に係るメモリセル電位制御回路ＳＷを図１８に示す。図１８に示すメモリセル電位制御回路ＳＷでは、センスイネーブル信号ＳＥによってＶＬ線をＧＮＤから遮断又は導通させる制御を行うＮＭＯＳ４１を設けている。また、ＶＬ線がＧＮＤと遮断された時（ＮＭＯＳ４１がＯＦＦ時）に、ＧＮＤより低い電位の電源ＶＭ２に接続するＮＭＯＳ１８１を追加している。ここで、電源ＶＭ２の電位は、例えば−０．４Ｖ程度とする。

図１８に示すモリセル電位制御回路ＳＷは、センスイネーブル信号ＳＥが”Ｌ”（ディスエーブル）の場合、ＮＭＯＳ４１はＯＮ状態となり、ＶＬ線はＧＮＤに接続されるためその電位が０Ｖとなる。センスイネーブル信号ＳＥが”Ｈ”（イネーブル）の場合、ＮＭＯＳ４１はＯＦＦ状態となり、ＶＬ線はＧＮＤから遮断されるとともにＮＭＯＳ１８１はＯＮ状態となり、ＶＬ線は電源ＶＭ２に接続される。そのため、ＶＬ線の電位は、−０．４Ｖ程度となる。

次に、本実施の形態に係る半導体装置のタイミングチャートを図１９に示す。以下、図１９のタイミングチャートに基づいて本実施の形態に係る半導体装置の動作について説明する。なお、図１９のタイミングチャートでは、図５のタイミングチャートと同じ信号については一部図示を省略している。メモリセル１へのアクセスが始まるまでの初期状態（クロックＣＬＫが立ち上がる前）は、プリチャージ状態である。プリチャージ状態において、センスイネーブル信号ＳＥは”Ｌ”レベルであるため、ＶＬ線の電位は０Ｖとなっている。そのため、ＮＭＯＳ２２ａ，２２ｂ，２４ａ，２４ｂの基板電位は０Ｖとになり、ソース電位と同電位となる。

メモリセル１へのアクセスが始まり、クロックＣＬＫが”Ｌ”レベルから”Ｈ”レベルになり、読み出しサイクル１が始まる。まず、プリチャージ信号ＰＣ（図示せず）が”Ｌ”レベルから”Ｈ”レベルになり、行デコーダ２及び列デコーダ６によって読み出す所望のメモリセル１が選択され、ワード線ＷＬが活性化されて”Ｌ”レベルから”Ｈ”レベルになる。ワード線ＷＬが立ち上がると、メモリセル１に保持されているデータによって、ビット線対ＢＬ，／ＢＬの一方の電位が徐々に下がってくる（図示せず）。それと共に、列デコーダ６で選択されたビット線対ＢＬ，／ＢＬとカラム選択回路を介して接続されたＩＯ線対の一方の電位も同様に下がってくる（図示せず）。

ＩＯ線対（ビット線対ＢＬ，／ＢＬ）の一方の電位が下がり、ＩＯ線と／ＩＯ線との電位差が十分得られるタイミングＡに、センスアンプ回路８は、センスイネーブル信号ＳＥの立ち上がり信号を受けてＩＯ線対の電位差を増幅して読み出す。そして、センスアンプ回路８は、読み出したＩＯ線対の電位差から、読み出したメモリセル１のデータが”１”であるか”０”であるかを判定する。

本実施の形態では、タイミングＡにおいて、メモリセル電位制御回路ＳＷが”Ｈ”レベルのセンスイネーブル信号ＳＥを受け、ＮＭＯＳ４１をＯＦＦ状態にして、ＶＬ線をＧＮＤから遮断する。そして、ＮＭＯＳ１８１は、”Ｈ”レベルのセンスイネーブル信号ＳＥによりＯＮ状態となりＶＬ線が電源ＶＭ２と接続される。そのため、ＶＬ線の電位は、図１９に示すように０Ｖから徐々に下がり、電源ＶＭ２の電位（例えば−０．４Ｖ）になる。その後、センスイネーブル信号ＳＥが”Ｌ”レベルになり、ＮＭＯＳ１８１がＯＦＦ状態、ＮＭＯＳ４１がＯＮ状態になり、ＶＬ線の電位は０Ｖに復帰する。

ＶＬ線の電位がタイミングＡ以降に下がることにより、ＮＭＯＳ２２ａ，２２ｂ，２４ａ，２４ｂの基板電位も下がることになる。そのため、ＮＭＯＳ２２ａ，２２ｂ，２４ａ，２４ｂの基板電位がソース電位よりも低くなるリバースバイアス状態となる。ＮＭＯＳ２２ａ，２２ｂ，２４ａ，２４ｂがリバースバイアス状態となると、基板バイアス効果によりＮＭＯＳ２２ａ，２２ｂ，２４ａ，２４ｂの閾値Ｖｔｈが高くなり、ＮＭＯＳ２２ａ，２２ｂ，２４ａ，２４ｂの電流駆動能力が低下する。そのため、本実施の形態に係る半導体装置では、タイミングＡ以降にメモリセル１での電流が小さくなりビット線対ＢＬ，／ＢＬの電位の変化を緩和することができ低消費電力化が可能となる。

なお、本実施の形態では、図１７に示すようにＶＬ線がＮＭＯＳ２２ａ，２２ｂ，２４ａ，２４ｂの基板に接続される構成であったが、本発明はこれに限られず、ＮＭＯＳ２２ａ，２２ｂ、又はＮＭＯＳ２４ａ，２４ｂのどちらか一方の基板とＶＬ線が接続される構成であっても良い。

（実施の形態６）
次に、実施の形態６について以下に説明する。本実施の形態では、実施の形態５のメモリセル電位制御回路ＳＷに替えて、図２０に示すメモリセル電位制御回路ＳＷを用いる構成である。なお、本実施の形態においても、メモリセル１は図１７に示す回路構成であり、ＮＭＯＳ２２ａ，２２ｂ，２４ａ，２４ｂのソース電位がＧＮＤに固定され、ＮＭＯＳ２２ａ，２２ｂ，２４ａ，２４ｂの基板電位がＶＬ線により制御されている。全体の回路構成は、図１に示した構成と同じであるため詳細な説明は省略する。

図２０に示すメモリセル電位制御回路ＳＷでは、センスイネーブル信号ＳＥによってＶＬ線をＧＮＤより高い電位の電源ＶＭ３から遮断又は導通させる制御を行うＮＭＯＳ２０１を設けている。また、ＶＬ線が電源ＶＭ３と遮断された時（ＮＭＯＳ２０１がＯＦＦ時）に、ＧＮＤと接続するＮＭＯＳ２０２を追加している。ここで、電源ＶＭ３の電位は、例えば０．４Ｖ程度とする。

図２０に示すモリセル電位制御回路ＳＷは、センスイネーブル信号ＳＥが”Ｌ”（ディスエーブル）の場合、ＮＭＯＳ２０１はＯＮ状態となり、ＶＬ線は電源ＶＭ３に接続されるためその電位が０．４Ｖ程度となる。センスイネーブル信号ＳＥが”Ｈ”（イネーブル）の場合、ＮＭＯＳ２０１はＯＦＦ状態となり、ＶＬ線は電源ＶＭ３から遮断されるとともにＮＭＯＳ２０２はＯＮ状態となり、ＶＬ線はＧＮＤに接続される。そのため、ＶＬ線の電位は、０Ｖとなる。

次に、本実施の形態に係る半導体装置のタイミングチャートを図２１に示す。なお、図２１に示すタイミングチャートでは、実施の形態５で示した図１９のタイミングチャートと異なるＶＬ線の電位の変化のみ示されている。以下、図２１のタイミングチャートに基づいて本実施の形態に係る半導体装置の動作について説明する。

本実施の形態では、プリチャージ状態において、センスイネーブル信号ＳＥは”Ｌ”レベルであるため、ＶＬ線の電位は電源ＶＭ３の電位（例えば０．４Ｖ）となっている。そのため、ＮＭＯＳ２２ａ，２２ｂ，２４ａ，２４ｂの基板電位は、ソース電位よりも高く、フォワードバイアス状態である。

その後、本実施の形態では、タイミングＡにおいて、メモリセル電位制御回路ＳＷが”Ｈ”レベルのセンスイネーブル信号ＳＥを受け、ＮＭＯＳ２０１をＯＦＦ状態にして、ＶＬ線を電源ＶＭ３から遮断する。そして、ＮＭＯＳ２０２は、”Ｈ”レベルのセンスイネーブル信号ＳＥによりＯＮ状態となりＶＬ線がＧＮＤと接続される。そのため、ＶＬ線の電位は、図２１に示すように電源ＶＭ３の電位（例えば０．４Ｖ）から徐々に下がり、ＧＮＤになる。その後、センスイネーブル信号ＳＥが”Ｌ”レベルになり、ＮＭＯＳ２０２がＯＦＦ状態、ＮＭＯＳ２０１がＯＮ状態になり、ＶＬ線の電位は電源ＶＭ３の電位（例えば０．４Ｖ）に復帰する。

本実施の形態では、タイミングＡ以前においてフォワードバイアス状態であるため、基板バイアス効果によりＮＭＯＳ２２ａ，２２ｂ，２４ａ，２４ｂの閾値Ｖｔｈが低くなり、ＮＭＯＳ２２ａ，２２ｂ，２４ａ，２４ｂの電流駆動能力が高くなる。そのため、本実施の形態に係る半導体装置では、電流駆動能力が高い状態において、センスアンプ回路８での読み出し動作を行い。タイミングＡ以降に、ＮＭＯＳ２２ａ，２２ｂ，２４ａ，２４ｂの基板電位をソース電位と同電位に戻し、電流駆動能力を低い状態に戻す。これにより、本実施の形態では、メモリセル１での電流がタイミングＡ以前に比べて小さくなりビット線対ＢＬ，／ＢＬの電位の変化を緩和することができ低消費電力化が可能となる。

なお、本実施の形態でも、図１７に示すようにＶＬ線がＮＭＯＳ２２ａ，２２ｂ，２４ａ，２４ｂの基板に接続される構成であったが、本発明はこれに限られず、ＮＭＯＳ２２ａ，２２ｂ、又はＮＭＯＳ２４ａ，２４ｂのどちらか一方の基板とＶＬ線が接続される構成であっても良い。

（実施の形態７）
次に、実施の形態７について以下に説明する。上記で説明した実施の形態１〜６では、基本的にバルクのシリコン基板を用いた場合について説明を行ったが、本発明はこれに限られず、例えばＳＯＩ（Silicon On Insulator）基板に実施の形態１〜６を適用することができる。図２２に、ＳＯＩ基板を用いた場合の半導体装置の断面図を示す。図２２に示す半導体装置では、支持基板であるＳｉ基板２２１に埋め込み絶縁層２２２を介して半導体層２２３が形成されている。図２２に示す半導体層２２３には、素子分離２２４を隔ててＰＭＯＳ２２５とＮＭＯＳ２２６とが設けられている。なお、実施の形態１〜６で説明した回路構成は、半導体層２２３に形成されることになる。

以上のように、ＳＯＩ基板に実施の形態１〜６の回路を形成することで、ＰＭＯＳ２２５やＮＭＯＳ２２６の拡散層とＳｉ基板２２１との間に生じる容量（接合容量）が低減できるので、信号線の寄生容量を低減することができる。例えば、ＳＯＩ基板を用いることで、実施の形態１〜６で示したビット線対ＢＬ，／ＢＬ、ＶＬ線の容量も低減することができるので、更なる低消費電力化と高速化を図ることができる。

（実施の形態８）
図２４に、本実施の形態に係る半導体装置のブロック図を示す。図２４では、中央演算処理部であるＣＰＵ部と、当該ＣＰＵ部と複数の配線で接続された記憶部とで構成された半導体装置を示している。当該記憶部は、例えば図１又は図８に示した回路構成を有している。さらに、本実施の形態に係る半導体装置では、記憶部を制御するための記憶部選択信号ＡＳが、ＣＰＵ部から記憶部に供給されている。具体的に、当該記憶部選択信号ＡＳは、記憶部のメモリセル電位制御回路ＳＷに供給され、ビット線対ＢＬ，／ＢＬの電位変化を緩和させる制御に用いられている。なお、図２４のブロック図は例示であり、本発明では他の構成であっても良い。

次に、記憶部選択信号ＡＳを用いて、ビット線対ＢＬ，／ＢＬの電位変化を緩和させる構成について説明する。まず、記憶部の構成は、メモリセル電位制御回路ＳＷに記憶部選択信号ＡＳが新たに供給される点以外、基本的に図１又は図８と同じであるため、詳細な説明は省略する。そこで、以下においては、メモリセル電位制御回路ＳＷの構成について説明する。

まず、図２５（ａ）に、メモリセル電位制御回路ＳＷの回路図を示す。図２５（ａ）では、図４（ａ）に示したメモリセル電位制御回路ＳＷと同様、ＶＬ線をＧＮＤから遮断又は導通させるＮＭＯＳ４１を設けている。ただ、図４（ａ）では、ＮＭＯＳ４１のゲート電極に入力される信号がインバータを介したセンスイネーブル信号ＳＥのみであったが、図２５（ａ）では、ＮＭＯＳ４１のゲート電極に入力される信号が、インバータを介したセンスイネーブル信号ＳＥと、記憶部選択信号ＡＳとのＮＡＮＤ信号である。つまり、ＮＭＯＳ４１のゲート電極には、ＮＡＮＤ回路８０１が設けられ、このＮＡＮＤ回路８０１にインバータ８０２を介したセンスイネーブル信号ＳＥと、記憶部選択信号ＡＳとが入力されている。

また、図２５（ａ）に示すメモリセル電位制御回路ＳＷでも、図４（ａ）と同様、ＶＬ線がＧＮＤと遮断された時（ＮＭＯＳ４１がＯＦＦ時）に、ＶＬ線の電位が上昇しすぎないようにクランプする、ダイオード接続したＮＭＯＳ４２を追加している。ＮＭＯＳ４２は、閾値電圧Ｖｔｈが約０．４Ｖだとすると、通常動作ではＶＬ線の電位は０．４Ｖ程度までしか上がらなくなるため、メモリセル１の保持データを破壊されるのを防止する役目がある。

図２５（ｂ）は、記憶部選択信号ＡＳ及びセンスイネーブル信号ＳＥに基づくメモリセル電位制御回路ＳＷの状態を表している。まず、記憶部選択信号ＡＳが”Ｈ”（記憶部が選択状態）のときは、図４（ｂ）の状態と同じになり、センスイネーブル信号ＳＥが”Ｌ”（ディスエーブル）の場合、ＮＭＯＳ４１はＯＮ状態となり、ＶＬ線はＧＮＤに接続されるためその電位が０Ｖとなる。また、センスイネーブル信号ＳＥが”Ｈ”（イネーブル）の場合、ＮＭＯＳ４１はＯＦＦ状態となり、ＶＬ線はＧＮＤから遮断されるとともにＮＭＯＳ４２の影響によりその電位が高くても０．４Ｖ程度になる。

一方、記憶部選択信号ＡＳが”Ｌ”（記憶部が非選択状態）のときは、センスイネーブル信号ＳＥが”Ｌ”、”Ｈ”にかかわらず、ＮＭＯＳ４１はＯＦＦ状態となり、ＶＬ線はＧＮＤから遮断されるとともにＮＭＯＳ４２の影響によりその電位が高くても０．４Ｖ程度になる。

さらに、図２６（ａ）に、本実施の形態に係る別のメモリセル電位制御回路ＳＷの回路図を示す。図２６（ａ）に示すメモリセル電位制御回路ＳＷでも、ＶＬ線をＧＮＤから遮断又は導通させる制御を行うＮＭＯＳ４１を設けている。また、ＶＬ線がＧＮＤと遮断された時（ＮＭＯＳ４１がＯＦＦ時）に、ＶＬ線の電位が上昇しすぎないようにクランプする、ダイオード接続したＮＭＯＳ４２を追加している。

図２６（ａ）に示すメモリセル電位制御回路ＳＷが、図２５（ａ）に示すメモリセル電位制御回路ＳＷと異なる点は、ＮＭＯＳ４１のゲート端子に入力される信号が、カラム選択信号ＣＳをさらに追加したＮＡＮＤ信号である点である。具体的に、図２６（ａ）では、ＮＡＮＤゲート８０１に、記憶部選択信号ＡＳ及びカラム選択信号ＣＳ、インバータ８０２で反転されたセンスイネーブル信号ＳＥが入力される。ＮＡＮＤゲート８０１の出力は、インバータ８０３で反転されＮＭＯＳ４１のゲート端子に入力される。

次に、図２６（ｂ）は、記憶部選択信号ＡＳ及びセンスイネーブル信号ＳＥ、カラム選択信号ＣＳに基づくメモリセル電位制御回路ＳＷの状態を表している。まず、記憶部選択信号ＡＳが”Ｈ”（記憶部が選択状態）で、カラム選択信号ＣＳが”Ｌ”（非選択状態）の場合は、センスイネーブル信号ＳＥが”Ｌ”（非選択状態）”、Ｈ”（イネーブル）にかかわらずＮＭＯＳ４１はＯＦＦ状態となり、ＶＬ線はＧＮＤから遮断されるとともにＮＭＯＳ４２の影響によりその電位が高くても０．４Ｖ程度になる。

次に、記憶部選択信号ＡＳが”Ｈ”（記憶部が選択状態）、センスイネーブル信号ＳＥが”Ｌ”（ディスエーブル）、カラム選択信号ＣＳが”Ｈ”（選択状態）の場合、ＮＭＯＳ４１はＯＮ状態となり、ＶＬ線はＧＮＤに接続されるためその電位が０Ｖとなる。また、記憶部選択信号ＡＳが”Ｈ”（記憶部が選択状態）、センスイネーブル信号ＳＥ及びカラム選択信号ＣＳが”Ｈ”（イネーブル及び選択状態）の場合、ＮＭＯＳ４１はＯＦＦ状態となり、ＶＬ線はＧＮＤから遮断されるとともにＮＭＯＳ４２の影響によりその電位が高くても０．４Ｖ程度になる。

次に、記憶部選択信号ＡＳが”Ｌ”（記憶部が非選択状態）の場合、センスイネーブル信号ＳＥ及びカラム選択信号ＣＳの状態にかかわらず、ＮＭＯＳ４１はＯＦＦ状態となり、ＶＬ線はＧＮＤから遮断されるとともにＮＭＯＳ４２の影響によりその電位が高くても０．４Ｖ程度になる。

メモリセル電位制御回路ＳＷに、図２５（ａ）や図２６（ａ）を用いた場合の記憶部の動作は、基本的に実施の形態１や実施の形態２で説明した動作と同じである。つまり、図２５（ａ）や図２６（ａ）を用いた場合の記憶部のタイミングチャートも、図５や図１０のようになる。ただ、記憶部選択信号ＡＳが”Ｌ”（記憶部が非選択状態）の場合は、図１０に示すタイミングチャートの非選択列の場合と同じになる。つまり、記憶部が非選択状態におけるビット線対ＢＬ，／ＢＬの電位が、ワード線ＷＬが活性化された時点からその変化が緩和される。そのため、本実施の形態に係る半導体装置では、記憶部が非選択状態の場合にも低消費電力化を図ることができる。

なお、本実施の形態では、記憶部選択信号ＡＳがメモリセル電位制御回路ＳＷのみに供給されているが、本発明はこれに限られず、行デコーダ２や列デコーダ６にも供給して制御信号として利用することもできる。

また、本実施の形態では、図２４に示すようにＣＰＵ部から記憶部に記憶部選択信号ＡＳを直接供給する構成であるが、本発明はこれに限られず、図２７に示す回路構成で記憶部選択信号ＡＳを記憶部に供給しても良い。図２７に示す回路構成では、４つの記憶部８２１〜８２４に対して記憶部選択信号ＡＳをそれぞれ供給できるように、デコーダ８２５と４つのＡＮＤ回路８２６〜８２９が設けられている。ＣＰＵ部（図示せず）から記憶部選択アドレスがデコーダ８２５に供給されると、デコーダ８２５からＡＮＤ回路８２６〜８２９のそれぞれに信号が出力される。ＡＮＤ回路８２６〜８２９では、当該信号とＣＰＵ部（図示せず）からのチップイネーブル信号ＣＥとのＡＮＤ演算を行い、その出力を記憶部選択信号ＡＳとして記憶部８２１〜８２４に供給している。

以上のように、本実施の形態に係る半導体装置は、ＣＰＵ部から記憶部に供給される記憶部選択信号ＡＳが非選択状態”Ｌ”（記憶部がスタンバイ状態）の場合も、緩和手段が、ビット線対ＢＬ，／ＢＬの電位変化を緩和させるので、より低消費電力化を図ることができる。

（実施の形態９）
図２８に、本実施の形態に係る半導体装置のレイアウト平面図を示す。また、図２９に、図２８で示した半導体装置のＩ−Ｉ面での断面図を示す。なお、本実施の形態に係る半導体装置は、Ｆｕｌｌトレンチ（ＦＴ）とＰａｒｔｉａｌトレンチ（ＰＴ）とを混在させたＨｙｂｒｉｄ型のＳＯＩ構造を採用している。

まず、図２８に示すように、本実施の形態に係る半導体装置は、行方向にＮＭＯＳトランジスタが形成されるＰ型領域（以下、単にＰ型領域ともいう）−ＰＭＯＳトランジスタが形成されるＮ型領域（以下、単にＮ型領域ともいう）−ＮＭＯＳトランジスタが形成されるＰ型領域の順で配置され、列方向に沿ってＰ型領域、Ｎ型領域が延設されている構成である。そして、図２８及び図２９に示すように、Ｐ型領域とＮ型領域との間は、Ｆｕｌｌトレンチ（ＦＴ）により分離され、それぞれの領域内は、Ｐａｒｔｉａｌトレンチ（ＰＴ）を用いて素子分離が行われている。なお、図２９に示すように、Ｆｕｌｌトレンチ（ＦＴ）は、Ｓｉ基板９０１上の埋め込み絶縁層９０２まで達するようにトレンチが形成されている。一方、Ｐａｒｔｉａｌトレンチ（ＰＴ）は、埋め込み絶縁層９０２まで達しないようにトレンチが形成されている。

また、図２８に示すレイアウトでは、拡散領域９０５と、半導体装置の第１層目であるゲート配線９０３及びコンタクトホール９０４とが図示されている。そして、１ビットのメモリセル１を構成する部分が、破線で囲まれた部分として図２８に示されている。この破線で囲まれた部分は、Ｐ型領域−Ｎ型領域−Ｐ型領域を跨ぐように形成されている。さらに、破線で囲まれた部分は、図２８の上下方向でミラー対称の構成となっている。なお、図示しないが、本実施の形態に係る半導体装置では、第１層目の上にＧＮＤ配線や電源電圧ＶＤＤの配線、ビット線対ＢＬ，／ＢＬなどがさらに積層される。

次に、本実施の形態に係る半導体装置では、図２９から分かるように、Ｐ型領域とＮ型領域とがＦｕｌｌトレンチ（ＦＴ）により、電気的に完全に分離されている。しかし、Ｐ型領域及びＮ型領域のそれぞれの領域内では、Ｆｕｌｌトレンチ（ＦＴ）を設けず、Ｐａｒｔｉａｌトレンチ（ＰＴ）のみで構成されている。そのため、Ｐ型領域の領域内は、Ｐ型領域が列方向で電気的に繋がっており、またＮ型領域の領域内も、Ｎ型領域が列方向で電気的に繋がっている。

図３０は、図２８で示した半導体装置のＩＩ−ＩＩ面での断面図である。図３０では、Ｐ＋の拡散領域９０５を有するＰＭＯＳ構造が図示されているが、本実施の形態に係る半導体装置では、図３０に示す構造が左右に連続して形成されている。図３０では、Ｐａｒｔｉａｌトレンチ（ＰＴ）が図示されていないが、図２８に示すようにＮ型領域内には、Ｐａｒｔｉａｌトレンチ（ＰＴ）が設けられている。そのため、図２８に示すＡ地点のＮ型領域とＢ地点のＮ型領域とはＰａｒｔｉａｌトレンチ（ＰＴ）下で繋がっている。つまり、Ｎ型領域が列方向で繋がっているので、Ｎ型領域の電位を列単位で制御することが可能となる。同様に、Ｐ型領域も列方向で繋がっているので、Ｐ型領域の電位を列単位で制御することも可能となる。

つまり、図１７等で示したメモリセル１に、本実施の形態で説明したＨｙｂｒｉｄ型のＳＯＩ構造を採用すれば、ＮＭＯＳ２２ａ，２２ｂ，２４ａ，２４ｂの基板電位を列単位で容易に制御することが可能となる。

本発明の実施の形態１に係る半導体装置の構成図である。 本発明の実施の形態１に係るメモリセルの回路図である。 本発明の実施の形態１に係るメモリセルの回路図である。 本発明の実施の形態１に係るメモリセル電位制御回路の回路図である。 本発明の実施の形態１に係る半導体装置のタイミングチャートである。 本発明の実施の形態１に係るマルチポートメモリの回路図である。 本発明の実施の形態１に係るＲＯＭの回路図である。 本発明の実施の形態２に係る半導体装置の構成図である。 本発明の実施の形態２に係るメモリセル電位制御回路の回路図である。 本発明の実施の形態２に係る半導体装置のタイミングチャートである。 本発明の実施の形態３に係るメモリセルの回路図である。 本発明の実施の形態３に係るメモリセルの回路図である。 本発明の実施の形態３に係るメモリセル電位制御回路の回路図である。 本発明の実施の形態３に係る半導体装置のタイミングチャートである。 本発明の実施の形態３に係る半導体装置のレイアウト平面図である。 本発明の実施の形態４に係るメモリセル電位制御回路の回路図である。 本発明の実施の形態５に係るメモリセルの回路図である。 本発明の実施の形態５に係るメモリセル電位制御回路の回路図である。 本発明の実施の形態５に係る半導体装置のタイミングチャートである。 本発明の実施の形態６に係るメモリセル電位制御回路の回路図である。 本発明の実施の形態６に係る半導体装置のタイミングチャートである。 本発明の実施の形態７に係る半導体装置の断面図である。 本発明の実施の形態１に係る半導体装置の実レイアウトイメージ図である。 本発明の実施の形態８に係る半導体装置のブロック図である。 本発明の実施の形態８に係るメモリセル電位制御回路の回路図である。 本発明の実施の形態８に係る別のメモリセル電位制御回路の回路図である。 本発明の実施の形態８に係る記憶部選択信号を供給する回路構成を示す図である。 本発明の実施の形態９に係る半導体装置の平面図である。 本発明の実施の形態９に係る半導体装置の断面図である。 本発明の実施の形態９に係る半導体装置の別の断面図である。

符号の説明

１ メモリセル、２ 行デコーダ、３ 制御回路、４ プリチャージ回路、５ カラム選択回路、６ 列デコーダ、７ 書き込みドライバ、８ センスアンプ回路、２１，６３，６４ インバータ、２２，２４，４１，４２，６１，６２，６５，６６，７１，７２，１８１，２０１，２０２ ＮチャネルＭＯＳトランジスタ、２３，１３１，１３２ ＰチャネルＭＯＳトランジスタ、９１ ＮＯＲゲート、９２ インバータ、２２１ Ｓｉ基板、２２２ 埋め込み絶縁層、２２３ 半導体層、２２４ 素子分離、２２５ ＰＭＯＳ、２２６ ＮＭＯＳ、８０１ ＮＡＮＤ回路、８０２，８０３ インバータ、８２１〜８２４ 記憶部、８２５ デコーダ、８２６〜８２９ ＡＮＤ回路、９０１ Ｓｉ基板、９０２ 埋め込み絶縁層、９０３ ゲート配線、９０４ コンタクトホール、９０５ 拡散領域。

Claims (12)

1. リフレッシュ動作が不要な記憶部を有する半導体装置であって、
   行列状に配置され、データを記憶する記憶回路と、
   前記記憶回路から前記データの読み出しを行う第１の信号線と、
   前記記憶回路と前記第１の信号線との接続を制御する信号を伝達する第２の信号線と、
   前記第１の信号線における電位変化、もしくは電流変化を検知してデータを読み出し判定するセンスアンプ回路と、
   前記センスアンプ回路が活性している期間、前記第１の信号線における電位変化、もしくは電流変化を緩和させる緩和手段とを備える半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記記憶回路は、前記データを記憶するインバータラッチを構成する第１のインバータ及び第２のインバータを備え、
   前記緩和手段は、前記第１及び第２のインバータを構成するＮＭＯＳのソース端子とＧＮＤとの間に配置され、前記センスアンプ回路の活性信号に基づき前記ソース端子と前記ＧＮＤとの接続を制御する電位制御回路を備えることを特徴とする半導体装置。
3. 請求項１に記載の半導体装置であって、
   前記記憶回路は、前記データを記憶するインバータラッチを構成する第１のインバータ及び第２のインバータを備え、
   前記緩和手段は、前記第１及び第２のインバータを構成するＰＭＯＳのソース端子と電源との間に配置され、前記センスアンプ回路の活性信号に基づき前記ソース端子と前記電源との接続を制御する電位制御回路を備えることを特徴とする半導体装置。
4. 請求項１に記載の半導体装置であって、
   前記記憶回路は、前記データを記憶するインバータラッチを構成する第１のインバータ及び第２のインバータと、前記第１及び第２のインバータと前記第１の信号線とを接続するトランスファＭＯＳトランジスタとを備え、
   前記緩和手段は、前記第１及び第２のインバータを構成するＮＭＯＳの基板電位又は前記トランスファＭＯＳトランジスタの基板電位の少なくとも一方を、前記センスアンプ回路の活性信号に基づき制御する電位制御回路を備えることを特徴とする半導体装置。
5. 請求項４に記載の半導体装置であって、
   前記電位制御回路は、前記活性信号が前記センスアンプ回路を活性させる期間、前記第１及び第２のインバータを構成するＮＭＯＳの基板電位又は前記トランスファＭＯＳトランジスタの基板電位の少なくとも一方を、前記第１及び第２のインバータを構成するＮＭＯＳのソース電位より低くなるように制御することを特徴とする半導体装置。
6. 請求項４に記載の半導体装置であって、
   前記電位制御回路は、前記活性信号が前記センスアンプ回路を活性させる期間、前記第１及び第２のインバータを構成するＮＭＯＳの基板電位又は前記トランスファＭＯＳトランジスタの基板電位の少なくとも一方が、前記第１及び第２のインバータを構成するＮＭＯＳのソース電位と等しく、それ以外の期間は、前記第１及び第２のインバータを構成するＮＭＯＳの基板電位又は前記トランスファＭＯＳトランジスタの基板電位の少なくとも一方が、前記第１及び第２のインバータを構成するＮＭＯＳのソース電位より高くなるように制御することを特徴とする半導体装置。
7. 請求項１乃至請求項６のいずれか１つに記載の半導体装置であって、
   前記緩和手段は、読み出しを行っている前記第１の信号線に対してのみ電位変化、もしくは電流変化を緩和させることを特徴とする半導体装置。
8. 請求項１乃至請求項７のいずれか１つに記載の半導体装置は、ＳＯＩ基板上に形成されることを特徴とする半導体装置。
9. 行列状に配置された複数のメモリセルと、
   前記メモリセルからの読み出されたデータを伝送する第１の信号線と、
   前記メモリセルと前記第１の信号線との電気的接続を制御する信号を伝達する第２の信号線と、
   読み出し動作時に前記メモリセルから読みだされたデータに基づいて生じる前記第１の信号線の変化を検知しデータ判定を行うセンスアンプ回路と、
   前記メモリセルの所定のノードに接続され、前記読み出し動作時に当該メモリセルから読みだされたデータに基づき生じる前記第１の信号線の変化を前記センスアンプ回路の活性信号に基づき緩和させる電位制御回路とを備える半導体装置。
10. 行列状に配置され、データを記憶する記憶回路と、
    前記記憶回路から前記データの読み出しを行う第１の信号線と、
    前記記憶回路と前記第１の信号線との接続を制御する信号を伝達する第２の信号線と、
    前記第１の信号線における電位変化、もしくは電流変化を検知してデータを読み出し判定するセンスアンプ回路と、
    前記センスアンプ回路が活性している期間、前記第１の信号線における電位変化、もしくは電流変化を緩和させる緩和手段と、
    を有するリフレッシュ動作の不要な複数の記憶部及び前記記憶部を制御する中央演算処理部を備え、
    前記中央演算処理部から前記記憶部に供給される記憶部選択信号が非選択状態の場合も、前記緩和手段は、前記第１の信号線における電位変化、もしくは電流変化を緩和させることを特徴とする半導体装置。
11. 請求項１乃至請求項７、請求項１０のいずれか１つに記載の半導体装置は、前記記憶回路が形成される列方向に、電気的に繋がったＰ型領域及び電気的に繋がったＮ型領域を有するＳＯＩ基板上に形成されることを特徴とする半導体装置。
12. 請求項１乃至請求項８、請求項１０、請求項１１のいずれか１つに記載の半導体装置であって、
    前記緩和手段は、前記記憶回路が形成される領域近傍で、且つ前記記憶回路が形成される列方向の上に形成されることを特徴とする半導体装置。
    

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