JP2015524980A - 書き込みアシスト回路を備えた、ｓｒａｍの読み出しに好適なビットセル - Google Patents

書き込みアシスト回路を備えた、ｓｒａｍの読み出しに好適なビットセル Download PDF

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Abstract

スタティックメモリセルについての方法および装置。スタティックメモリセルは、第１のバックゲートノードを含む第１のパスゲートトランジスタと、第２のバックゲートノードを含む第２のパスゲートトランジスタとを含み得る。スタティックメモリセルは、第３のバックゲートノードを含む第１のプルダウントランジスタと、第４のバックゲートノードを含む第２のプルダウントランジスタとを含み得る。第１のプルダウントランジスタのソースノード、第２のプルダウントランジスタのソースノード、および第１、第２、第３、および第４のバックゲートノードは、共通ノードを形成するために互いに電気的に結合されている。

Description

関連出願の相互参照
[0001] 本願は、米国特許法第１１９条（ｅ）の下で、Ｊｕｎｇおよび他の名で２０１２年８月３日に出願された米国仮特許出願第６１／６７９，６５０号の利益を主張し、その開示は、全体として参照により本明細書に明確に組み込まれる。
[0002] 本開示の態様は、メモリ回路に関し、より具体的には、書き込みアシスト回路（write-assist circuit）を有するスタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセルに関する。
[0003] 半導体技術がスケールダウンするにつれて、シングルチップに統合されることができるトランジスタの数が増加している。しかしながら、しきい値電圧（Ｖｔｈ）の揺らぎ（Fluctuation）は、ランダムドーパント揺らぎ（random dopant fluctuation：ＲＤＦ）、ラインエッジラフネス（line edge roughness：ＬＥＲ)、および短チャンネル効果（short channel effects：ＳＣＥ）に起因して、技術スケーリングとともに増加し、それは、しきい値電圧がセル内の個々のトランジスタに影響を与えることができるので、小型形状デバイスに著しく影響する。結果的に、ある半導体チップ上で、同じチップ上のある異なるセルと対照的なものとして１つのセルを使用することの結果を分析することは、より難しい。
[0004] 特に、スタティックランダムアクセスメモリ（ＳＲＡＭ）がシステム‐オン‐チップ（ＳｏＣ）内のコンポーネントのうちの１つであり、そのＳｏＣの大部分を占めている場合、ＳＲＡＭセルは、典型的に、高集積密度（high integration density）のために非常に小さいトランジスタを使用して設計される。したがって、ＳＲＡＭの書き込み能力と安定性は徐々に低下し、ＳＲＡＭが、バルク・プレーナ型金属酸化膜半導体電界効果トランジスタ（planar bulk metal-oxide-semiconductor field-effect transistors：ＭＯＳＦＥＴ）を用いた、２２ｎｍ技術やそれを超えるようなより小さい技術で十分な歩留り（yield）を達成することは非常に困難（challenging）である。
[0005] 極めて薄いシリコン‐オン‐インシュレータ（Extremely thin silicon-on-insulator:ＥＴＳＯＩ）材料は、バルク・プレーナ型ＭＯＳＦＥＴの問題を解決するための２２ｎｍおよびそれを超える技術ノードに関する魅力的な候補である。図１は、バックゲートを有するＥＴＳＯＩ構造の概略断面図を示す。
[0006] トランジスタ１００は、チャネル１０７においてドレイン１０６およびソース１０２間の電流フローを制御する電界の変化を作り出す、ソース１０２、ゲート１０４およびドレイン１０６と共に示される。埋め込み酸化（ＢＯＸ）層（buried oxide (BOX) layer）１０８は、ゲート１０４の下に電界を作り出すために、適した電圧がソース１０２、ゲート１０４およびドレイン１０６コンタクトにかけられるまで、ソース１０２、ゲート１０４、およびドレイン１０６を電気的に絶縁する（electrically isolate）。ゲート１０４は、電流フローを可能にする絶縁層１０９によってチャネル１０７から絶縁されている（insulated from）。バックゲート１１０は、ウェルコンタクト１１２によって制御され、それはまた、基板（substrate）１１４に電気的に結合されており、バックゲート１１０はチャネル１０７をオープンするためにソース１０２およびドレイン１０６間の電界をより正確に制御するために使用されることができる。Ｖｔｈは、ゲート１０４の両端に、適切な電界を作り出すように設定されたしきい値電圧であり、電流がソース１０２とドレイン１０６の間のチャネル１０７に流れることを可能にする。
[0007] ランダムドーパント揺らぎ（ＲＤＦ）は、Ｖｔｈ変動（Vth variation）の大きな要因であり、そして、極めて薄いシリコン‐オン‐インシュレータ（ＥＴＳＯＩ）材料は、ゲート１０４下部にドーピングされていないチャネル（undoped channel）を使用することによってＲＤＦを減らす。さらに、ＥＴＳＯＩ材料は、薄いチャネル１０７ボディにより、バルク・プレーナ型ＭＯＳＦＥＴに比べてよりよいショートチャネル制御を提供する。加えて、薄いＢＯＸ層１０８を有するＥＴＳＯＩデバイスは、ウェルコンタクト１１２を介して、バルク・プレーナ型ＭＯＳＦＥＴにおけるボディバイアス(body bias)と類似のバックゲート電圧を変えることによってＶｔｈを制御することができ、基板電圧が制御される。しかしながら、漏れ電流（leakage current）（すなわち、バルク・プレーナ型ＭＯＳＦＥＴのドレイン１０６とソース１０２の間を流れる電流）は、順方向ボディ（基板１１４）バイアスが印加される（applied）場合、（基板１１４およびソース１０２／ドレイン１０６間の）ｐ‐ｎ接合（p-n junction）漏れ電流により劇的に増加する。そのような順方向バイアスは、チャネル１０７がクローズされるように設計されているときでさえ、チャネル１０７へ十分な電界を供給し、ソース１０２およびドレイン１０６間の電流を可能にする（allow）。バルク・プレーナ型ＭＯＳＦＥＴボディバイアスアプローチにおけるそのような漏れ電流は、ＲＤＦおよび他のＶｔｈ問題（issue）を制御するために使用されるボディバイアス電圧範囲（body bias voltage range）を制限する。
[0008] 本開示は、書き込みアシスト回路を備えたスタティックランダムアクセスメモリについての方法および装置を説明する。
[0009] 本開示の１つの態様では、スタティックメモリセルは、第１のバックゲートノードを有する第１のパスゲートトランジスタと、第２のバックゲートノードを有する第２のパスゲートトランジスタを含む。セルはさらに、第３のバックゲートノードを有する第１のプルダウントランジスタと、第４のバックゲートノードを備える第２のプルダウントランジスタを含む。第１のプルダウントランジスタと第２のプルダウントランジスタのソースノードは、共通ノードを形成するために、第１、第２、第３、および第４のバックゲートノードに電気的に結合されている。
[0010] 本開示の別の態様では、ある方法が、第１のバックゲートノードを含む第１のパスゲートトランジスタと、第２のバックゲートノードを含む第２のパスゲートトランジスタを有するメモリセルを提供する。第１のプルダウントランジスタは、第３のバックゲートノードを含み、第２のプルダウントランジスタは、第４のバックゲートノードを含む。第１のおよび第２のプルダウントランジスタのソースノードは、共通ノードを形成するために、第１、第２、第３、および第４のバックゲートノードに電気的に結合されている。この方法は、共通ノードの電位をグラウンド電位より引き上げることを含む。この方法はまた、共通ノードの電位がグラウンド電位を上回る間、第１のパスゲートトランジスタおよび第２のパスゲートトランジスタに電流を流すことを含む。
[0011] 本開示の別の態様では、スタティックメモリセルは、読み出しに好適なゲート長（read preferred gate length）および第１のバックゲートノードを有する第１のパスゲートトランジスタと、読み出しに好適なゲート長および第２のバックゲートノードを有する第２のパスゲートトランジスタを含む。セルはさらに、読み出しに好適なゲート幅（read preferred gate width）および第３のバックゲートノードを有する第１のプルダウントランジスタと、読み出しに好適なゲート幅および第４のバックゲートノードを備える第２のプルダウントランジスタを含む。第１のプルダウントランジスタおよび第２のプルダウントランジスタのソースノードは、共通ノードを形成するために、第１、第２、第３、および第４のバックゲートノードに電気的に結合されている。
[0012] 本開示の別の態様では、スタティックメモリセルは、第１のバックゲートノードを有する第１のパスゲートトランジスタと、読み出しに好適なゲート長および第２のバックゲートノードを有する第２のパスゲートトランジスタを含む。セルはさらに、読み出しに好適なゲート幅および第３のバックゲートノードを有する第１のプルダウントランジスタと、読み出しに好適なゲート幅および第４のバックゲートノードを備える第２のプルダウントランジスタを含む。第１のプルダウントランジスタおよび第２のプルダウントランジスタのソースノードは、共通ノードを形成するために、第１、第２、第３、および第４のバックゲートノードに電気的に結合されている。
[0013] 本開示の別の態様に従うスタティックメモリセルは、第１のパスゲートトランジスタをバイアスするための第１の手段を有する第１のパスゲートトランジスタと、第２のパスゲートトランジスタをバイアスするための第２の手段を有する第２のパスゲートトランジスタを含む。スタティックメモリセルはさらに、第１のプルダウントランジスタをバイアスするための第３の手段を備える第１のプルダウントランジスタと、第２のプルダウントランジスタをバイアスするための第４の手段を備える第２のプルダウントランジスタを有する。第１のプルダウントランジスタのソースノード、第２のプルダウントランジスタのソースノード、ならびに第１、第２、第３、および第４の手段は、共通ノードを形成するために互いに電気的に結合されている。
[0014] これは、以下の詳細な説明がより良く理解され得るように、本開示の特徴および技術的利点を、相当に広く概説している。本開示の追加的な特徴および利点が以下に説明されることになる。本開示が、本開示と同じ目的を実行するための他の構造を設計するまたは修正するための基盤として容易に利用され得ることは、当業者に認識されるはずである。そのような等価の構造が、添付の特許請求の範囲に記載される本開示の教示から逸脱しないことも、当業者によって理解されるべきである。本開示の特性であると考えられる新規な特徴は、それの、オペレーションの方法および構成についての両方に関して、さらなる目的および利点とともに、添付の図面に関連して考慮されるとき、続く説明からより良く理解されるであろう。しかしながら、図面の各々は例示および説明のためだけに提供されており、本開示の限定の定義として意図されていないということは明確に理解されるべきである。
[0015] 本開示のより完全な理解のために、添付図面と合わせられる以下の説明にこれから言及する。
[0016]
図１は、バックゲートを有するＥＴＳＯＩ構造の概略断面図を示す。
[0017]
図２は、ＳＲＡＭメモリ中のセルのアレイを例示する。
[0018]
図３は、本開示のある態様を使用して、選択されたセルにおけるワードライン書き込みトリップ電圧（ＷＷＴＶ）、ハーフセレクト列のセル（column half-selected cell）におけるホールドスタティックノイズマージン（ＨＳＮＭ_half）、および、ハーフセレクト列のセルにおける漏れ電流（ＩLeak_half）を例示する。
[0019]
図４は、本開示のある態様に従って概略図を例示する。
[0020]
図５は、本開示の１つ以上の方法に従って流れ図を例示する。
[0021]
図６は、本開示のある態様が有利に用いられ得る例示的な無線通信システムを示すブロック図である。
[0022]
図７は、本開示のある態様に従って、半導体コンポーネントの論理設計、レイアウト、および回路のために使用されるデザインワークステーションを例示するブロック図である。
詳細な説明
[0023] 添付図面に関連して以下に記載する詳細な説明は、様々な構成の説明として意図されており、ここに説明される概念が実施され得る唯一の構成を表すようには意図されていない。詳細な説明は、様々な概念の徹底した理解を提供することを目的として特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実施され得ることは、当業者に明らかであるだろう。いくつかの例では、そのような概念をあいまいにすることを避けるために、周知の構造およびコンポーネントが、ブロック図の形態で示される。ここで説明される場合、「および／または」という用語の使用は、「包括的な『または』」を表すように意図しているものであり、「または」という用語の使用は、「排他的な『または』」を表すように意図しているものである。
[0024] 高い読み出し安定性と書き込み能力を達成するため、好適セル（preferred cell）は、トランジスタ強度を制御するための追加的な回路であるアシスト回路、およびトランジスタ特性を調整することによって設計される。
[0025] ＳＲＡＭ歩留り推定および設計選択
[0026] スタティックランダムアクセスメモリ（ＳＲＡＭ）セルの書き込み能力、読み出し安定性、およびホールド安定性（hold stability）は、ＳＲＡＭセル内のトランジスタの強度比に基づく。ホールド安定性は、プルアップ（ＰＵ）トランジスタ対プルダウン（ＰＤ）トランジスタ強度比（ガンマ比とも呼ばれる）によって決定され、読み出し安定性は、プルダウントランジスタ対パスゲート（ＰＧ）トランジスタ強度比（ベータ比とも呼ばれる）とガンマ比との両方によって決定される。
[0027] ホールド安定性および読み出し安定性は、ホールドスタティックノイズマージン（ＨＳＮＭ）および読み出しスタティックノイズマージン（ＲＳＮＭ）によって、それぞれ定量化される（quantified）。これらのノイズマージンは、それぞれのモードで許容される（tolerated）ことができる記憶ノードにおける最大ノイズ値である。書き込み能力は、ＰＧトランジスタ対ＰＵトランジスタ強度比（アルファ比とも呼ばれる）によって決定され、ワードライン書き込みトリップ電圧（ＷＷＴＶ）によって表わされる。ＷＷＴＶは、公称電圧（ＶＤＤ）およびワードライン電圧（ＶＷＬ）間の差として定量化され、この場合、ＶＷＬは、書き込み動作においてデータをフリップ（flip）させる最小のワードライン電圧である。
[0028] 図２は、ＳＲＡＭメモリ中のセルのアレイを例示する。ＳＲＡＭアレイ２００は、選択された行（row）２０２と選択された列（column）２０４で示される。選択された行２０２と選択された列２０４が、メモリ動作のために選択される時、選択されたセル（ＳＣ）２０６は、読み出しまたは書き込み動作のために動作されるＳＲＡＭアレイ２００中のセルである。しかしながら、選択された行２０２における他のセルもまた、部分的に励起される（energized）。これらのセルは、未選択の列２１２におけるアレイの一部なので、ハーフセレクト行のセル（row half-selected cell：ＲＨＳＣ）２１０と称される。同様に、選択された列２０４内において、他のセルは、未選択の行２０８にあるので、選択されず、これらのセルは、ハーフセレクト列のセル（column half-selected cell：ＣＨＳＣ）２１４と称される。未選択行２０８および未選択列２１２内のセルは、未選択セル（ＵＳＣ）２１６と称される。
[0029] 多くの大型ＳＲＡＭアレイでは、少なくとも６シグマ（６σ）の歩留り（「６σ歩留り（“６σ-yield”）」）が指定される。ＳＲＡＭアレイ２００において６σ歩留り仕様（specification）を達成するために、図２に示された、選択されたセル２０６、ＲＨＳＣ２１０、ＣＨＳＣ２１４、および選択されていないセル２１６を含む全てのセルは、それらの動作可能なモード（読み出し、書き込み、およびスタンドバイモード）において６σ変動を許容するべきである。アクティブモード（読み出しおよび書き込みモード）において十分な歩留りを達成することは特に困難であるので、読み出し（書き込み）アシスト回路、または読み出し（書き込み）に好適なセルが、読み出しスタティックノイズマージン（ＷＷＴＶ）を改善するために使用されることができる。
[0030] 読み出し（書き込み）アシスト回路は、高い読み出しスタティックノイズマージン（ＷＷＴＶ）を達成するために使用される追加的な回路である。読み出し（書き込み）に好適なセルは、ＷＷＴＶ（読み出しスタティックノイズマージン）の劣化（degradation）を許容しながら、高い読み出しスタティックノイズマージン（ＷＷＴＶ）を達成するために、ＳＲＡＭセル内のトランジスタの特性を変えることによって設計される。典型的に、ＳＲＡＭセルにおける各トランジスタのサイズは読み出しスタティックノイズマージンおよびＷＷＴＶに反比例して影響を与える（inversely affect）ので、読み出し好適セルは書き込み好適セルと同時に実現されることはできない。
[0031] 加えて、読み出しアシスト回路と書き込みアシスト回路の両方を同時に適用することは、顕著な回路複雑性（circuit complexity）を引き起こす。従って、書き込み好適セルと組み合わされた読み出しアシスト回路、あるいは読み出し好適セルと組み合わされた書き込みアシスト回路は、読み出しスタティックノイズマージンおよびＷＷＴＶの両方を改善するために魅力的である。歩留りを評価（evaluate）するため、セルシグマの概念が使用され、それは平均（mean）（μ）割る標準偏差（standard deviation）（σ）で定義される。ＨＳＮＭ、ＷＷＴＶ、および読み出しスタティックノイズマージンのμおよびσを測定するため、１ＫモンテカルロシミュレーションがＶｔｈ変動を用いて実行され得る。ＲＤＦによるＶｔｈ変動の標準偏差（σＶｔｈ）は、続く式によって決定される。
式１
Figure 2015524980
ここで、ＡＶtは酸化層の厚さ（oxide thickness）とチャネルドーピング（channel doping）に比例する技術に依存する定数（constant）である。しかしながら、ラインエッジラフネスおよび酸化層の厚さ（ＴＯＸ）変動のような他の変動性ソース（variability source）が考慮されるべきである。本開示では、ＡＶtは、他の変動性ソースを考慮するために１.７５ ｍＶ・μｍに調整されるが、他の変数（variable）およびＡＶtの他の値が、本開示の範囲から逸脱することなく使用されることができる。例示するために、本開示は、ＶＤＤ=０.９Ｖを有する独立したマルチゲートＭＯＳＦＥＴモデルを使用する。ｎチャネルＭＯＳ（ＮＭＯＳ）およびｐチャネルＭＯＳ（ＰＭＯＳ）のためのこのような例に関する技術パラメータは、表１に要約される。他の電圧およびパラメータが、本開示の範囲内で使用され得、次のものは、単に、本開示の範囲内で可能であるパラメータの単なる１つの例示として提示される。
Figure 2015524980
[0032] 読み出し安定性の改善
[0033] アシスト回路
[0034] 読み出しスタティックノイズマージンは、ベータおよびガンマ比を増加させることによって改善されることができるが、ベータ比は、ガンマ比に比べより直接的に読み出しスタティックノイズマージンに影響する。読み出しアシスト回路は、セル内のトランジスタのバックゲート電圧（back-gate voltage：ＶＢＧ）、セルグラウンド（cell ground：ＶＧＮＤ）、セル供給電圧（cell supply voltage：ＶＣＥＬＬ）、またはワードライン電圧を制御することによって、読み出しスタティックノイズマージンを改善する。読み出しアシスト回路は、行毎（row-by-row）または列毎（column-by-column）の読み出しアシスト回路に分類される。行毎の読み出しアシストは、選択された行のＶＷＬを減らし得、よってパスゲートの強度を減らし、大きなベータ比を導く。
[0035] 列毎の読み出しアシスト回路は、それぞれ、ＶＣＥＬＬを増加させ、そして選択された列のＶＧＮＤを減らすことができ、よって、プルダウントランジスタの強度を増加させ、大きなベータ比を導く。列毎の読み出しアシスト回路は、他の構成において、選択された列におけるプルアップトランジスタ（ＶＢＧ.ＰＵ）のバックゲート電圧を減らすことができ、よって、プルアップトランジスタの強度を増加させ、大きなガンマ比を導く。従って、読み出しアシスト回路は、選択されたセルの読み出しスタティックノイズマージンを改善することができる。しかしながら、読み出しアシスト回路は、増加したアクティブ漏れ電流（increased active leakage current）、増加した電力消費、およびワードライン書き込みトリップ電圧の低下のような、いくつかの問題を引き起こす可能性がある。
[0036] 読み出し好適セルを利用することもまた、ワードライン書き込みトリップ電圧の劣化、または漏れ電流の増加のような、固有の問題を有する。このようなアプローチはまた、セルエリアオーバヘッドを増加させ得、ＳＲＡＭセルのための６シグマ要求を減らし得る。
[0037] 従って、ＬＰＧおよびＷＰＤの両方を増加させることは、セル電流（Ｉｃｅｌｌ）３０６における如何なる顕著な劣化も伴わずに、読み出しスタティックノイズマージンを改善するための、より効率的な方法である。
[0038] 書き込みアシスト回路および書き込み好適セルはまた、上述したものと同様の問題を有し、この場合、ワードライン書き込みトリップ電圧パラメータを増加させる設計はまた、ＲＨＳＣ ２１０またはＣＨＳＣ ２１４の読み出しスタティックノイズマージンを低下させる。図４Ａ‐４Ｂは、異なる制御スキームを利用するハーフセレクト列のセルの特性を例示する。
[0039] 図３は、本開示の態様を使用して、選択されたセル内のワードライン書き込みトリップ電圧（ＷＷＴＶ）、ハーフセレクト列のセル内のホールドスタティックノイズマージン（ＨＳＮＭ_half）およびハーフセレクト列のセル内の漏れ電流（ＩLeak_half）を例示する。
[0040] 図３は、ｘ軸に示すグラウンド／バックゲート電圧（Ｖbg,gnd）と、ｙ軸に示すセルシグマを示す。表１に示された選択されたセル２０６についてのパラメータを使用して、ＷＷＴＶ３００の値、ＨＳＮＭ_half値３０２への影響、およびＩLeak_half３０４が示される。６シグマの最小値（ｙ軸プロット（y-axis plotting））がセル歩留りについて規定され、それは図３中のライン３０６で示される。
[0041] プルダウントランジスタのしきい値電圧が減る時、トリップ電圧（Ｖtrip）もまた減少し、それはわずかにＨＳＮＭを劣化させる。書き込み動作の間に選択された列についてセルに関するグラウンド電圧（ＶＧＮＤ）を０Ｖより引き上げることは、Ｖトリップを引き上げ、それはＷＷＴＶ３００を改善する。加えて、Ｉleak_half３０４は、ＶＤＳおよびＶＧＳはＶＧＮＤの増加に起因して減少し、プルダウンのＶｔｈはソース‐ボディ電圧（ＶＳＢ）の増加に起因して増加するので、パスゲートおよびプルダウンバックゲート制御スキームと異なり、減少する。
[0042] 以前のパスゲートおよびプルダウンバックゲート制御スキームは、セルに供給される増加した電圧および増加した動的電力を通して全てのセルに関して６σ歩留りを達成する。このような以前のアプローチはまた、漏れ電流を増加させ、そして増加した電力／増加した漏れ電流アプローチは、セルを、小さい回路ジオメトリおよび薄い（例えば、ＥＴＳＯＩ）設計能力においてより効果的でない状態にする（render）。以前のＶＧＮＤ制御スキームは、より小さい動的電力を使用し、漏れ電流を増加させないが、そのようなアプローチは、書き込み動作の間に６σ歩留りを達成することができない。
[0043] 他のセル設計アプローチのこれらの問題を解決するために、本開示は、ＮＭＯＳのバックゲートＶＢＧノードをＶＧＮＤノードに組み合わせる。書き込み動作の間のＷＷＴＶ３００を改善するために、ＶＢＧおよびＶＧＮＤの両方が０Ｖより増加させられるので、単一の信号を用いてＶＢＧおよびＶＧＮＤを同時に制御することが可能である。
[0044] 図４は、本開示のある態様に従ってある概略図を例示する。
[0045] 本開示のＳＲＡＭセル４００概略図は、他のＳＲＡＭ構成内などにおいて結合されたプルダウントランジスタ（ＰＤトランジスタ４０６および４０８）ならびにプルアップトランジスタ（ＰＵトランジスタ４０２および４０４）を含む。パスゲートトランジスタ（ＰＧトランジスタ４１０および４１２）は、パスゲートトランジスタ４１０および４１２のバックゲートが共通のＶＢＧ４１４を有するように結合され、それはＶＧＮＤに結合され（tied to）、そしてプルダウントランジスタ４０６および４０８のソース結合に共通に結合される。ＶＧＮＤ制御スキームと比較すると、プルダウントランジスタ４０６および４０８に対する逆方向バックバイアス（reverse back-bias：ＲＢＢ）効果はもはや無く、それはＶtripを増加し、ＷＷＴＶを改善する。なぜならば、共通のＶＢＧ４１４およびＶＧＮＤは本開示では結合されているからである。その代わりに、パスゲートトランジスタ４１０および４１２に対する順方向バックバイアス（forward back-bias：ＦＢＢ）効果がある。これは、パスゲートトランジスタ４１０および４１２を強化し、それは、プルダウントランジスタ４０６および４０８に対する逆方向バックバイアス効果より大きなＷＷＴＶ改善をもたらす。従って、ＷＷＴＶについて６σ歩留りを達成するための指定された電圧振幅は、以前のスキームのそれよりも小さい。
[0046] パスゲートトランジスタ（手段）４１０および４１２は、スタティックメモリセルを読み出すおよび／またはスタティックメモリセルに書き込むために使用され得る。パスゲートトランジスタ（手段）４１０および４１２は、第１のパスゲートトランジスタ（手段）４１０および４１２をバイアスするための（図１に示された）バックゲートノード（手段）１１０を有し得る。プルダウントランジスタ（手段）４０６および４０８は、メモリセル４００の状態（論理「１」、論理「０」、または他の状態）を制御するために使用され得る。プルダウントランジスタ（手段）４０６および４０８はまた、プルダウントランジスタ（手段）４０６および４０８をバイアスするための（図１に示された）バックゲートノード（手段）１１０を有し得る。
[0047] ＶＤＳおよびＶＧＳがパスゲートトランジスタ４１０および４１２に関して、ならびにプルダウントランジスタ４０６および４０８に関して低減されるのでIleak_halfは減少する。これは、パスゲートおよびプルダウンバックゲート制御スキームとは異なる。従って、本開示の書き込みアシスト回路による電力オーバヘッドは低減される。加えて、本開示のスキームは、ＶＧＮＤ制御スキームより優れている電圧振幅によってもたらされるＨＳＮＭ_half値３０２の劣化を低減することができる。
[0048] ビットライン（ＢＬ）４１６、ビットラインバー（bit line bar：ＢＬＢ）４１８、およびワードライン電圧（ＶＷＬ）４２０は、ＳＲＡＭセル４００の読み出しおよびＳＲＡＭセル４００への書き込みに使用される。ＳＲＡＭセル４００へ書き込むために、ＢＬ４１６は、論理「１」状態へドライブされ（driven to）、ＢＬＢ４１８は論理「０」状態へドライブされる。ワードライン電圧４２０が次に選択され、そしてセルは１または０として書き込まれる。
[0049] ＳＲＡＭセル４００を読み出すために、ＢＬ４１６およびＢＬＢ４１８は、ＶＣＣ４２２（ＶＤＤとしても知られている）にプリチャージされ、ワードライン電圧４２０が選択される。ＢＬ４１６またはＢＬＢ４１８のいずれかのうちの１つのラインがロウレベルにプルダウンされると、ＢＬ４１６およびＢＬＢ４１８の状態が検知され、センス増幅器（sensing amplifier）は、セルが論理１または論理０の何れを含むかを決定するために、ＢＬ４１６およびＢＬＢ４１８間の差を検知する。
[0050] 図３は、本開示に従って、ＶＢＧおよびＶＧＮＤの関数（function）としての、Ｉleak_half３０４、ＨＳＮＭ_half値３０２、および選択されたセル２０６のＷＷＴＶ３００を示す。６σ歩留りＷＷＴＶを達成するための規定された電圧振幅は、４００mＶに低減され、それはまた、ＨＳＮＭ_half値３０２に関して６σ歩留りをもたらす。
[0051] 図５は、本開示の１つの態様に従ってスタティックメモリセルへ書き込むための方法を例示する流れ図である。
[0052] ブロック５００は、第１のバックゲートノードを備える第１のパスゲートトランジスタ、第２のバックゲートノードを備える第２のパスゲートトランジスタ、第３のバックゲートノードを備える第１のプルダウントランジスタ、および第４のバックゲートノードを備える第２のプルダウントランジスタを備えるメモリセルを提供することを例示する。第１のプルダウントランジスタのソースノード、第２のプルダウントランジスタのソースノード、第１のバックゲートノード、第２のバックゲートノード、第３のバックゲートノード、第４のバックゲートノードは、共通ノードを形成するために互いに電気的に結合されている。
[0053] ブロック５０２は、共通ノードの電位をグラウンド電位より引き上げることを例示する。ブロック５０４は、共通ノードの電位がグラウンド電位を上回る間、第１のおよび第２のパスゲートトランジスタに電流を流すことを例示する。
[0054] 本開示の１つの態様では、スタティックメモリセルは、第１のバックゲートノードを有する第１のパスゲートトランジスタと、第２のバックゲートノードを有する第２のパスゲートトランジスタを含む。セルはさらに、第３のバックゲートノードを有する第１のプルダウントランジスタと、第４のバックゲートノードを備える第２のプルダウントランジスタを含む。第１のプルダウントランジスタおよび第２のプルダウントランジスタのソースノードは、共通ノードを形成するために、第１、第２、第３、および第４のバックゲートノードに電気的に結合されている。
[0055] 本開示の別の態様において、方法は、第１のバックゲートノードを含む第１のパスゲートトランジスタと、第２のバックゲートノードを含む第２のパスゲートトランジスタを有するメモリセルを提供する。第１のプルダウントランジスタは第３のバックゲートノードを含み、第２のプルダウントランジスタは第４のバックゲートノードを含む。第１のおよび第２のプルダウントランジスタのソースノードは、共通ノードを形成するために、第１、第２、第３、および第４のバックゲートノードに電気的に結合されている。この方法は、共通ノードの電位をグラウンド電位より引き上げることを含む。この方法はまた、共通ノードの電位がグラウンド電位を上回る間、第１のパスゲートトランジスタおよび第２のパスゲートトランジスタに電流を流すことを含む。
[0056] 本開示の別の態様では、スタティックメモリセルは、読み出しに好適なゲート長および第１のバックゲートノードを有する第１のパスゲートトランジスタと、読み出しに好適なゲート長および第２のバックゲートノードを有する第２のパスゲートトランジスタを含む。セルはさらに、読み出しに好適なゲート幅および第３のバックゲートノードを有する第１のプルダウントランジスタと、読み出しに好適なゲート幅および第４のバックゲートノードを備える第２のプルダウントランジスタを含む。第１のプルダウントランジスタおよび第２のプルダウントランジスタのソースノードは、共通ノードを形成するために、第１、第２、第３、および第４のバックゲートノードに電気的に結合されている。
[0057] 本開示の別の態様では、スタティックメモリセルは、第１のバックゲートノードを有する第１のパスゲートトランジスタと、読み出しに好適なゲート長および第２のバックゲートノードを有する第２のパスゲートトランジスタを含む。セルはさらに、読み出しに好適なゲート幅および第３のバックゲートノードを有する第１のプルダウントランジスタと、読み出しに好適なゲート幅および第４のバックゲートノードを備える第２のプルダウントランジスタを含む。第１のプルダウントランジスタおよび第２のプルダウントランジスタのソースノードは、共通ノードを形成するために、第１、第２、第３、および第４のバックゲートノードに電気的に結合されている。
[0058] 本開示の別の態様に従うスタティックメモリセルは、第１のパスゲートトランジスタをバイアスするための第１の手段を備える第１のパスゲートトランジスタと、第２のパスゲートトランジスタをバイアスするための第２の手段を備える第２のパスゲートトランジスタを含む。スタティックメモリセルはさらに、第１のプルダウントランジスタをバイアスするための第３の手段を備える第１のプルダウントランジスタと、第２のプルダウントランジスタをバイアスするための第４の手段を備える第２のプルダウントランジスタを有する。第１のプルダウントランジスタのソースノード、第２のプルダウントランジスタのソースノード、ならびに第１、第２、第３、および第４の手段は、共通ノードを形成するために互いに電気的に結合されている。
[0059] バックゲート制御を有するＳＲＡＭは、それが追加的な設計柔軟性を提供するので、近頃興味を持たれている。読み出しスタティックノイズマージンおよびＷＷＴＶ（ワードライン書き込みトリップ値）の両方を改善するため、本開示は書き込みアシスト回路を用いた読み取りに好適なセルを開示する。本開示のメモリセルを、読み出しに好適なセルにするのを補助するために、本開示のメモリセルは、（例えば、プルアップトランジスタまたはプルダウントランジスタ等）メモリセル中の他のデバイスの他のゲート長のうちの少なくともいくつかに比べて増加したゲート長を有するパスゲートトランジスタを有し得る。さらに、本開示のセルの読み出し好適性を増加させるために、プルダウントランジスタのゲート幅は、（例えば、プルアップトランジスタまたはパスゲートトランジスタ等）メモリセル内の他のデバイスのうちの少なくともいくつかのゲート幅より広くなるように増長することができる。
[0060] 本開示の読み出し好適セルはまた、パスゲートトランジスタのゲート長およびプルダウントランジスタのゲート幅の両方を増長させることによって設計されることができる。さらに、本開示の読み出し好適セルは、セル電流、漏れ電流、およびセルエリアオーバヘッドを考慮して設計されることができる。バックゲート制御を使用する従前の書き込みアシスト回路は、ＷＷＴＶ中でわずかな改善をもたらすが、十分なＷＷＴＶのための大きな電圧振幅を規定する。本開示は、２つのノードを同時に制御することによって、バックゲート制御をＶＧＮＤ制御と組み合わせる。６σ歩留りＷＷＴＶに関して、規定された電圧振幅が低減され、動的電力オーバヘッドはわずか(insignificant)である。加えて、６σ歩留りは、ＶＧＮＤ制御のみを用いる場合とは対照的に、全てのセルにおいて提案されたスキームを満足する。
[0061] 図６は、本開示のある態様が有利に用いられ得る例示的な無線通信システム６００を示すブロック図である。例示目的のために、図６は、３つの遠隔ユニット６２０、６３０、および６５０と２つの基地局６４０を示す。無線通信システムは、さらに多くの遠隔ユニットおよび基地局を有し得ることが理解されるだろう。遠隔ユニット６２０、６３０、および６５０は、ＩＣデバイス６２５Ａ、６２５Ｃ、および６２５Ｂを含み、それらは開示された電気回路を含む。ＩＣを含む如何なるデバイスもまた、基地局、スイッチングデバイス、およびネットワーク機器を含む、ここに開示された電気回路を含み得ることは認識されるだろう。図６は、２つの基地局６４０から遠隔ユニット６２０、６３０、および６５０への順方向リンク信号６８０、および遠隔ユニット６２０、６３０、および６５０から２つの基地局６４０への逆方向リンク信号６９０を示す。
[0062] 図６において、遠隔ユニットのうちの１つ６２０は、携帯電話として示され、遠隔ユニットのうちの１つ６３０は、ポータブルコンピュータとして示され、そして遠隔ユニットのうちの１つ６５０は、無線ローカルループシステムにおける固定ロケーション遠隔ユニットとして示される。例えば、遠隔ユニットは携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、パーソナルデータアシスタントのようなポーブルデータユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、ミュージックプレーヤ、ビデオプレーヤ、エンターテインメントユニット、メータリーディング機器のような固定ロケーションデータユニット、あるいはデータまたはコンピュータ命令を記憶または検索（retrieve）する任意の他のデバイス、あるいは、それらの任意の組み合わせであり得る。図６は、本開示の教示に従って遠隔ユニットを例示するが、本開示は、これらの例示的な例示されたユニットに限定されない。本開示の態様は、集積回路（ＩＣ）を含む何れのデバイスでも適切に用いられ得る。
[0063] 図７は、上に開示された電気回路のような、半導体コンポーネントの論理設計、レイアウト、および回路のために使用されるデザインワークステーションを例示するブロック図である。デザインワークステーション７００は、ＣadenceまたはＯｒＣＡＤのような設計ソフトウェア、サポートファイル、およびオペレーティングシステムソフトウェアを含むハードディスク７０１を含む。デザインワークステーション７００はまた、開示された電気回路のような半導体コンポーネント７１２または回路設計７１０を容易にするためにディスプレイ７０２を含む。記憶媒体７０４は、回路設計７１０または半導体コンポーネント７１２を実体的に（tangibly）記憶するために提供される。回路設計７１０または半導体コンポーネント７１２は、ＧＤＳＩＩまたはＧＥＲＢＥＲのようなファイル形式で記憶媒体７０４に記憶され得る。記憶媒体７０４は、ＣＤ‐ＲＯＭ、ＤＶＤ、ハードディスク、フラッシュメモリ、または他の適切なデバイスであり得る。さらに、デザインワークステーション７００は、出力を記憶媒体７０４へ書き込むことまたはそこからの入力を受け入れるためのドライブ装置７０３を含む。
[0064] 記憶媒体７０４に記録されたデータは、論理回路構成、フォトリソグラフィーマスクのためのパターンデータ、あるいは電子ビームリソグラフィーのような連続書き込みツール（serial write tool）のためのマスクパターンデータを指定し得る。データはさらに、論理シミュレーションに関連するネット回路またはタイミング図のような論理検証データを含み得る。記憶媒体７０４にデータを提供することは、半導体ウエハ（semiconductor wafer）を設計するためのプロセスの数を減少させることによって半導体コンポーネント７１２または回路設計７１０の設計を容易にする。
[0065] ファームウェアおよび／またはソフトウェアの実現について、方法は、ここに説明された機能を実行するモジュール（例えば、プロシージャ、機能等）で実現され得る。命令を実体的に具現化する任意の機械読み取り可能な媒体が、ここに説明された方法を実現するのに使用され得る。例えば、ソフトウェアコードは、メモリ内に記憶され、プロセッサユニットによって実行され得る。メモリは、プロセッサユニット内でまたはプロセッサユニットの外で実現され得る。ここで使用される場合、「メモリ」という用語は、任意のタイプの長期、短期、揮発性、不揮発性、または他のメモリを称し、如何なる特定のメモリのタイプまたはメモリの数、あるいはメモリが記憶される媒体のタイプに限定されるべきでない。
[0066] ファームウェアおよび／またはソフトウェアで実現される場合、機能は、コンピュータ読取可能な媒体上に、１つ以上の命令またはコードとして記憶され得る。例は、データ構造で符号化されたコンピュータ読み取り可能な媒体と、コンピュータプログラムで符号化されたコンピュータ読み取り可能な媒体を含む。コンピュータ読取可能な媒体は、物理的なコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされることができる任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤＲＯＭ、または他の光ディスク記憶装置、磁気ディスク記憶装置、または他の磁気記憶デバイス、または、命令またはデータ構造の形態で所望のプログラムコードを記憶するために使用されることができ、かつ、コンピュータによってアクセスされることができる任意の他の媒体を備えることができ、ディスク（disk）およびディスク（disc）は、ここで使用される場合、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）、およびブルーレイ（登録商標）ディスク（disc）を含み、この場合、ディスク（disk）は通常、磁気的にデータを再生するが、ディスク（disc）は、レーザーを用いて光学的にデータを再生する。上記の組み合わせもまた、コンピュータ読み取り可能な媒体の範囲内に含まれるべきである。
[0067] コンピュータ読み取り可能な媒体上の記憶に加えて、命令および／またはデータは、通信装置に含まれる伝送媒体上の信号として提供され得る。例えば、通信装置は、命令およびデータを示す信号を有するトランシーバを含み得る。これら命令およびデータは、１つ以上のプロセッサに、特許請求の範囲において概説される機能を実現させるように構成される。
[0068] 特定の回路が説明されたが、当業者は、開示を実施するために、開示された回路のすべてが指定される訳ではないことを理解するだろう。さらに、本開示への焦点を維持するために、ある特定の周知の回路は説明されていない。同様に、説明はある特定のロケーションにおける論理「０」および論理「１」を参照するが、当業者は、論理値が、本開示のオペレーションに影響を与えることなく、それに応じて適応された回路の残り（remainder）を用いて、切り替えられることができることを認識する。
[0069] 本開示およびそれの利点が詳細に説明されてきたが、添付の特許請求の範囲によって定義される本開示の技術から逸脱することなく、様々な変更、置換、および修正が、ここで行われることができることが理解されるべきである。さらに、本願の範囲は、本明細書で説明されたプロセス、機械、製造物、組成物、手段、方法およびステップの特定の態様に限定されるようには意図されていない。当業者が本開示から容易に理解することになるように、ここに説明されたのと対応する態様と実質的に同じ結果を達成する、または実質的に同じ機能を実行する、既存の、または後に開発されるプロセス、機械、製造物、組成物、手段、方法、またはステップは、本開示に従って利用され得る。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造物、組成物、手段、方法、またはステップを、それらの範囲内に含むように意図されている。
[0070] 先の説明は、当業者に、本明細書に説明された様々な態様を実施することを可能にするために提供されている。これらの態様への様々な変更は、当業者に容易に理解されることになり、本明細書において定義された一般的な原理は、他の態様に適用され得る。したがって、特許請求の範囲は、明細書に示された態様に限定されることを意図するものではなく、特許請求の範囲における記載と一致する全範囲を付与されるべきものであり、そこにおいて、単数形でのエレメントへの言及は、そうであるとの明確な記載がない限り、「１つ、および１つのみ」を意味することは意図されておらず、「１つ以上の」を意味する。そうでないとの明確な記載がない限り、「いくつかの」という用語は、１つ以上を意味するように意図されている。項目のリスト「のうちの少なくとも１つ」に言及するフレーズは、単一のメンバを含む、それらの項目のうちの任意の組み合わせに言及するものである。例として、「ａ、ｂ、またはｃのうちの少なくとも１つ」は、ａ、ｂ、ｃ、ａおよびｂ、ａおよびｃ、ｂおよびｃ、ならびにa、ｂおよびｃをカバーするように意図されている。当業者によって既知のあるいは後に知られることになる、本開示の全体を通して説明された様々な態様のエレメントの全ての構造上のおよび機能上の同等物は、参照によりここに明示的に組み込まれ、特許請求の範囲によって包含されるように意図されている。さらに、本明細書におけるどの開示も、そのような開示が特許請求の範囲に明確に記載されているか否かに関わらず、一般社会に捧げられることを意図するものではない。特許請求の範囲のどのエレメントも、そのエレメントが明確に「〜のための手段」というフレーズを使用して記載されていない限り、または、方法の請求項の場合には、そのエレメントが「〜するためのステップ」というフレーズを使用して記載されていない限り、米国特許法第１１２条、第６パラグラフの規定の下に解釈されるべきでない。
[0070] 先の説明は、当業者に、本明細書に説明された様々な態様を実施することを可能にするために提供されている。これらの態様への様々な変更は、当業者に容易に理解されることになり、本明細書において定義された一般的な原理は、他の態様に適用され得る。したがって、特許請求の範囲は、明細書に示された態様に限定されることを意図するものではなく、特許請求の範囲における記載と一致する全範囲を付与されるべきものであり、そこにおいて、単数形でのエレメントへの言及は、そうであるとの明確な記載がない限り、「１つ、および１つのみ」を意味することは意図されておらず、「１つ以上の」を意味する。そうでないとの明確な記載がない限り、「いくつかの」という用語は、１つ以上を意味するように意図されている。項目のリスト「のうちの少なくとも１つ」に言及するフレーズは、単一のメンバを含む、それらの項目のうちの任意の組み合わせに言及するものである。例として、「ａ、ｂ、またはｃのうちの少なくとも１つ」は、ａ、ｂ、ｃ、ａおよびｂ、ａおよびｃ、ｂおよびｃ、ならびにa、ｂおよびｃをカバーするように意図されている。当業者によって既知のあるいは後に知られることになる、本開示の全体を通して説明された様々な態様のエレメントの全ての構造上のおよび機能上の同等物は、参照によりここに明示的に組み込まれ、特許請求の範囲によって包含されるように意図されている。さらに、本明細書におけるどの開示も、そのような開示が特許請求の範囲に明確に記載されているか否かに関わらず、一般社会に捧げられることを意図するものではない。特許請求の範囲のどのエレメントも、そのエレメントが明確に「〜のための手段」というフレーズを使用して記載されていない限り、または、方法の請求項の場合には、そのエレメントが「〜するためのステップ」というフレーズを使用して記載されていない限り、米国特許法第１１２条、第６パラグラフの規定の下に解釈されるべきでない。
以下に本願出願当初の特許請求の範囲を付記する。
[Ｃ１] スタティックメモリセルであって、
第１のバックゲートノードを備える第１のパスゲートトランジスタと、
第２のバックゲートノードを備える第２のパスゲートトランジスタと、
第３のバックゲートノードを備える第１のプルダウントランジスタと、
第４のバックゲートノードを備える第２のプルダウントランジスタと、
を備え、
前記第１のプルダウントランジスタのソースノード、前記第２のプルダウントランジスタのソースノード、前記第１のバックゲートノード、前記第２のバックゲートノード、前記第３のバックゲートノード、前記第４のバックゲートノードは、共通ノードを形成するために互いに電気的に結合されている、
スタティックメモリセル。
[Ｃ２] 前記共通ノードが、ゼロボルトより高い電位に引き上げられる時、前記第１のパスゲートトランジスタは、前記第２のプルダウントランジスタにデータをパスするように構成され、前記共通ノードが、ゼロボルトより高い前記電位に引き上げられる時、前記第２のパスゲートトランジスタは、前記第１のプルダウントランジスタへデータをパスするように構成される、Ｃ１に記載のスタティックメモリセル。
[Ｃ３] 前記第１のプルダウントランジスタおよび前記第１のパスゲートトランジスタに結合された第１のプルアップトランジスタと、前記第２のプルダウントランジスタおよび前記第２のパスゲートトランジスタに結合された第２のプルアップトランジスタ、をさらに備える、Ｃ１に記載のスタティックメモリセル。
[Ｃ４] 前記第１のパスゲートトランジスタのボディが、前記第１のバックゲートノードを備える、Ｃ１に記載のスタティックメモリセル。
[Ｃ５] 前記第１のプルダウントランジスタのボディが、前記第３のバックゲートノードを備える、Ｃ１に記載のスタティックメモリセル。
[Ｃ６] スタティックメモリセルへ書き込むための方法であって、
第１のバックゲートノードを備える第１のパスゲートトランジスタと、
第２のバックゲートノードを備える第２のパスゲートトランジスタと、
第３のバックゲートノードを備える第１のプルダウントランジスタと、
第４のバックゲートノードを備える第２のプルダウントランジスタと、
を備えるメモリセルを提供することと、
前記第１のプルダウントランジスタのソースノード、前記第２のプルダウントランジスタのソースノード、前記第１のバックゲートノード、前記第２のバックゲートノード、前記第３のバックゲートノード、前記第４のバックゲートノードは、共通ノードを形成するために互いに電気的に結合されており、
前記共通ノードの電位をグラウンド電位より引き上げることと、
前記共通ノードの前記電位がグラウンド電位を上回る間、前記第１のパスゲートトランジスタおよび前記第２のパスゲートトランジスタに電流を流すことと、
を備える、方法。
[Ｃ７] 前記共通ノードが、ゼロボルトより高い電位に引き上げられる時、前記第１のパスゲートトランジスタは、前記第２のプルダウントランジスタにデータをパスするように構成され、前記共通ノードが、ゼロボルトより高い前記電位に引き上げられる時、前記第２のパスゲートトランジスタは、前記第１のプルダウントランジスタへデータをパスするように構成される、Ｃ６に記載の方法。
[Ｃ８] 前記第１のプルダウントランジスタおよび前記第１のパスゲートトランジスタに結合された第１のプルアップトランジスタと、前記第２のプルダウントランジスタおよび前記第２のパスゲートトランジスタに結合された第２のプルアップトランジスタ、をさらに備える、Ｃ６に記載の方法。
[Ｃ９] 前記第１のパスゲートトランジスタのボディが、前記第１のバックゲートノードを備える、Ｃ６に記載の方法。
[Ｃ１０] 前記第１のプルダウントランジスタのボディが、前記第３のバックゲートノードを備える、Ｃ６に記載の方法。
[Ｃ１１] スタティックメモリセルであって、
パスゲート読み出し好適ゲート長および第１のバックゲートノードを備える第１のパスゲートトランジスタと、
前記パスゲート読み出し好適ゲート長および第２のバックゲートノードを備える第２のパスゲートトランジスタと、
プルダウン読み出し好適ゲート幅および第３のバックゲートノードを備える第１のプルダウントランジスタと、
前記プルダウン読み出し好適ゲート幅および第４のバックゲートノードを備える第２のプルダウントランジスタと、
を備え、
前記第１のプルダウントランジスタのソースノード、前記第２のプルダウントランジスタのソースノード、前記第１のバックゲートノード、前記第２のバックゲートノード、前記第３のバックゲートノード、前記第４のバックゲートノードは、共通ノードを形成するために互いに電気的に結合されている、
スタティックメモリセル。
[Ｃ１２] 前記第１のパスゲートトランジスタと前記第２のパスゲートトランジスタの各々は、読み出し好適ゲート長を有し、前記読み出し好適ゲート長は、前記スタティックメモリセルにおける他のデバイスのゲート長よりも長い、
Ｃ１１に記載のスタティックメモリセル。
[Ｃ１３] 前記第１のプルダウントランジスタと前記第２のプルダウントランジスタの各々は、読み出し好適ゲート幅を有し、前記読み出し好適ゲート幅は、前記スタティックメモリセルにおける他のデバイスのゲート幅よりも広い、
Ｃ１１に記載のスタティックメモリセル。
[Ｃ１４] 前記共通ノードが、ゼロボルトより高い電位に引き上げられる時、前記第１のパスゲートトランジスタは、前記第２のプルダウントランジスタにデータをパスするように構成され、前記共通ノードが、ゼロボルトより高い前記電位に引き上げられる時、前記第２のパスゲートトランジスタは、前記第１のプルダウントランジスタへデータをパスするように構成される、Ｃ１１に記載のスタティックメモリセル。
[Ｃ１５] 前記第１のプルダウントランジスタおよび前記第１のパスゲートトランジスタに結合された第１のプルアップトランジスタと、前記第２のプルダウントランジスタおよび前記第２のパスゲートトランジスタに結合された第２のプルアップトランジスタ、をさらに備える、Ｃ１１に記載のスタティックメモリセル。
[Ｃ１６] 前記第１のパスゲートトランジスタのボディが、前記第１のバックゲートノードを備える、Ｃ１１に記載のスタティックメモリセル。
[Ｃ１７] 前記第１のプルダウントランジスタのボディが、前記第３のバックゲートノードを備える、Ｃ１１に記載のスタティックメモリセル。
[Ｃ１８] スタティックメモリセルであって、
第１のパスゲートトランジスタをバイアスするための第１の手段を備える前記第１のパスゲートトランジスタと、
第２のパスゲートトランジスタをバイアスするための第２の手段を備える前記第２のパスゲートトランジスタと、
第１のプルダウントランジスタをバイアスするための第３の手段を備える前記第１のプルダウントランジスタと、
第２のプルダウントランジスタをバイアスするための第４の手段を備える前記第２のプルダウントランジスタと、
を備え、
前記第１のプルダウントランジスタのソースノード、前記第２のプルダウントランジスタのソースノード、前記第１の手段、前記第２の手段、前記第３の手段、前記第４の手段は、共通ノードを形成するために互いに電気的に結合されている、
スタティックメモリセル。
[Ｃ１９] 前記共通ノードの電位をグラウンド電位より引き上げるための手段と、
前記共通ノードの前記電位がグラウンド電位を上回る間、前記第１のパスゲートトランジスタおよび前記第２のパスゲートトランジスタに電流を流すための手段と、
をさらに備える、Ｃ１８に記載のスタティックメモリセル。
[Ｃ２０] 前記第１の手段、第２の手段、第３の手段、および第４の手段のうちの少なくとも１つは、バックゲートである、Ｃ１８に記載のスタティックメモリセル。

Claims (20)

  1. スタティックメモリセルであって、
    第１のバックゲートノードを備える第１のパスゲートトランジスタと、
    第２のバックゲートノードを備える第２のパスゲートトランジスタと、
    第３のバックゲートノードを備える第１のプルダウントランジスタと、
    第４のバックゲートノードを備える第２のプルダウントランジスタと、
    を備え、
    前記第１のプルダウントランジスタのソースノード、前記第２のプルダウントランジスタのソースノード、前記第１のバックゲートノード、前記第２のバックゲートノード、前記第３のバックゲートノード、前記第４のバックゲートノードは、共通ノードを形成するために互いに電気的に結合されている、
    スタティックメモリセル。
  2. 前記共通ノードが、ゼロボルトより高い電位に引き上げられる時、前記第１のパスゲートトランジスタは、前記第２のプルダウントランジスタにデータをパスするように構成され、前記共通ノードが、ゼロボルトより高い前記電位に引き上げられる時、前記第２のパスゲートトランジスタは、前記第１のプルダウントランジスタへデータをパスするように構成される、請求項１に記載のスタティックメモリセル。
  3. 前記第１のプルダウントランジスタおよび前記第１のパスゲートトランジスタに結合された第１のプルアップトランジスタと、前記第２のプルダウントランジスタおよび前記第２のパスゲートトランジスタに結合された第２のプルアップトランジスタ、をさらに備える、請求項１に記載のスタティックメモリセル。
  4. 前記第１のパスゲートトランジスタのボディが、前記第１のバックゲートノードを備える、請求項１に記載のスタティックメモリセル。
  5. 前記第１のプルダウントランジスタのボディが、前記第３のバックゲートノードを備える、請求項１に記載のスタティックメモリセル。
  6. スタティックメモリセルへ書き込むための方法であって、
    第１のバックゲートノードを備える第１のパスゲートトランジスタと、
    第２のバックゲートノードを備える第２のパスゲートトランジスタと、
    第３のバックゲートノードを備える第１のプルダウントランジスタと、
    第４のバックゲートノードを備える第２のプルダウントランジスタと、
    を備えるメモリセルを提供することと、
    前記第１のプルダウントランジスタのソースノード、前記第２のプルダウントランジスタのソースノード、前記第１のバックゲートノード、前記第２のバックゲートノード、前記第３のバックゲートノード、前記第４のバックゲートノードは、共通ノードを形成するために互いに電気的に結合されており、
    前記共通ノードの電位をグラウンド電位より引き上げることと、
    前記共通ノードの前記電位がグラウンド電位を上回る間、前記第１のパスゲートトランジスタおよび前記第２のパスゲートトランジスタに電流を流すことと、
    を備える、方法。
  7. 前記共通ノードが、ゼロボルトより高い電位に引き上げられる時、前記第１のパスゲートトランジスタは、前記第２のプルダウントランジスタにデータをパスするように構成され、前記共通ノードが、ゼロボルトより高い前記電位に引き上げられる時、前記第２のパスゲートトランジスタは、前記第１のプルダウントランジスタへデータをパスするように構成される、請求項６に記載の方法。
  8. 前記第１のプルダウントランジスタおよび前記第１のパスゲートトランジスタに結合された第１のプルアップトランジスタと、前記第２のプルダウントランジスタおよび前記第２のパスゲートトランジスタに結合された第２のプルアップトランジスタ、をさらに備える、請求項６に記載の方法。
  9. 前記第１のパスゲートトランジスタのボディが、前記第１のバックゲートノードを備える、請求項６に記載の方法。
  10. 前記第１のプルダウントランジスタのボディが、前記第３のバックゲートノードを備える、請求項６に記載の方法。
  11. スタティックメモリセルであって、
    パスゲート読み出し好適ゲート長および第１のバックゲートノードを備える第１のパスゲートトランジスタと、
    前記パスゲート読み出し好適ゲート長および第２のバックゲートノードを備える第２のパスゲートトランジスタと、
    プルダウン読み出し好適ゲート幅および第３のバックゲートノードを備える第１のプルダウントランジスタと、
    前記プルダウン読み出し好適ゲート幅および第４のバックゲートノードを備える第２のプルダウントランジスタと、
    を備え、
    前記第１のプルダウントランジスタのソースノード、前記第２のプルダウントランジスタのソースノード、前記第１のバックゲートノード、前記第２のバックゲートノード、前記第３のバックゲートノード、前記第４のバックゲートノードは、共通ノードを形成するために互いに電気的に結合されている、
    スタティックメモリセル。
  12. 前記第１のパスゲートトランジスタと前記第２のパスゲートトランジスタの各々は、読み出し好適ゲート長を有し、前記読み出し好適ゲート長は、前記スタティックメモリセルにおける他のデバイスのゲート長よりも長い、
    請求項１１に記載のスタティックメモリセル。
  13. 前記第１のプルダウントランジスタと前記第２のプルダウントランジスタの各々は、読み出し好適ゲート幅を有し、前記読み出し好適ゲート幅は、前記スタティックメモリセルにおける他のデバイスのゲート幅よりも広い、
    請求項１１に記載のスタティックメモリセル。
  14. 前記共通ノードが、ゼロボルトより高い電位に引き上げられる時、前記第１のパスゲートトランジスタは、前記第２のプルダウントランジスタにデータをパスするように構成され、前記共通ノードが、ゼロボルトより高い前記電位に引き上げられる時、前記第２のパスゲートトランジスタは、前記第１のプルダウントランジスタへデータをパスするように構成される、請求項１１に記載のスタティックメモリセル。
  15. 前記第１のプルダウントランジスタおよび前記第１のパスゲートトランジスタに結合された第１のプルアップトランジスタと、前記第２のプルダウントランジスタおよび前記第２のパスゲートトランジスタに結合された第２のプルアップトランジスタ、をさらに備える、請求項１１に記載のスタティックメモリセル。
  16. 前記第１のパスゲートトランジスタのボディが、前記第１のバックゲートノードを備える、請求項１１に記載のスタティックメモリセル。
  17. 前記第１のプルダウントランジスタのボディが、前記第３のバックゲートノードを備える、請求項１１に記載のスタティックメモリセル。
  18. スタティックメモリセルであって、
    第１のパスゲートトランジスタをバイアスするための第１の手段を備える前記第１のパスゲートトランジスタと、
    第２のパスゲートトランジスタをバイアスするための第２の手段を備える前記第２のパスゲートトランジスタと、
    第１のプルダウントランジスタをバイアスするための第３の手段を備える前記第１のプルダウントランジスタと、
    第２のプルダウントランジスタをバイアスするための第４の手段を備える前記第２のプルダウントランジスタと、
    を備え、
    前記第１のプルダウントランジスタのソースノード、前記第２のプルダウントランジスタのソースノード、前記第１の手段、前記第２の手段、前記第３の手段、前記第４の手段は、共通ノードを形成するために互いに電気的に結合されている、
    スタティックメモリセル。
  19. 前記共通ノードの電位をグラウンド電位より引き上げるための手段と、
    前記共通ノードの前記電位がグラウンド電位を上回る間、前記第１のパスゲートトランジスタおよび前記第２のパスゲートトランジスタに電流を流すための手段と、
    をさらに備える、請求項１８に記載のスタティックメモリセル。
  20. 前記第１の手段、第２の手段、第３の手段、および第４の手段のうちの少なくとも１つは、バックゲートである、請求項１８に記載のスタティックメモリセル。
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