KR101986415B1 - 어시스트 회로를 포함하는 정적 랜덤 액세스 메모리 - Google Patents

어시스트 회로를 포함하는 정적 랜덤 액세스 메모리 Download PDF

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Abstract

본 발명은 어시스트 회로를 포함하는 정적 랜덤 액세스 메모리를 개시한다. 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리는 제1 접지 전압 노드 및 제2 접지 전압 노드 사이에 연결되는 적어도 하나 이상의 비트셀을 포함하는 비트셀부 및 상기 제1 접지 전압 노드와 상기 제2 접지 전압 노드 사이의 연결을 제어하는 제1 트랜지스터, 상기 제1 접지 전압 노드의 제1 접지 전압을 플로팅(floating)하는 제2 트랜지스터, 및 상기 제2 접지 전압 노드의 제2 접지 전압을 플로팅(floating)하는 제3 트랜지스터를 포함하고, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터를 이용해서, 상기 비트셀부에 공급되는 상기 제1 접지 전압 및 상기 제2 접지 전압을 제어하는 제어부를 포함할 수 있다.

Description

어시스트 회로를 포함하는 정적 랜덤 액세스 메모리{STATIC RANDOM ACCESS MEMORY INCLUDING ASSIST CIRCUIT}
본 발명은 어시스트 회로를 포함하는 정적 랜덤 액세스 메모리에 관한 것으로, 어시스트 회로를 이용하여 행(column) 기반 접지 전압을 제어함에 따라 리드(read) 동작 및 라이트(write) 동작의 효율성을 향상시키는 정적 랜덤 액세스 메모리에 관한 것이다.
6T SRAM에서 리드(read) 동작과 라이트(write) 동작 간의 균형적으로 안정적인 리드 동작과 라이트 동작을 제공하는 설계가 어려운 문제점이 대두 되었다. 이러한 문제점을 해결하기 위하여, 어시스트 회로를 적용하는 방법이 제안되었다.
어시스트 회로를 포함하는 정적 랜덤 액세스 메모리 셀은 비트-인터리빙(bit-interleaving)구조를 이용하여 라이트 동작을 수행할 경우, 로우 하프-선택된 비트셀(row half-selected cell)에서 컬럼(column) 기반 라이트 어시스트 회로와 컬럼 기반 리드 어시스트 회로를 이용할 경우 모든 컬럼에 어시스트가 적용이 필요하므로 전력 소모가 크고, 로우(row) 기반 라이트 어시스트 회로와 컬럼 기반 리드 어시스트 회로를 결합할 경우, 로우-하프 선택된 비트셀들이 선택된 비트셀들보다 증가하므로 전력 소모가 클 수 있다. 따라서, 컬럼 기반 라이트 어시스트 회로와 로우 기반 리드 어시스트 회로가 적절한 전력을 소모하는 어시스트 회로 구성일 수 있다.
다만, 종래 기술에 따른 컬럼 기반 어시스트 회로를 이용하여 라이트 동작을 수행할 경우, 모든 선택 행의 셀 접지(GNDH)가 접지(GND)보다 150mV 증가 해야 하고, 라이트 동작을 할 때, 모든 선택 컬럼에 있는 모든 셀의 접지가 150mV 높기 때문에 이로 인한 추가 에너지 소모가 존재하며, 추가 전압원인 선택 컬럼 셀의 접지의 사용으로 인해 에너지 및 영역(area)을 위한 비용이 발생될 수 있다.
따라서, 상술한 문제점을 보완하기 위한 어시스트 회로가 제안될 필요성이 있다.
한국공개특허 제10-2015-7027927호, "향상된 속도를 갖는 기입-어시스트된 메모리" 한국공개특허 제10-2015-7005259호, "기록 도움 회로를 갖는 SRAM 판독 선호 비트 셀" 한국공개특허 제10-2014-7009672호, "SRAM 셀 기록 가능성의 개선" 한국공개특허 제10-2010-0069002호, "어시스트 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치"
본 발명은 어시스트 회로를 포함하는 정적 랜덤 액세스 메모리를 제공하고자 한다.
본 발명은 어시스트 회로를 이용하여 컬럼(column) 기반 접지 전압을 제어함에 따라 리드(read) 동작 및 라이트(write) 동작의 효율성을 향상시키는 정적 랜덤 액세스 메모리를 제공하고자 한다.
본 발명은 라이트 동작에서, 통합 접지 전압이 플로팅(floating)된 후, 비 선택 컬럼(unselected column)의 비트 라인 또는 비트 라인바로부터 통합 접지 전압으로 전류를 제공하여 추가 에너지 소모 없이 통합 접지 전압을 상승시키는 정적 랜덤 액세스 메모리를 제공하고자 한다.
본 발명은 라이트 동작에서, 선택된 비트셀의 접지 전압 중 제1 데이터를 라이트하기 위한 데이터 노드의 접지 전압만을 증가하기 때문에 데이터 플립(data flip)의 가능성을 증가시켜 선택된 비트셀의 라이트 능력을 향상시키는 정적 랜덤 액세스 메모리를 제공하고자 한다.
본 발명은 라이트 동작에서, 비 선택된 비트셀(unselected cell)의 비트 라인 또는 비트 라인바가 기 설정된 시간만큼 디스차지(discharge) 된 이후, 통합 접지 전압이 상승함에 따라 로우 하프-선택된 비트셀의 리드 안정성을 보장하는 정적 랜덤 액세스 메모리를 제공하고자 한다.
본 발명은 리드 동작에서, 워드 라인의 전압이 하이 레벨로 전환되기 이전에 커플링(coupling) 현상을 이용해 통합 접지 전압을 음전압(negative voltage)으로 낮춰서, 접지 전압 제어 리드 어시스트 회로의 효과에 기초하여 선택된 비트셀의 리드 딜레이를 감소시키는 정적 랜덤 액세스 메모리를 제공하고자 한다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리는 제1 접지 전압 노드 및 제2 접지 전압 노드 사이에 연결되는 적어도 하나 이상의 비트셀을 포함하는 비트셀부 및 상기 제1 접지 전압 노드와 상기 제2 접지 전압 노드 사이의 연결을 제어하는 제1 트랜지스터, 상기 제1 접지 전압 노드의 제1 접지 전압을 플로팅(floating)하는 제2 트랜지스터, 및 상기 제2 접지 전압 노드의 제2 접지 전압을 플로팅(floating)하는 제3 트랜지스터를 포함하고, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터를 이용해서, 상기 비트셀부에 공급되는 상기 제1 접지 전압 및 상기 제2 접지 전압을 제어하는 제어부를 포함할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리는 상기 비트셀부 중에서 선택된 비트셀에 대한 라이트 동작 시, 상기 제1 트랜지스터를 턴오프하고, 상기 제2 트랜지스터를 턴온하며, 상기 제3 트랜지스터를 턴오프하여 상기 제2 접지 전압 노드의 제2 접지 전압을 플로팅(floating)할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리는 상기 선택된 비트셀에 대한 라이트 동작 시, 상기 제2 접지 전압 노드의 제2 접지 전압을 플로팅(floating)한 후, 상기 선택된 비트셀에 연결된 워드 라인의 전압을 로우(low) 레벨에서 하이(high) 레벨로 전환할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리는 상기 선택된 비트셀에 대한 라이트 동작 시, 상기 비트셀부에 연결된 제1 비트 라인에 전원 전압을 인가하고, 상기 비트셀부에 연결된 제2 비트 라인에 접지 전압을 인가할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리는 상기 비트셀부에 입력되는 상기 제1 접지 전압 및 상기 제2 접지 전압과 관련된 통합 접지 전압을 차단하기 위한 제4 트랜지스터를 더 포함할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리는 제3 접지 전압 노드 및 제4 접지 전압 노드 사이에 연결되는 적어도 하나 이상의 인접 비트셀을 포함하는 인접 비트셀부를 더 포함할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리는 상기 제3 접지 전압 노드와 상기 제4 접지 전압 노드 사이의 연결을 제어하는 제5 트랜지스터, 상기 제3 접지 전압 노드의 제3 접지 전압을 플로팅(floating)하는 제6 트랜지스터, 및 상기 제4 접지 전압 노드의 제4 접지 전압을 플로팅(floating)하는 제7 트랜지스터를 더 포함하고, 상기 5 트랜지스터, 상기 제6 트랜지스터 및 상기 제7 트랜지스터를 이용해서, 상기 인접 비트셀부에 공급되는 상기 제3 접지 전압 및 상기 제4 접지 전압을 제어할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리는 상기 인접 비트셀부에 연결된 제3 비트 라인 또는 제4 비트 라인의 전원 전압이 방출된 후, 상기 제4 트랜지스터를 턴오프하여 상기 통합 접지 전압을 플로팅(floating)할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리는 상기 비트셀부와 상기 제어부 사이에서의 전압 공유를 제어하는 트랜지스터들을 포함하고, 상기 제1 비트 라인과 상기 제2 비트 라인의 전압 공유를 제어하는 트랜지스터들을 포함하는 크로스 커플부를 더 포함할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리는 인버터 체인 딜레이를 이용하여 상기 통합 접지 전압을 플로팅(floating)한 후, 상기 플로팅된 통합 접지 전압을 음전압(negative voltage)으로 전환하는 회로 보호부를 더 포함할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리는 상기 회로 보호부가 상기 통합 접지 전압을 상기 음전압(negative voltage)로 전환할 시, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터 및 제5 트랜지스터를 턴온하고, 상기 제4 트랜지스터, 제6 트랜지스터, 및 제7 트랜지스터를 턴오프할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리는 상기 음전압(negative voltage)로 전환된 후, 워드 라인의 전압을 로우 레벨에서 하이 레벨로 전환하여, 상기 비트셀부 중에서 선택된 비트셀에 대한 리드 동작을 수행할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리의 제어 방법은 제1 접지 전압 노드 및 제2 접지 전압 노드 사이에 연결되는 적어도 하나 이상의 비트셀을 포함하는 비트셀부; 및 상기 제1 접지 전압 노드와 상기 제2 접지 전압 노드 사이의 연결을 제어하는 제1 트랜지스터, 상기 제1 접지 전압 노드의 제1 접지 전압을 플로팅(floating)하는 제2 트랜지스터, 및 상기 제2 접지 전압 노드의 제2 접지 전압을 플로팅(floating)하는 제3 트랜지스터를 포함하는 제어부를 포함하는 정적 랜덤 액세스 메모리의 제어 방법으로서, 상기 제어부는, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터를 이용하여 상기 비트셀부에 공급되는 상기 제1 접지 전압 및 상기 제2 접지 전압을 제어할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리는 어시스트 회로를 이용하여 컬럼(column) 기반 접지 전압을 제어함에 따라 리드(read) 동작 및 라이트(write) 동작의 효율성을 향상시킬 수 있다.
또한, 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리는 라이트 동작에서, 통합 접지 전압이 플로팅(floating)된 후, 비 선택 컬럼(unselected column)의 비트 라인 또는 비트 라인바의 전하가 디스차지되고, 디스차지된 전하에 따라 추가 에너지 소모 없이 통합 접지 전압을 상승시킬 수 있다.
또한, 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리는 라이트 동작에서, 비트셀부 중에서 선택된 비트셀의 접지 전압들 중 제1 데이터를 라이트하기 위한 데이터 노드의 접지 전압만 증가하기 때문에 데이터 플립(data flip)의 가능성을 증가시켜 비트셀부 중에서 선택된 비트셀의 라이트 능력을 향상시킬 수 있다.
또한, 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리는 라이트 동작에서, 비 선택된 비트셀(unselected cell)의 비트 라인 또는 비트 라인바가 기 설정된 시간만큼 디스차지(discharge) 된 이후, 통합 접지 전압이 상승함에 따라 로우 하프-선택된 비트셀의 리드 안정성을 보장할 수 있다.
또한, 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리는 리드 동작에서, 워드 라인의 전압이 하이 레벨로 전환되기 이전에 커플링(coupling) 현상을 이용해 통합 접지 전압을 음전압(negative voltage)으로 낮춰서, 접지 전압 제어 리드 어시스트 회로의 효과에 기초하여 비트셀부 중에서 선택된 비트셀의 리드 딜레이를 감소시킬 수 있다.
또한, 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리는 선택된 비트셀에 대한 리드 동작 중, 크로스 커플부는 제1 비트 라인과 제2 비트 라인 사이의 연결을 제어하는 트랜지스터를 턴 오프하여, 선택된 비트셀에서 리드 전류를 증가시킬 수 있다.
또한, 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리는 로우 하프 선택 셀에서 하이 레벨에 상응하는 데이터가 저장된 스토리지 노드에 연결된 트랜지스터를 턴 오프하여 선택 셀의 라이트율(write ability)를 향상할 수 있다.
또한, 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리는 제1 비트 라인과 제2 비트 라인 사이의 전압 공유를 제어하여 통합 접지 전압을 보다 빠르게 증가시켜 선택 셀의 라이트율(write ability)를 향상할 수 있다.
도 1은 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리의 회로 구성을 도시한다.
도 2 및 도 3은 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리의 라이트 동작과 관련된 회로 구성 및 그래프를 도시한다.
도 4는 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리의 리드 동작과 관련된 회로 구성 및 그래프를 도시한다.
도 5는 본 발명의 다른 실시예에 따른 정적 랜덤 액세스 메모리의 회로 구성을 도시한다.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 정적 랜덤 액세스 메모리의 라이트 동작과 관련된 회로 구성을 도시한다.
도 7은 본 발명의 다른 실시예에 따른 정적 랜덤 액세스 메모리의 리드 동작과 관련된 회로 구성을 도시한다.
이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다.
실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.
"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
일실시예에 따른 정적 랜덤 액세스 메모리는 비트셀부 및 제어부를 포함할 수 있다.
일실시예에 따른 비트셀부는 제1 접지 전압 노드 및 제2 접지 전압 노드 사이에 연결되는 적어도 하나 이상의 비트셀을 포함할 수 있다.
또한, 일실시예에 따른 제어부는 복수의 트랜지스터들을 이용해서 비트셀부에 공급되는 제1 접지 전압 및 제2 접지 전압을 제어할 수 있다.
이하의 실시예들에서는, 4개의 비트셀부를 통해 일실시예에 따른 정적 랜덤 액세스 메모리를 설명하나, 비트셀부의 개수는 다양하게 설계 변경될 수 있다. 즉, 비트셀부의 개수가 4개로 한정되는 것은 아니다.
도 1은 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리(100)의 회로 구성을 도시한다.
구체적으로, 도 1은 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리(100)의 구성 요소들을 예시한다. 이하 사용되는 '..부', '..기' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어, 또는, 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도 1에 도시된 바와 같이 일실시예에 따른 정적 랜덤 액세스 메모리(100)는 제1 비트셀부(110), 제2 비트셀부(120), 제3 비트셀부(130), 제4 비트셀부(140) 및 제어부(150)를 포함할 수 있다.
일례로, 제1 비트셀부(110), 제2 비트셀부(120), 제3 비트셀부(130) 및 제4 비트셀부(140)는 각각 동일한 개수의 비트셀들을 포함할 수 있다. 제1 비트셀부(110), 제2 비트셀부(120), 제3 비트셀부(130) 및 제4 비트셀부(140)는 동일한 로우(row) 라인에 위치하는 비트셀들을 통하여 워드 라인(115)의 구동 전압을 공유할 수 있다. 여기서, 각 비트셀부는 로우(row)의 방향으로 배치되는 동일한 워드 라인(115)을 통하여 구동 전압을 수신할 수 있다.
일례로, 제1 비트셀부(110)가 워드 라인(115)을 통하여 하이(high) 레벨에 해당하는 구동 전압을 수신할 경우, 제2 비트셀부(120)에서도 워드 라인(115)을 통하여 하이 레벨에 해당하는 구동 전압이 수신될 수 있다.
설명의 편의를 위하여 제1 비트셀부(110) 및 제2 비트셀부(120)를 예로 설명하나, 제3 비트셀부(130) 및 제4 비트셀부(140)도 동일하게 동작될 수 있다.
즉, 제1 비트셀부(110)가 워드 라인(115)을 통하여 하이 레벨에 해당하는 구동 전압을 수신할 경우, 제3 비트셀부(130) 및 제4 비트셀부(140)도 제2 비트셀부(120)와 동일하게 워드 라인(115)을 통하여 하이 레벨에 해당하는 구동 전압을 수신할 수 있다. 여기서, 워드 라인(115)은 제1 비트셀부(110)중에서 선택된 비트셀의 패스 게이트 트랜지스터의 게이트에 연결되고, 패스 게이트 트랜지스터의 구동을 제어하는 구동 전압을 로우 레벨과 하이 레벨로서 선택적으로 제공할 수 있다. 또한, 제1 비트셀부(110)중에서 선택된 비트셀과 제2 비트셀부(120), 제3 비트셀부(130) 및 제4 비트셀부(140)에서 동일한 로우(row) 라인에 위치하는 비트셀이 포함하는 패스 게이트 트랜지스터의 게이트에 연결되어 각 비트셀이 포함하는 패스 게이트 트랜지스터의 구동을 제어하는 구동 전압을 로우 레벨과 하이 레벨로서 선택적으로 제공할 수 있다.
즉, 워드 라인은 각 비트셀이 포함하는 패스 게이트 트랜지스터의 게이트에 연결되어 각 비트셀의 패스 게이트 트랜지스터의 구동을 제어하는 구동 전압을 로우 레벨과 하이 레벨로서 선택적으로 제공할 수 있다.
또한, 정적 랜덤 액세스 메모리(100)는 다수의 비트셀부를 포함할 수 있고, 각 비트셀부에서 다수의 비트셀들이 누적되어 데이터를 처리하는 메모리 장치를 포함할 수 있다.
일례로, 정적 랜덤 액세스 메모리(100)는 통합 접지 전압이 공급되는 제1 접지 전압 노드(111) 및 제2 접지 전압 노드(112) 사이에 연결되는 제1 비트셀부(110)를 포함할 수 있다.
일례로, 제1 비트셀부(110)는 적어도 하나 이상의 비트셀로 구성될 수 있다. 즉, 제1 비트셀부(110)는 제1 접지 전압 노드(111) 및 제2 접지 전압 노드(112) 사이에 연결되는 적어도 하나 이상의 비트셀을 포함할 수 있다. 여기서, 비트셀의 개수가 증가할 경우, 데이터 처리와 관련된 속도 및 데이터 처리량 등이 증가될 수 있다.
본 발명의 일실시예에 따라 제1 비트셀부(110) 중에서 어느 하나의 비트셀(116)이 선택될 수 있다. 여기서, 선택된 어느 하나의 비트셀(116)은 비트셀부 중에서 선택된 비트셀을 포함할 수 있다.
일례로, 제1 비트셀부(110)중에서 비트셀이 선택될 경우, 제1 비트셀부(110)는 비트셀부일 수 있고, 비 선택된 비트셀을 포함하는 제2 비트셀부(120), 제3 비트셀부(130) 및 제4 비트셀부(140)는 인접 비트셀부일 수 있다.
또한, 정적 랜덤 액세스 메모리는 선택된 비트셀에 대하여 리드 및 라이트 동작을 수행할 수 있다.
본 발명의 일실시예에 따라 제1 비트셀부(110)는 제1 비트 라인(113) 및 제2 비트 라인(114)에 연결될 수 있다.
일례로, 제1 비트 라인은 비트 라인을 포함할 수 있고, 제2 비트 라인은 비트 라인바를 포함할 수 있다. 즉, 제1 비트 라인의 전압과 제2 비트 라인의 전압은 상호 간에 상반될 수 있다.
일례로, 제1 비트 라인의 전압이 전원 전압일 경우, 제2 비트 라인의 전압은 접지 전압일 수 있다. 여기서, 전원 전압은 드레인 전압 및 하이 레벨에 해당하는 전압을 포함할 수 있다. 또한, 접지 전압은 소스 전압 및 로우(low) 레벨에 해당하는 전압을 포함할 수 있다.
본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리에서 제1 비트셀부(110), 제2 비트셀부(120), 제3 비트셀부(130) 및 제4 비트셀부(140)는 제어부(150)와 연결될 수 있다. 일례로, 제어부(150)는 어시스트 회로를 포함할 수 있다.
본 발명의 일실시예에 따른 제어부(150)는 제1 트랜지스터(151), 제2 트랜지스터(152) 및 제3 트랜지스터(153)를 포함할 수 있다.
본 발명의 일실시예에 따르면 제1 트랜지스터(151)는 제1 접지 전압 노드(111) 및 제2 접지 전압 노드(112) 사이의 연결을 제어할 수 있다.
일례로, 제1 트랜지스터(151)는 로우 레벨에 해당하는 구동 전압을 수신할 경우, 턴오프되고, 제1 접지 전압 노드(111) 및 제2 접지 전압 노드(112) 사이의 접지 전압의 공유를 차단할 수 있다.
또한, 제1 트랜지스터(151)는 셀 접속 제어(cell connection control) 트랜지스터를 포함할 수 있다.
본 발명의 일실시예에 따른 제2 트랜지스터(152)는 제1 접지 전압 노드의 제1 접지 전압을 플로팅할 수 있다.
일례로, 제2 트랜지스터(152)는 로우 레벨에 해당하는 구동 전압을 수신할 경우, 턴오프되고, 제1 접지 전압 노드(111)로 전달되는 접지 전압을 차단하여, 제1 접지 전압 노드(111)의 제1 접지 전압을 플로팅할 수 있다.
또한, 제2 트랜지스터(152)는 제1 플로팅 트랜지스터를 포함할 수 있다.
본 발명의 일실시예에 따르면 제3 트랜지스터(153)는 제2 접지 전압 노드의 제2 접지 전압을 플로팅할 수 있다.
일례로, 제3 트랜지스터(153)는 로우 레벨에 해당하는 구동 전압을 수신할 경우, 턴오프되고, 제2 접지 전압 노드(112)로 전달되는 접지 전압을 차단하여, 제1 접지 전압 노드(111)의 제1 접지 전압을 플로팅할 수 있다.
또한, 제3 트랜지스터(153)는 제2 플로팅 트랜지스터를 포함할 수 있다. 또한, 제어부(150)는 제4 트랜지스터(154)를 더 포함할 수 있다.
일례로, 제4 트랜지스터(154)는 턴오프되어, 제1 비트셀부(110), 제2 비트셀부(120), 제3 비트셀부(130) 및 제4 비트셀부(140)로 전달되는 통합 접지 전압을 차단할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리는 제4 트랜지스터(154)를 통하여 정적 랜덤 액세스 메모리로 유입되는 통합 접지 전압을 제어할 수 있다.
본 발명의 일실시예에 따르면 제어부(150)는 각 비트셀부에 대한 셀 연결 선택 트랜지스터, 제1 플로팅 트랜지스터 및 제2 플로팅 트랜지스터를 포함할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리는 제1 비트셀부(110)중에서 선택된 비트셀(116)에 대하여 리드 동작 또는 라이트 동작을 수행할 경우, 제2 비트셀부(120), 제3 비트셀부(130) 및 제4 비트셀부(140) 각각이 포함하는 비트셀들 중 선택된 비트셀(116)과 동일한 로우(row) 라인에 해당하는 어느 하나의 비트셀은 로우 하프-선택된 비트셀일 수 있다.
일례로, 정적 랜덤 액세스 메모리에서 제1 비트셀부(110)중에서 하나의 비트셀이 선택된 경우, 제2 비트셀부(120), 제3 비트셀부(130) 및 제4 비트셀부(140)이 포함하는 적어도 하나 이상의 비트셀중 선택된 비트셀과 동일한 로우 라인에 위치하고, 워드 라인(115)을 공유하는 비트셀은 로우 하프-선택된 비트셀일 수 있다.
본 발명의 일실시예에 따르면 제어부(150)는 제1 트랜지스터(151), 제2 트랜지스터(152) 및 제3 트랜지스터(153)를 이용하여 제1 접지 전압 노드로의 제1 접지 전압 및 제2 접지 전압 노드로의 제2 접지 전압을 제어할 수 있다.
본 발명의 일실시예에 따르면 제2 비트셀부(120)는 접지 전압이 공급되는 제3 접지 전압 노드 및 제4 접지 전압 노드 사이에 연결될 수 있다.
본 발명의 일실시예에 따르면 제어부(150)는 제2 비트셀부(120)에서 제3 접지 전압 노드와 제4 접지 전압 노드 사이의 연결을 제어하는 제5 트랜지스터, 상기 제3 접지 전압 노드의 제3 접지 전압을 플로팅(floating)하는 제6 트랜지스터, 및 제4 접지 전압 노드의 제4 접지 전압을 플로팅(floating)하는 제7 트랜지스터를 더 포함할 수 있다.
또한, 제어부(150)는 제2 비트셀부(120)에 공급되는 제3 접지 전압 및 제4 접지 전압을 제5 트랜지스터, 제6 트랜지스터 및 제7 트랜지스터를 이용하여 제어할 수 있다.
도 2는 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리의 라이트 동작과 관련된 회로 구성 및 그래프를 도시한다.
구체적으로, 도 2는 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리의 1 단계 라이트 동작과 관련된 구성 요소 및 그래프를 예시한다.
보다 구체적으로, 비트셀부 중 선택된 비트셀의 왼쪽 데이터 노드에 제1 데이터를 라이트하는 동작에서 제어부가 제1 트랜지스터 및 제3 트랜지스터를 제어하는 동작과 관련된 회로 구성을 예시한다. 일례로, 제1 데이터는 정적 랜덤 액세스 메모리에서 일정 기준값보다 큰 전압에 해당하는 하이 전압이 획득되거나 인가될 경우 리드 및 라이트될 수 있다. 일례로, 제2 데이터는 정적 랜덤 액세스 메모리에서 일정 기준값보다 작은 전압에 해당하는 로우 전압이 획득되거나 인가될 경우 리드 및 라이트될 수 있다.
도 2의 (a)를 참고하면, 정적 랜덤 액세스 메모리(200)에서, 제어부는 제1 접지 노드 및 제2 접지 노드 사이에 연결되는 적어도 하나 이상의 비트셀부 중 선택된 비트셀(220)에 연결된 워드 라인(222)의 구동 전압을 로우 레벨에서 하이 레벨로 전환하기 이전에, 제1 트랜지스터(210) 및 제3 트랜지스터(214)의 동작 상태를 변경한다.
즉, 제어부는 비트셀부 중 선택된 비트셀(220)에 대한 라이트 동작 시, 제1 트랜지스터(210)를 턴오프하고, 제2 트랜지스터(212)를 턴온하며, 제3 트랜지스터(214)를 턴오프하여 제2 접지 전압 노드(230)의 제2 접지 전압을 플로팅할 수 있다.
또한, 제어부는 제2 접지 전압 노드(230)의 제2 접지 전압을 플로팅한 후, 선택된 비트셀(220)에 연결된 워드 라인(222)의 전압을 로우 레벨에서 하이 레벨로 전환할 수 있다.
따라서, 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리는 라이트 동작에서, 비트셀부 중에서 선택된 비트셀의 접지 전압들 중 제1 데이터를 라이트하기 위한 데이터 노드의 접지 전압만 증가하기 때문에 데이터 플립(data flip)의 가능성을 증가시켜 비트셀부 중에서 선택된 비트셀의 라이트 능력을 향상시킬 수 있다.
도 2의 (b)는 도 2의 (a)의 회로 동작에서, 전압의 변화를 예시한다.
도 2의 (b)를 참고하면, 라이트 동작 중 1단계에서 제1 트랜지스터(212)의 구동 전압 및 제3 트랜지스터(214)의 구동 전압이 하이 레벨에서 로우 레벨로 전환되고, 비트셀부에 연결된 제1 비트 라인의 전압은 하이 레벨이고, 비트셀부에 연결된 제2 비트 라인의 전압은 로우 레벨이고, 선택된 비트셀에 연결된 워드 라인의 구동 전압은 로우 레벨에서 하이 레벨로 전환되고, 인접 비트셀부의 비트 라인(242)의 전압은 감소하기 시작한다. 또한, 제1 단계에서 제2 접지 전압 노드(230)의 제2 접지 전압은 유지된다.
도 3은 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리의 라이트 동작과 관련된 회로 구성 및 그래프를 도시한다.
구체적으로, 도 3은 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리의 2 단계 라이트 동작과 관련된 구성 요소 및 그래프를 예시한다.
보다 구체적으로, 인접 비트셀부의 비트 라인의 전압이 디스차지된 후, 제어부가 제4 트랜지스터를 제어하는 동작과 관련된 회로 구성을 예시한다.
도 3의 (a)를 참고하면, 정적 랜덤 액세스 메모리(300)에서, 비트셀부중에서 선택된 비트셀에서 라이트 동작을 수행하는 동안, 비트셀부중에서 선택된 비트셀과 동일한 로우 라인에 위치하는 인접 비트셀부 중 어느 하나의 셀(240)은 리드 동작을 수행할 수 있다.
또한, 제1 트랜지스터(310) 및 제3 트랜지스터(314)의 턴오프에 기초하여 제2 접지 전압 노드의 제2 접지 전압이 플로팅되고, 인접 비트셀부에 연결된 비트 라인 또는 비트 라인바의 전하는 디스차지될 수 있다.
즉, 인접 비트셀부에 대하여 셀 접속 제어 트랜지스터 및 제2 플로팅 트랜지스터가 턴오프됨에 따라, 인접 비트셀부에 연결된 비트 라인(332)의 전하는 디스차지될 수 있다.
일례로, 제어부는 비트셀부의 선택된 비트셀에 대한 라이트 동작 수행 시, 제2 접지 전압 노드의 제2 접지 전압을 플로팅하고, 인접 비트셀부에 연결된 비트 라인(330)의 전하를 디스차지할 수 있다.
따라서, 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리는 라이트 동작에서, 비 선택된 비트셀(unselected cell)의 비트 라인 또는 비트 라인바가 기 설정된 시간만큼 디스차지 된 이후, 통합 접지 전압이 상승함에 따라 로우 하프-선택된 비트셀의 리드 안정성을 보장할 수 있다.
본 발명의 일실시예에 따르면 제어부는 비트셀부에 전달되는 제1 접지 전압 및 제2 접지 전압, 인접 비트셀부에 전달되는 접지 전압을 포함하는 통합 접지 전압을 차단하여 통합 접지 전압을 플로팅하는 제4 트랜지스터(320)를 포함할 수 있다.
본 발명의 일실시예에 따르면 제어부는 적어도 하나 이상의 제2 비트셀에 연결된 제3 비트 라인(330) 또는 제4 비트 라인의 전원 전압을 방출한 후, 상기 제4 트랜지스터(320)를 턴오프하여 통합 접지 전압을 플로팅할 수 있다.
즉, 제어부는 인접 비트셀부에 연결되는 비트 라인(330)의 전하를 방출하여, 통합 접지 전압(332)을 상승하고, 제2 접지 전압 노드(340)의 제2 접지 전압을 상승시킬 수 있다.
따라서, 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리는 라이트 동작에서, 통합 접지 전압이 플로팅(floating)된 후, 비 선택 컬럼(unselected column)의 비트 라인 또는 비트 라인바의 전하가 디스차지되고, 디스차지된 전하에 따라 추가 에너지 소모 없이 통합 접지 전압을 상승시킬 수 있다.
즉, 정적 랜덤 액세스 메모리(300)는 비 선택 컬럼에 해당하는 비트 라인 또는 비트 라인바의 전압을 통합 접지 전압(332)로 제공하여 통합 접지 전압(332)를 상승시키고, 상승된 통합 접지 전압(332)의 영향에 기초하여 제2 접지 전압 노드(340)의 제2 접지 전압도 상승 시킬 수 있다.
도 3의 (b)는 도 3의 (a)의 회로 동작에서, 전압의 변화를 예시한다.
도 3의 (b)를 참고하면, 라이트 동작 중 2단계에서 제4 트랜지스터(320)의 구동 전압이 하이 레벨에서 로우 레벨로 전환되고, 인접 비트셀부에 연결되는 비트 라인(330)의 전하는 감소하고, 제2 접지 전압 노드(340)의 제2 접지 전압은 상승할 수 있다.
도 4는 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리의 리드 동작과 관련된 회로 구성 및 그래프를 도시한다.
구체적으로, 도 4는 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리의 리드 동작과 관련된 구성 요소 및 그래프를 예시한다.
도 4의 (a)를 참고하면, 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리(400)는 제1 비트셀부 중에서 선택된 비트셀(410)에 대하여 리드 동작을 수행할 수 있다. 선택된 비트셀(410)은 워드 라인(412)과 연결될 수 있다. 제1 비트셀은 제1 접지 전압 노드(414) 및 제2 접지 전압 노드(416) 사이에 위치할 수 있다.
본 발명의 일실시예에 따른 제어부는 선택된 비트셀(410)과 동일한 로우 라인에 위치하는 인접 비트셀부 중에서 로우 하프-선택된 비트셀에 대한 제1 플로팅 트랜지스터 및 제2 플로팅 트랜시터를 포함하는 제6 트랜지스터(424) 및 제7 트랜지스터(425)의 구동 전압을 하이 레벨에서 로우 레벨로 전환하고, 제4 트랜지스터(430)의 구동 전압을 하이 레벨에서 로우 레벨로 전환하여 제4 트랜지스터(430), 제6 트랜지스터(424) 및 제7 트랜지스터(425)를 턴오프한다. 즉, 제어부는 제4 트랜지스터(430), 제6 트랜지스터(424) 및 제7 트랜지스터(425)를 이용하여 통합 접지 전압을 플로팅한다.
또한, 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리(400)는 인버터 체인 딜레이를 이용하여 통합 접지 전압을 플로팅한 후, 상기 플로팅된 통합 접지 전압을 음전압(negative voltage)으로 전환하는 회로 보호부(440)를 더 포함할 수 있다.
즉, 회로 보호부(440)는 통합 접지 전압의 커플링(coupling) 현상을 이용하여 통합 접지 전압을 음전압으로 전환할 수 있다. 일례로, 음전압은 마이너스 전압을 포함할 수 있다. 또한, 본 발명의 일실시예에 따르면 제어부는, 회로 보호부가 통합 접지 전압을 음전압(negative voltage)로 전환할 때, 제1 트랜지스터(420), 제2 트랜지스터(421), 제3 트랜지스터(422) 및 제5 트랜지스터(423)를 턴온하고, 상기 제4 트랜지스터(430), 제6 트랜지스터(424), 및 제7 트랜지스터(425)를 턴오프할 수 있다.
또한, 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리(400)는 통합 접지 전압이 음전압인 상태에서 선택된 비트셀(410)에 연결된 워드 라인(412)의 구동 전압을 로우 레벨에서 하이 레벨로 전환할 수 있다.
또한, 본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리(400)는 통합 접지 전압이 음전압인 상태에서 선택된 비트셀(410)에 대한 리드 동작을 수행함에 따라 비트셀에서 풀다운 트랜지스터의 강도가 증가하여 리드 전류를 증가 시킬 수 있다.
도 4의 (b)는 도 4의 (a)의 회로 동작에서, 전압의 변화를 예시한다.
도 4의 (b)를 참고하면, 전압 변화는 시간축에 기초하여 선택된 비트셀(410)에 연결된 워드 라인(412)의 구동 전압의 변화, 제1 비트 라인(414) 및 제2 비트 라인(416)의 전압 변화, 제6 트랜지스터(424) 및 제7 트랜지스터(425)의 구동 전압 변화, 회로 보호부(440)의 구동 전압 변화, 제4 트랜지스터(430)의 구동 전압 변화, 통합 접지 전압(432)의 변화를 포함한다.
전압의 변화를 참고하면, 본 발명의 일실시예에 따른 정적 랜덤 액세스 메모리는 리드 동작에서, 워드 라인의 전압이 하이 레벨로 전환되기 이전에 커플링(coupling) 현상을 이용해 통합 접지 전압을 음전압(negative voltage)으로 낮춰서, 리드 어시스트 회로의 효과에 기초하여 비트셀부 중에서 선택된 비트셀의 리드 딜레이를 감소시킬 수 있다.
도 5는 본 발명의 다른 실시예에 따른 정적 랜덤 액세스 메모리의 회로 구성을 도시한다.
구체적으로, 도 5는 도 1에 도시된 정적 랜덤 액세스 메모리에서 크로스 커플부를 더 포함하는 정적 랜덤 액세스 메모리의 회로 구성을 예시한다.
도 5를 참고하면, 정적 랜덤 액세스 메모리(500)는 비트셀부(510), 크로스 커플부(520) 및 제어부(530)를 포함할 수 있다.
본 발명의 다른 실시예에 따르면 비트셀부(510)는 복수의 비트셀부들을 포함할 수 있으며, 동일한 로우(row) 라인에 위치하는 비트셀들을 통하여 워드 라인의 구동 전압을 공유할 수 있다.
본 발명의 다른 실시예에 따르면 크로스 커플부(520)는 각 비트셀부에 연결되는 복수의 크로스 커플부들을 포함할 수 있다.
예를 들어, 크로스 커플부(520)는 비트 라인과 비트 라인바를 크로스 커플링하는 회로 부분을 지칭할 수 있다.
일례로, 각 크로스 커플부는 각 비트셀부에 연결되는 제1 비트 라인 및 제2 비트 라인을 크로스 연결과 관련된 트랜지스터들 및 제1 비트 라인 및 제2 비트 라인과 접지 전압의 연결과 관련된 트랜지스터들을 포함할 수 있다.
본 발명의 다른 실시예에 따르면 제어부(530)는 각 비트셀부에 연결되는 트랜지스터들을 제어하여 접지 전압의 연결을 제어할 수 있다.
본 발명의 다른 실시예에 따르면 비트셀부(510)는 도 1에 도시된 제1 비트셀부(110), 제2 비트셀부(120), 제3 비트셀부(130) 및 제4 비트셀부(140)와 동일하게 동작될 수 있다.
본 발명의 다른 실시예에 따르면 제어부(530)는 도 1에 도시된 제어부(150)과 동일하게 동작될 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리(500)는 비트셀부(510)와 제어부(520) 사이에서의 전압 공유를 제어하는 트랜지스터들을 포함하는 크로스 커플부(530)를 포함할 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리(500)는 제1 비트 라인과 제2 비트 라인의 전압 공유를 제어하는 트랜지스터들을 포함하는 크로스 커플부(530)를 포함할 수 있다.
도 6a는 본 발명의 다른 실시예에 따른 정적 랜덤 액세스 메모리의 라이트 동작과 관련된 회로 구성을 도시한다.
구체적으로, 도 6a는 본 발명의 다른 실시예에 따른 정적 랜덤 액세스 메모리의 1 단계 라이트 동작과 관련된 구성 요소를 예시한다.
도 6a를 참고하면, 정적 랜덤 액세스 메모리(600)에서, 비트셀부 중 비트셀(610)에 대한 쓰기 동작을 수행한다. 여기서, 선택된 비트셀(610)과 동일한 로우(row)에 위치하는 비트셀(620)은 로우-하프 선택 비트셀에 해당할 수 있다.
비트셀부에 연결된 제1 비트 라인은 하이 레벨에 상응하는 전압이 인가되고, 제2 비트 라인에는 로우 레벨에 상응하는 전압이 인가될 수 있다. 예를 들어, 하이 레벨에 상응하는 전압은 드레인 전압을 포함하고, 로우 레벨에 상응하는 전압은 소스 전압을 포함할 수 있다. 예를 들어, 제1 비트 라인은 비트 라인을 포함하고, 제2 비트 라인은 비트 라인바를 포함할 수 있다.
정적 랜덤 액세스 메모리(600)는 비트셀부에 공급되는 접지 전압들 중 제1 접지 전압(VSSL)과 제2 접지 전압(VSSR)을 분리할 수 있다.
일례로, 비트셀(610)에 대한 쓰기 동작 중, 크로스 커플부(630)는 비트셀(610)과 제어부 사이의 연결을 제어하는 트랜지스터들을 턴 오프하여 제1 비트 라인과 제2 비트 라인의 연결을 차단한다.
즉, 크로스 커플부(630)는 트랜지스터(631) 및 트랜지스터(632)를 턴 온하여 제1 비트 라인과 제2 비트 라인의 전압을 크로스 연결하고, 트랜지스터(633) 및 트랜지스터(634)를 턴 오프하여 차단한다.
한편, 비트셀(620)에 연결되는 크로스 커플부(640)는 비트셀(620)과 제어부 사이의 연결을 제어하는 트랜지스터들을 턴온하여 제1 비트 라인과 제2 비트 라인을 연결하며, 비트셀(620)로부터의 전압을 디스차지할 수 있다.
즉, 크로스 커플부(640)는 트랜지스터(641), 트랜지스터(642) 턴 온하여 제1 비트 라인과 제2 비트 라인의 전압을 크로스 연결하고, 트랜지스터(643) 및 트랜지스터(644)를 턴 온한다.
도 6b는 본 발명의 다른 실시예에 따른 정적 랜덤 액세스 메모리의 라이트 동작과 관련된 회로 구성을 도시한다.
구체적으로, 도 6b는 본 발명의 다른 실시예에 따른 정적 랜덤 액세스 메모리의 2 단계 라이트 동작과 관련된 구성 요소를 예시한다.
본 발명의 다른 실시예에 따른 크로스 커플부(660)는 크로스 연결된 트랜지스터(661)는 턴 온하고, 트랜지스터(662)는 턴 오프한다.
즉, 정적 랜덤 액세스 메모리(600)는 트랜지스터(661) 및 트랜지스터(662)를 통하여 제1 비트 라인과 제2 비트 라인을 감지하여 비트셀(650)에 하이 레벨에 상응하는 데이터가 저장된 스토리지 노드에 연결된 트랜지스터(662)를 턴 오프한다.
본 발명의 다른 실시예에 따르면 정적 랜덤 액세스 메모리(600)는 로우 하프 선택 셀에서 하이 레벨에 상응하는 데이터가 저장된 스토리지 노드에 연결된 트랜지스터를 턴 오프하여 선택 셀의 라이트율(write ability)를 향상할 수 있다.
또한, 정적 랜덤 액세스 메모리(600)는 로우 하프 선택 셀의 제1 비트 라인과 제2 비트 라인의 전압 감소로 로우 하프 선택 셀의 리드 방해가 감소하여 리드 안정성을 향상시킬 수 있다.
본 발명의 일실시예에 따르면 정적 랜덤 액세스 메모리(600)는 제1 비트 라인과 제2 비트 라인 사이의 전압 공유를 제어하여 통합 접지 전압을 보다 빠르게 증가시켜 선택 셀의 라이트율(write ability)를 향상할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 정적 랜덤 액세스 메모리의 리드 동작과 관련된 회로 구성을 도시한다.
구체적으로, 도 7은 본 발명의 다른 실시예에 따른 정적 랜덤 액세스 메모리의 리드 동작과 관련된 구성 요소를 예시한다.
도 7을 참고하면, 본 발명의 다른 실시예에 따른 정적 랜덤 액세스 메모리(700)는 비트셀(710)을 선택하여, 선택된 비트셀(710)에서 리드 동작을 수행할 수 있다. 일례로, 비트셀(710)은 접지 전압 노드들 사이에 위치할 수 있다.
본 발명의 다른 실시예에 따른 정적 랜덤 액세스 메모리(700)는 회로 보호부와 커패시터 사이의 인버터 체인의 경로 딜레이(path delay)를 이용하여 통합 접지 전압을 플로팅한 후, 회로 보호부에 인가되는 전압이 하이 레벨로부터 로우 레벨로 전환되어 통합 접지 전압의 커플링 현상에 따라 통합 접지 전압을 음 전압(negative voltage)로 전환할 수 있다.
일례로, 정적 랜덤 액세스 메모리(700)는 통합 접지 전압이 음전압인 상태에서 선택된 비트셀(710)에 대한 리드 동작을 수행함에 따라 비트셀(710)에서 풀다운 트랜지스터의 강도가 증가하여 리드 전류를 증가시킬 수 있다.
본 발명의 다른 실시예에 따른 정적 랜덤 액세스 메모리(700)는 선택된 비트셀(710)에 대한 리드 동작 중, 크로스 커플부(720)의 트랜지스터(721) 및 트랜지스터(722)를 턴 오프하고, 크로스 커플부(730)의 트랜지스터(731) 및 트랜지스터(732)를 턴 오프하여 비트셀(710)에서 리드 전류를 증가시킬 수 있다.
상술한 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
100: 정적 랜덤 액세스 메모리 110: 제1 비트셀부
111: 제1 접지 전압 노드 112: 제2 접지 전압 노드
113: 제1 비트 라인 114: 제2 비트 라인
115: 워드 라인 116: 선택된 비트셀
150: 제어부 151: 제1 트랜지스터
152: 제2 트랜지스터 153: 제3 트랜지스터
154: 제4 트랜지스터 160: 회로 보호부
120: 제2 비트셀부 130: 제3 비트셀부
140: 제4 비트셀부

Claims (13)

  1. 제1 접지 전압 노드 및 제2 접지 전압 노드 사이에 연결되는 적어도 하나 이상의 비트셀을 포함하는 비트셀부; 및
    상기 제1 접지 전압 노드와 상기 제2 접지 전압 노드 사이의 연결을 제어하는 제1 트랜지스터, 상기 제1 접지 전압 노드의 제1 접지 전압을 플로팅(floating)하는 제2 트랜지스터, 및 상기 제2 접지 전압 노드의 제2 접지 전압을 플로팅(floating)하는 제3 트랜지스터를 포함하고, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터를 이용해서, 상기 비트셀부에 공급되는 상기 제1 접지 전압 및 상기 제2 접지 전압을 제어하는 제어부를 포함하고,
    상기 제어부는, 상기 비트셀부 중에서 선택된 비트셀에 대한 라이트 동작 시, 상기 제1 트랜지스터를 턴오프하고, 상기 제2 트랜지스터를 턴온하며, 상기 제3 트랜지스터를 턴오프하여 상기 제2 접지 전압 노드의 제2 접지 전압을 플로팅(floating)하는
    정적 랜덤 액세스 메모리.
  2. 삭제
  3. 제1항에 있어서,
    상기 제어부는, 상기 선택된 비트셀에 대한 라이트 동작 시, 상기 제2 접지 전압 노드의 제2 접지 전압을 플로팅(floating)한 후, 상기 선택된 비트셀에 연결된 워드 라인의 전압을 로우(low) 레벨에서 하이(high) 레벨로 전환하는
    정적 랜덤 액세스 메모리.
  4. 제1항에 있어서,
    상기 제어부는, 상기 선택된 비트셀에 대한 라이트 동작 시, 상기 비트셀부에 연결된 제1 비트 라인에 전원 전압을 인가하고, 상기 비트셀부에 연결된 제2 비트 라인에 접지 전압을 인가하는
    정적 랜덤 액세스 메모리.
  5. 제4항에 있어서,
    상기 제어부는, 상기 비트셀부에 입력되는 상기 제1 접지 전압 및 상기 제2 접지 전압과 관련된 통합 접지 전압을 차단하기 위한 제4 트랜지스터를 더 포함하는
    정적 랜덤 액세스 메모리.
  6. 제5항에 있어서,
    제3 접지 전압 노드 및 제4 접지 전압 노드 사이에 연결되는 적어도 하나 이상의 인접 비트셀을 포함하는 인접 비트셀부를 더 포함하는
    정적 랜덤 액세스 메모리.
  7. 제6항에 있어서,
    상기 제어부는, 상기 제3 접지 전압 노드와 상기 제4 접지 전압 노드 사이의 연결을 제어하는 제5 트랜지스터, 상기 제3 접지 전압 노드의 제3 접지 전압을 플로팅(floating)하는 제6 트랜지스터, 및 상기 제4 접지 전압 노드의 제4 접지 전압을 플로팅(floating)하는 제7 트랜지스터를 더 포함하고,
    상기 제5 트랜지스터, 상기 제6 트랜지스터 및 상기 제7 트랜지스터를 이용해서, 상기 인접 비트셀부에 공급되는 상기 제3 접지 전압 및 상기 제4 접지 전압을 제어하는
    정적 랜덤 액세스 메모리.
  8. 제7항에 있어서,
    상기 제어부는, 상기 인접 비트셀부에 연결된 제3 비트 라인 또는 제4 비트 라인의 전원 전압이 방출된 후, 상기 제4 트랜지스터를 턴오프하여 상기 통합 접지 전압을 플로팅(floating)하는
    정적 랜덤 액세스 메모리.
  9. 제4항에 있어서,
    상기 비트셀부와 상기 제어부 사이에서의 전압 공유를 제어하는 트랜지스터들을 포함하고, 상기 제1 비트 라인과 상기 제2 비트 라인의 전압 공유를 제어하는 트랜지스터들을 포함하는 크로스 커플부를 더 포함하는
    정적 랜덤 액세스 메모리.
  10. 제5항에 있어서,
    인버터 체인 딜레이를 이용하여 상기 통합 접지 전압을 플로팅(floating)한 후, 상기 플로팅된 통합 접지 전압을 음전압(negative voltage)으로 전환하는 회로 보호부를 더 포함하는
    정적 랜덤 액세스 메모리.
  11. 제10항에 있어서,
    상기 제어부는, 상기 회로 보호부가 상기 통합 접지 전압을 상기 음전압(negative voltage)로 전환할 시, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터 및 제5 트랜지스터를 턴온하고, 상기 제4 트랜지스터, 제6 트랜지스터, 및 제7 트랜지스터를 턴오프하는
    정적 랜덤 액세스 메모리.
  12. 제10항에 있어서,
    상기 제어부는, 상기 음전압(negative voltage)로 전환된 후, 워드 라인의 전압을 로우 레벨에서 하이 레벨로 전환하여, 상기 비트셀부 중에서 선택된 비트셀에 대한 리드 동작을 수행하는
    정적 랜덤 액세스 메모리.
  13. 제1 접지 전압 노드 및 제2 접지 전압 노드 사이에 연결되는 적어도 하나 이상의 비트셀을 포함하는 비트셀부; 및 상기 제1 접지 전압 노드와 상기 제2 접지 전압 노드 사이의 연결을 제어하는 제1 트랜지스터, 상기 제1 접지 전압 노드의 제1 접지 전압을 플로팅(floating)하는 제2 트랜지스터, 및 상기 제2 접지 전압 노드의 제2 접지 전압을 플로팅(floating)하는 제3 트랜지스터를 포함하는 제어부를 포함하는 정적 랜덤 액세스 메모리의 제어 방법으로서,
    상기 제어부는, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터를 이용하여 상기 비트셀부에 공급되는 상기 제1 접지 전압 및 상기 제2 접지 전압을 제어하고, 상기 비트셀부 중에서 선택된 비트셀에 대한 라이트 동작 시, 상기 제1 트랜지스터를 턴오프하고, 상기 제2 트랜지스터를 턴온하며, 상기 제3 트랜지스터를 턴오프하여 상기 제2 접지 전압 노드의 제2 접지 전압을 플로팅(floating)하는
    정적 랜덤 액세스 메모리의 제어 방법.
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