CN109273030B - 包括辅助电路的静态随机存取存储器 - Google Patents

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Abstract

本发明公开包括辅助电路的静态随机存取存储器。根据本发明一实施例，静态随机存取存储器可包括：位单元部，包括连接在第一接地电压节点及第二接地电压节点之间的至少一个位单元；以及控制部，包括用于对上述第一接地电压节点与上述第二接地电压节点之间的连接进行控制的第一晶体管、使上述第一接地电压节点的第一接地电压浮动的第二晶体管以及使上述第二接地电压节点的第二接地电压浮动的第三晶体管，并利用上述第一晶体管、上述第二晶体管及上述第三晶体管来对供给至上述位单元部的上述第一接地电压及上述第二接地电压进行控制。

Description

包括辅助电路的静态随机存取存储器
本申请要求于2017年7月18日提交且申请号为10-2017-0090981的韩国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本发明涉及包括辅助电路的静态随机存取存储器，并涉及利用辅助电路控制基于列(column)的接地电压来提高读取(read)动作及写入(write)动作的效率性的静态随机存取存储器。
背景技术
在6T SRAM中，难以提供读取动作与写入动作之间均衡且稳定的读取动作和写入动作。为了解决这种问题，提出了适用辅助电路的方法。
当包括辅助电路的静态随机存取存储器的单元利用位交替(bit-interleaving)结构来执行写入动作时，在行半选择位单元(row half-selected cell)利用基于列的写入辅助电路和基于列的读取辅助电路的情况下，需要在所有行适用辅助功能，因此消耗大量的电力，当结合基于行(row)的写入辅助电路和基于列的读取辅助电路时，多个行半选择位单元相比于多个选择位单元有所增加，因此可能消耗大量的电力。因而，基于列的写入辅助电路和基于行的读取辅助电路可以为消耗适当电力的辅助电路结构。
但是，在利用现有技术的基于列的辅助电路来执行写入动作的情况下，所有选择行的单元地线(GNDH)需要比地线(GND)增加150mV，当执行写入动作时，处于所有选择行所有单元的地线高150mV，因此，消耗额外的能量，由于使用由额外的电压引起的选择行单元的地线，可能会产生用于能量及区域(area)的费用。
因此，需要提出用于改善如上所述的问题的辅助电路。
现有技术文献
专利文献
(专利文献1)韩国公开专利第10-2015-0128871号，“速度得到提高的被写入辅助的存储器”
(专利文献2)韩国公开专利第10-2015-0040986号，“具有记录辅助电路的SRAM读取首选位单元”
(专利文献3)韩国登记专利第10-1420255号，“SRAM单元记录功能性的改善”
(专利文献4)韩国公开专利第10-2012-0008254号，“包括辅助电路的静态随机存取存储器”
发明内容
本发明提供包括辅助电路的静态随机存取存储器。
本发明提供利用辅助电路控制基于列的接地电压来提高读取动作及写入动作的效率性的静态随机存取存储器。
本发明提供如下的静态随机存取存储器，即，在写入动作中，使整合接地电压浮动(floating)后，从未选择列(unselected column)的位线或位线棒向整合接地电压提供电流，从而即使不消耗额外的能量也可以使整合接地电压上升。
本发明提供如下的静态随机存取存储器，即，在写入动作中，由于仅增加在所选择的位单元的接地电压中的用于写入第一数据的数据节点的接地电压，通过增加数据翻转(data flip)的可能性来提高所选择的位单元的写入能力。
本发明提供如下的静态随机存取存储器，即，在写入动作中，非选择的位单元(unselected cell)的位线或位线棒被释放(discharge)预设时间后，通过使整合接地电压上升来确保行半选择位单元的读取稳定性。
本发明提供如下的静态随机存取存储器，即，在读取动作中，在字线的电压被转换为高电平之前，利用耦合(coupling)现象来将整合接地电压降低为负电压(negativevoltage)，并基于接地电压控制读取辅助电路的效果来降低所选择的位单元的读取延迟。
根据本发明一实施例，静态随机存取存储器可包括：位单元部，包括连接在第一接地电压节点及第二接地电压节点之间的至少一个位单元；以及控制部，包括用于对上述第一接地电压节点与上述第二接地电压节点之间的连接进行控制的第一晶体管、使上述第一接地电压节点的第一接地电压浮动的第二晶体管以及使上述第二接地电压节点的第二接地电压浮动的第三晶体管，并利用上述第一晶体管、上述第二晶体管及上述第三晶体管来对供给至上述位单元部的上述第一接地电压及上述第二接地电压进行控制。
根据本发明一实施例，当执行与从上述位单元部中选择的位单元有关的写入动作时，静态随机存取存储器可通过关闭上述第一晶体管、开启上述第二晶体管、关闭上述第三晶体管来使上述第二接地电压节点的第二接地电压浮动。
根据本发明一实施例，当执行与所选择的上述位单元有关的写入动作时，静态随机存取存储器使上述第二接地电压节点的第二接地电压浮动后，可将与所选择的上述位单元相连接的字线的电压从低(low)电平转换为高(high)电平。
根据本发明一实施例，当执行与所选择的上述位单元有关的写入动作时，静态随机存取存储器可向与上述位单元部相连接的第一位线施加电源电压，并可向与上述位单元部相连接的第二位线施加接地电压。
根据本发明一实施例，静态随机存取存储器还可包括用于切断与输入于上述位单元部的上述第一接地电压及述第二接地电压相关的整合接地电压的第四晶体管。
根据本发明一实施例，静态随机存取存储器还可包括相邻位单元部，上述相邻位单元部包括连接在第三接地电压节点及第四接地电压节点之间的至少一个相邻位单元。
根据本发明一实施例，静态随机存取存储器还包括：第五晶体管，用于对上述第三接地电压节点与上述第四接地电压节点之间的连接进行控制；第六晶体管，使上述第三接地电压节点的第三接地电压浮动；以及第七晶体管，使上述第四接地电压节点的第四接地电压浮动，上述静态随机存取存储器可利用上述第五晶体管、上述第六晶体管及上述第七晶体管来对供给至上述相邻位单元部的上述第三接地电压及上述第四接地电压进行控制。
根据本发明一实施例，对与上述相邻位单元部相连接的第三位线或第四位线的电源电压进行释放后，静态随机存取存储器可通过关闭上述第四晶体管来使上述整合接地电压浮动。
根据本发明一实施例，静态随机存取存储器还可包括交叉耦合部，上述交叉耦合部包括用于对在上述位单元部与上述控制部之间的电压共享进行控制的多个晶体管以及用于对上述第一位线与上述第二位线的电压共享进行控制的多个晶体管。
根据本发明一实施例，静态随机存取存储器还可包括利用逆变器链延迟(inverter chain delay)来使上述整合接地电压浮动后将所浮动的上述整合接地电压转换为负电压的电路保护部。
根据本发明一实施例，当上述电路保护部将上述整合接地电压转换为上述负电压时，静态随机存取存储器可打开上述第一晶体管、上述第二晶体管、上述第三晶体管及第五晶体管，并可关闭上述第四晶体管、第六晶体管及第七晶体管。
根据本发明一实施例，，转换为上述负电压后，静态随机存取存储器可通过将字线的电压从低电平转换为高电平来执行与从上述位单元部中选择的位单元有关的读取动作。
根据本发明一实施例，在静态随机存取存储器的控制方法中，上述静态随机存取存储器包括：位单元部，包括连接在第一接地电压节点及第二接地电压节点之间的至少一个位单元；以及控制部，包括用于对上述第一接地电压节点与上述第二接地电压节点之间的连接进行控制的第一晶体管、使上述第一接地电压节点的第一接地电压浮动的第二晶体管以及使上述第二接地电压节点的第二接地电压浮动的第三晶体管，上述控制部可利用上述第一晶体管、上述第二晶体管及上述第三晶体管来对供给至上述位单元部的上述第一接地电压及上述第二接地电压进行控制。
根据本发明一实施例，静态随机存取存储器可利用辅助电路控制基于列的接地电压来提高读取动作及写入动作的效率性。
并且，根据本发明一实施例，在静态随机存取存储器的写入动作中，使整合接地电压浮动后，未选择列的位线或位线棒的电荷被释放，从而可根据所释放的电荷来即使不消耗额外的能量也可以使整合接地电压上升。
并且，根据本发明一实施例，在静态随机存取存储器的写入动作中，由于仅增加从位单元部中选择的多个位单元的接地电压中的用于写入第一数据的数据节点的接地电压，可通过增加数据翻转的可能性来提高从位单元部中选择的位单元的写入能力。
并且，根据本发明一实施例，在静态随机存取存储器的写入动作中，非选择的位单元的位线或位线棒被释放预设时间后，可通过使整合接地电压上升来确保行半选择位单元的读取稳定性。
并且，根据本发明一实施例，在静态随机存取存储器的读取动作中，在字线的电压被转换为高电平之前，利用耦合现象来将整合接地电压降低为负电压(negativevoltage)，并可基于接地电压控制读取辅助电路的效果来降低从位单元部中选择的位单元的读取延迟。
并且，根据本发明一实施例，在静态随机存取存储器的与在所选择的位单元有关的读取动作中，交叉耦合部可通过关闭对第一位线与第二位线之间的连接进行控制的晶体管来在所选择的位单元增加读取电流。
并且，根据本发明一实施例，静态随机存取存储器可通过对与储存有行半选择单元中与高电平相应的数据的存储器节点相连接的晶体管进行关闭来提高选择单元的写入能力(write ability)。
并且，根据本发明一实施例，静态随机存取存储器对第一位线与第二位线之间的电压共享进行控制来使整合接地电压更快地增加，从而可提高选择单元的写入能力。
附图说明
图1示出本发明一实施例的静态随机存取存储器的电路结构。
图2及图3示出与本发明一实施例的静态随机存取存储器的写入动作有关的电路结构及曲线图。
图4示出与本发明一实施例的静态随机存取存储器的读取动作有关的电路结构及曲线图。
图5为示出本发明另一实施例的静态随机存取存储器的电路结构。
图6a及图6b示出与本发明另一实施例的静态随机存取存储器的写入动作有关的电路结构。
图7示出与本发明另一实施例的静态随机存取存储器的读取动作有关的电路结构。
附图标记的说明
100：静态随机存取存储器 110：第一位单元部
111：第一接地电压节点 112：第二接地电压节点
113：第一位线 114：第二位线
115：字线 116：所选择的位单元
150：控制部 151：第一晶体管
152：第二晶体管 153：第三晶体管
154：第四晶体管 160：电路保护部
120：第二位单元部 130：第三位单元部
140：第四位单元部
具体实施方式
以下，参照附图来记载本文中的多种实施例。
实施例及在此所使用的术语并不用于将本文中所记载的技术限定于特定实施形态，应理解为包括该实施例的多种变更、等同物和/或代替物。
对于如下所述的多种实施例的说明，在判断为与相关公知功能或结构有关的具体说明可能会使发明的要旨不清楚的情况下，将省略其详细说明。
而且，后述的术语作为考虑到多种实施例中的功能来定义的术语，可随着使用人员、操作人员的意图或惯例等而发生改变。因此，其定义应以本说明书的整个内容为基础来决定。
关于附图的说明，可对类似的结构要素使用类似的附图标记。
除非在文脉上另有明确的不同的含义，单数形式的表达可包括复数形式的表达。
在本文中，“"A或B”或者“A和/或B中的至少一个”等表达方式可包括一起列出的多个项目的所有可组合的表达方式。
“第一”、“第二”、“第一个”或“第二个”等表达方式可对有关多个结构要素进行修饰，而与顺序或重要度无关，为了将一个结构要素与其他结构要素进行区分而使用，并非限定有关多个结构要素。
当提及到某个(例如，第一)结构要素与其他(例如，第二)结构要素“(功能性或通信性)相连接”或者“耦合”时，上述某个结构要素可直接与上述其他结构相连接，或者可通过其他结构要素(例如，第三结构要素)来连接。
在本说明书中，“以～的方式配置(或者设置的)(configured to)”可根据情况以硬件形式或软件形式与如“适合于～”、“具有～能力的”、“以～方式变更的”、“以～方式制造的”、“可进行～的”或者“以～方式设计的”等可交换地(interchangeably)使用。
在某些情况下，表达方式“以～方式构成的装置”可意味着其装置与其他装置或多个部件一起“可进行”。
例如，文句“"以执行A、B及C的方式构成(或设定的)的处理器”可意味着用于执行相关动作的专用处理器(例如，嵌入式处理器)，或者可执行存储在存储器的一个以上软件程序的可用于执行相关动作的通用处理器(例如，CPU或应用处理器)。
并且，术语“或”意味着“或(inclusive or)”，而不是“异或(exclusive or)”。
即，除非在文脉上另有明确的不同的含义，表达方式“x利用a或b”意味着包括性的自然排列(natural inclusive permutations)中的一种。
一实施例的静态随机存取存储器可包括位单元部及控制部。
一实施例的位单元部可包括连接在第一接地电压节点及第二接地电压节点之间的至少一个位单元。
并且，一实施例的控制部可利用多个晶体管来对供给至位单元部的第一接地电压及第二接地电压进行控制。
在以下的多个实施例中，通过四个位单元部来说明一实施例的静态随机存取存储器，但是可对位单元部的数量进行多种设计变更。即，位单元部的数量并不限定于四个。
图1示出本发明一实施例的静态随机存取存储器100的电路结构。
具体地，图1例示本发明一实施例的静态随机存取存储器100的多个结构要素。以下所使用的“..部”、“..器”等的术语意味着处理至少一个功能或动作的单位，其可通过硬件或软件、或者硬件及软件的结合来实现。
如图1所示，一实施例的静态随机存取存储器100可包括第一位单元部110、第二位单元部120、第三位单元部130、第四位单元部140及控制部150。
作为一例，第一位单元部110、第二位单元部120、第三位单元部130及第四位单元部140分别可包括相同数量的位单元。第一位单元部110、第二位单元部120、第三位单元部130及第四位单元部140可通过位于同一行线的多个位单元来共享字线115的驱动电压。其中，各位单元部可通过向行的方向配置的相同的字线115来接收驱动电压。
作为一例，在第一位单元部110通过字线115来接收与高电平对应的驱动电压的情况下，第二位单元部120也可通过字线115来接收与高电平对应的驱动电压。
为了便于说明，举例说明第一位单元部110及第二位单元部120，但是第三位单元部130及第四位单元部140也能够以相同的方式工作。
即，在第一位单元部110通过字线115来接收与高电平对应的驱动电压的情况下，第三位单元部130及第四位单元部140与第二位单元部120同样也可以通过字线115来接收与高电平对应的驱动电压。其中，字线115与从第一位单元部110选择的位单元的传输栅极晶体管的栅极相连接，可将用于对传输栅极晶体管的驱动进行控制的驱动电压作为低电平和高电平来选择性地提供。并且，通过使从第一位单元部110中选择的位单元与在第二位单元部120、第三位单元部130及第四位单元部140中位于相同的行线的位单元所包括的传输栅极晶体管的栅极相连接，可将用于对各位单元所包括的传输栅极晶体管的驱动进行控制的驱动电压作为低电平和高电平来选择性地提供。
即，通过使字线与各位单元所包括的传输栅极晶体管的栅极相连接，可将用于对各位单元的传输栅极晶体管的驱动进行控制的驱动电压作为低电平和高电平来选择性地提供。
并且，静态随机存取存储器100可包括多个位单元部，并可包括在各位单元部通过累积多个位单元来处理数据的存储器。
作为一例，静态随机存取存储器100可包括连接在接收整合接地电压的第一接地电压节点111及第二接地电压节点112之间的第一位单元部110。
作为一例，第一位单元部110可由至少一个位单元构成。即，第一位单元部110可包括连接在第一接地电压节点111及第二接地电压节点112之间的至少一个位单元。其中，在位单元的数量增加的情况下，可使与数据处理有关的速度及数据处理量等增加。
根据本发明一实施例，从第一位单元部110中可选择一个位单元116。其中，一个位单元116可包括从位单元部中选择的位单元。
作为一例，在从第一位单元部110中选择位单元的情况下，第一位单元部110可以为位单元部，包括未选择的位单元的第二位单元部120、第三位单元部130及第四位单元部140可以为相邻位单元部。
并且，静态随机存取存储器100可对所选择的位单元执行读取及写入动作。
根据本发明一实施例，第一位单元部110可与第一位线113及第二位线114相连接。
作为一例，第一位线113可包括位线，第二位线114可包括位线棒。即，第一位线113的电压与第二位线114的电压可以相反。
作为一例，在第一位线113的电压为电源电压的情况下，第二位线114的电压可以为接地电压。其中，电源电压可包括漏极电压及与高电平对应的电压。并且，接地电压可包括源极电压及与低电平对应的电压。
在本发明一实施例的静态随机存取存储器100中，第一位单元部110、第二位单元部120、第三位单元部130及第四位单元部140与控制部150相连接。作为一例，控制部150可包括辅助电路。
本发明一实施例的控制部150可包括第一晶体管151、第二晶体管152及第三晶体管153。
根据本发明一实施例，第一晶体管151可对第一接地电压节点111及第二接地电压节点112之间的连接进行控制。
作为一例，在第一晶体管151接收与低电平对应的驱动电压的情况下，被关闭，并可对第一接地电压节点111及第二接地电压节点112之间的接地电压的共享进行切断。
并且，第一晶体管151可包括单元连接控制(cell connection control)晶体管。
本发明一实施例的第二晶体管152可使第一接地电压节点111的第一接地电压浮动。
作为一例，在第二晶体管152接收与低电平对应的驱动电压的情况下，被关闭，并通过切断传递至第一接地电压节点111的接地电压来使第一接地电压节点111的第一接地电压浮动。
并且，第二晶体管152可包括第一浮动晶体管。
根据本发明一实施例，第三晶体管153可使第二接地电压节点的第二接地电压浮动。
作为一例，在第三晶体管153接收与低电平对应的驱动电压的情况下，被打开，并通过切断传递至第二接地电压节点112的接地电压来使第一接地电压节点111的第一接地电压浮动。
并且，第三晶体管153可包括第二浮动晶体管。并且，控制部150可包括第四晶体管154。
作为一例，可通过打开第四晶体管154来切断传递至第一位单元部110、第二位单元部120、第三位单元部130及第四位单元部140的整合接地电压。
根据本发明一实施例，静态随机存取存储器100可通过第四晶体管154来对流向静态随机存取存储器的整合接地电压进行控制。
根据本发明一实施例，控制部150可包括与各位单元部110、120、130及140有关的单元连接选择晶体管、第一浮动晶体管及第二浮动晶体管。
根据本发明一实施例，在静态随机存取存储器100对从第一位单元部110中所选择的位单元116执行读取动作或写入动作的情况下，对应于与从第二位单元部120、第三位单元部130及第四位单元部140分别所包括的多个位单元中所选择的位单元116相同的行线的一个位单元可以为行半选择位单元。
作为一例，在静态随机存取存储器100从第一位单元部110中选择一个位单元的情况下，位于与从第二位单元部120、第三位单元部130及第四位单元部140所包括的至少一个位单元中选择的位单元相同的行线，且共享字线115的位单元可以为行半选择位单元。
根据本发明一实施例，控制部150可利用第一晶体管151、第二晶体管152及第三晶体管153来对至第一接地电压节点的第一接地电压及至第二接地电压节点的第二接地电压进行控制。
根据本发明一实施例，第二位单元部120可连接在接收接地电压的三接地电压节点及第四接地电压节点之间。
根据本发明一实施例，控制部150还可包括：第五晶体管，用于在第二位单元部120对第三接地电压节点与第四接地电压节点之间的连接进行控制；第六晶体管，使上述第三接地电压节点的第三接地电压浮动；以及第七晶体管，使第四接地电压节点的第四接地电压浮动。
并且，控制部150可利用第五晶体管、第六晶体管及第七晶体管来对供给至第二位单元部120的第三接地电压及第四接地电压进行控制。
图2示出与本发明一实施例的静态随机存取存储器的写入动作有关的电路结构及曲线图。
具体地，图2例示与本发明一实施例的静态随机存取存储器的第一步骤写入动作有关的结构要素及曲线图。
更具体地，例示在向从位单元部中选择的位单元的左侧数据节点输入第一数据的动作中，与控制部控制第一晶体管及第三晶体管的动作有关的电路结构。作为一例，在静态随机存取存储器获得或施加与比规定基准值大的电压对应的高电压的情况下，第一数据可被读取及写入。作为一例，在静态随机存取存储器获得或施加与比规定基准值小的电压对应的低电压的情况下，第二数据可被读取及写入。
参照图2的(a)部分，在静态随机存取存储器200中，在将与从连接在第一接地节点及第二接地节点之间的至少一个位单元部中选择的位单元220相连接的字线222的驱动电压从低电平转换为高电平之前，控制部对第一晶体管210及第三晶体管214的动作状态进行变更。
即，当执行与从位单元部中选择的位单元220有关的写入动作时，控制部可通过关闭第一晶体管210、开启第二晶体管212、关闭第三晶体管214来使第二接地电压节点230的第二接地电压浮动。
并且，使第二接地电压节点230的第二接地电压浮动后，控制部可将与所选择的位单元220相连接的字线222的电压从低电平转换为高电平。
因此，在本发明一实施例的静态随机存取存储器的写入动作中，由于仅增加从位单元部中选择的多个位单元的接地电压中的用于写入第一数据的数据节点的接地电压，可通过增加数据翻转的可能性来提高从位单元部中选择的位单元的写入能力。
图2的(b)部分例示在图2的(a)部分的电路动作中的电压的变化。
参照图2的(b)部分，在写入动作的第一步骤中，第一晶体管210的驱动电压及第三晶体管214的驱动电压从高电平转换为低电平，与位单元部相连接的第一位线的电压为高电平，与位单元部相连接的第二位线的电压为低电平，与所选择的位单元相连接的字线的驱动电压从低电平转换为高电平，相邻位单元部的位线242的电压开始减少。并且，在第一步骤中，维持第二接地电压节点230的第二接地电压。
图3示出与本发明一实施例的静态随机存取存储器的写入动作有关的电路结构及曲线图。
具体地，图3例示与本发明一实施例的静态随机存取存储器的第二步骤写入动作有关的结构要素及曲线图。
更具体地，例示相邻位单元部的位线的电压被释放后，与控制部控制第四晶体管的动作有关的电路结构。
参照图3的(a)部分，在静态随机存取存储器300中，当在从位单元部中选择的位单元执行写入动作时，位于与从位单元部选择的位单元相同的行线的相邻位单元部中的一个单元240可执行读取动作。
并且，基于关闭第一晶体管310第三晶体管314，使第二接地电压节点的第二接地电压浮动，与相邻位单元部相连接的位线或位线棒的电荷可被释放。
即，通过对相邻位单元部关闭单元连接控制晶体管及第二浮动晶体管，与相邻位单元部相连接的位线330的电荷可被释放。
作为一例，当执行与从位单元部中选择的位单元有关的写入动作时，控制部使第二接地电压节点的第二接地电压浮动，与相邻位单元部相连接的位线330的电荷可被释放。
因此，在本发明一实施例的静态随机存取存储器的写入动作中，非选择的位单元的位线或位线棒被释放预设时间后，可通过使整合接地电压上升来确保行半选择位单元的读取稳定性。
根据本发明一实施例，控制部可包括通过包括传递至位单元部的第一接地电压及第二接地电压、传递至相邻位单元部的接地电压的整合接地电压进行切断来使整合接地电压浮动的第四晶体管320。
根据本发明一实施例，对与至少一个第二位单元相连接的第三位线330或第四位线的电源电压进行释放后，控制部可通过关闭上述第四晶体管320来使整合接地电压浮动。
即，控制部可通过释放与相邻位单元部相连接的位线330的电荷来使整合接地电压332上升，并可使第二接地电压节点340的第二接地电压上升。
因此，根据本发明一实施例，在静态随机存取存储器的写入动作中，使整合接地电压浮动后，未选择列的位线或位线棒的电荷被释放，从而可根据所释放的电荷来即使不消耗额外的能量也可以使整合接地电压上升。
即，静态随机存取存储器300将与未选择列对应的位线或位线棒的电压向整合接地电压332提供来使整合接地电压332上升，并可基于所上升的整合接地电压332的影响来使第二接地电压节点340的第二接地电压上升。
图3的(b)部分例示图3的(a)部分的电路动作中的电压的变化。
参照图3的(b)部分，在写入动作的第二步骤中，第四晶体管320的驱动电压从高电平转换为低电平，可使与相邻位单元部相连接的位线330的电荷减少，可使第二接地电压节点340的第二接地电压上升。
图4示出与本发明一实施例的静态随机存取存储器的读取动作有关的电路结构及曲线图。
具体地，图4例示与本发明一实施例的静态随机存取存储器的读取动作有关的结构要素及曲线图。
参照图4的(a)部分，本发明一实施例的静态随机存取存储器400可读从第一位单元部中选择的位单元410执行读取动作。所选择的位单元410可与字线412相连接。第一位单元可位于第一接地电压节点111及第二接地电压节点112之间。
本发明一实施例的控制部在位于与所选择的位单元410相同的行线的相邻位单元部中将包括与行半选择位单元有关的第一浮动晶体管及第二浮动晶体管的第六晶体管424及第七晶体管425的驱动电压从高电平转换为低电平，将第四晶体管430的驱动电压从高电平转换为低电平来关闭第四晶体管430、第六晶体管424及第七晶体管425。即，控制部利用四晶体管430、第六晶体管424及第七晶体管425来使整合接地电压。
并且，根据本发明一实施例，静态随机存取存储器400还可包括利用逆变器链延迟来使整合接地电压浮动后将浮动的上述整合接地电压转换为负电压的电路保护部440。
即，电路保护部440可利用整合接地电压的耦合现象来将整合接地电压转换为负电压。作为一例，负电压(negative voltage)可包括负电压(minus voltage)。并且，根据本发明一实施例，当电路保护部440将整合接地电压转换为负电压(negative voltage)时，控制部可打开第一晶体管420、第二晶体管421、第三晶体管422及第五晶体管423，并可关闭上述第四晶体管430、第六晶体管424及第七晶体管425。
并且，根据本发明一实施例，静态随机存取存储器400可将与在整合接地电压处于负电压状态时所选择的位单元410相连接的字线412的驱动电压从低电平转换为高电平。
并且，根据本发明一实施例，当静态随机存取存储器400执行与在整合接地电压处于负电压状态时所选择的位单元410有关的读取动作时，可通过在位单元增加下拉晶体管的强度来增加读取电流。
图4的(b)部分例示图4的(a)部分的电路动作中的电压的变化。
参照图4的(b)部分，电压变化包括与基于时间轴选择的位单元410相连接的线412的驱动电压的变化、第一位线414及第二位线(416)的电压变化、第六晶体管424及第七晶体管425的驱动电压变化、电路保护部440的驱动电压变化、第四晶体管430的驱动电压变化、整合接地电压432的变化。
参照电压的变化，在本发明一实施例的静态随机存取存储器的读取动作中，在字线的电压被转换为高电平之前，利用耦合现象来将整合接地电压降低为负电压(negativevoltage)，并可基于读取辅助电路的效果来降低从位单元部中选择的位单元的读取延迟。
图5为示出本发明另一实施例的静态随机存取存储器的电路结构。
具体地，图5例示图1中所示出的静态随机存取存储器还包括交叉耦合部的静态随机存取存储器的电路结构。
参照图5，静态随机存取存储器500可包括位单元部510、交叉耦合部520及控制部530。
根据本发明的另一实施例，位单元部510可包括多个位单元部，可通过位于相同的行线的多个位单元来共享字线的驱动电压。
根据本发明的另一实施例，交叉耦合部520可包括与各位单元部相连接的多个交叉耦合部。
例如，交叉耦合部520可指使位线与位线棒交叉耦合的电路部分。
作为一例，各交叉耦合部可包括与交叉连接与各位单元部相连接的第一位线及第二位线有关的多个晶体管及与第一位线及第二位线和接地电压的连接有关的多个晶体管。
根据本发明的另一实施例，控制部530可通过抑制与各位单元部相连接的多个晶体管来控制接地电压的连接。
根据本发明的另一实施例，位单元部510能够以与图1中所示出的第一位单元部110、第二位单元部120、第三位单元部130及第四位单元部140相同的方式工作。
根据本发明的另一实施例，控制部530能够以与图1中所示出的控制部150相同的方式工作。
根据本发明一实施例，静态随机存取存储器500还可包括交叉耦合部520，上述交叉耦合部包括用于对在位单元部510与控制部530之间的电压共享进行控制的多个晶体管。
根据本发明一实施例，静态随机存取存储器500还可包括交叉耦合部520，上述交叉耦合部包括用于对第一位线与第二位线的电压共享进行控制的多个晶体管。
图6a示出与本发明另一实施例的静态随机存取存储器的写入动作有关的电路结构。
具体地，图6a例示与本发明另一实施例的静态随机存取存储器的第一步骤写入动作有关的结构要素。
参照图6a，在静态随机存取存储器600中，可执行位单元部中与位单元610有关的写入动作。其中，位于与所选择的位单元610相同的行的位单元620可与行半选择位单元对应。
可向与位单元部相连接的第一位线施加与高电平相应的电压，可向第二位线施加与低电平相应的电压。例如，与高电平相应的电压可包括漏极电压，与低电平相应的电压可包括源极电压。例如，第一位线可包括位线，第二位线可包括位线棒。
静态随机存取存储器600可从供给至位单元部的多个接地电压中分离出第一接地电压(VSSL)和第二接地电压(VSSR)。
作为一例，与位单元610有关的写入动作中，交叉耦合部630通过关闭用于对位单元610与控制部之间的连接进行控制的多个晶体管来切断第一位线与第二位线的连接。
即，交叉耦合部630通过打开晶体管631及晶体管632来使第一位线与第二位线的电压交叉连接，并通过关闭晶体管633及晶体管634来进行切断。
另一方面，与位单元620相连接的交叉耦合部640通过打开用于对位单元620与控制部之间的连接进行控制的多个晶体管来使第一位线与第二位线相连接，并可从位单元620释放电压。
即，交叉耦合部640通过打开晶体管641、晶体管642来使第一位线与第二位线的电压交叉连接，并打开晶体管643及晶体管644。
图6b示出与本发明另一实施例的静态随机存取存储器的写入动作有关的电路结构。
具体地，图6b例示与本发明另一实施例的静态随机存取存储器的第二步骤写入动作有关的结构要素。
本发明另一实施例的交叉耦合部660打开所交叉连接的晶体管661并关闭晶体管662。
即，静态随机存取存储器600通过晶体管661及晶体管662来感测第一位线和第二位线并关闭位单元650中与存储有与高电平相应的数据的存储器节点相连接的晶体管662。
根据本发明的另一实施例，静态随机存取存储器600可通过对与储存有行半选择单元中与高电平相应的数据的存储器节点相连接的晶体管进行关闭来提高选择单元的写入能力。
并且，静态随机存取存储器600通过降低行半选择单元的第一位线和第二位线的电压来使对行半选择单元的读取的妨碍减少，从而可提高读取稳定性。
根据本发明一实施例，静态随机存取存储器600对第一位线与第二位线之间的电压共享进行控制来使整合接地电压更快地增加，从而可提高选择单元的写入能力。
图7示出与本发明另一实施例的静态随机存取存储器的读取动作有关的电路结构。
具体地，图7例示与本发明另一实施例的静态随机存取存储器的读取动作有关的结构要素。
参照图7，本发明另一实施例的静态随机存取存储器700通过选择位单元710来在所选择的位单元710执行读取动作。作为一例，位单元710可位于多个接地电压节点之间。
本发明另一实施例的静态随机存取存储器700利用电路保护部与电容器之间的逆变器链的路径延迟(path delay)来使整合接地电压浮动后，将施加于电路保护部的电压从高电平转换为低电平并可根据整合接地电压的耦合现象来将整合接地电压转换为负电压(negative voltage)。
作为一例，当静态随机存取存储器700执行与在整合接地电压处于负电压状态时所选择的位单元710有关的读取动作时，可通过在位单元710增加下拉晶体管的强度来增加读取电流。
在本发明另一实施例的静态随机存取存储器700的与在所选择的位单元710有关的读取动作中，可通过关闭交叉耦合部720的晶体管721及晶体管722并打开交叉耦合部730的晶体管731及晶体管732来在位单元710增加读取电流。
在如上所述的多个具体实施例中，根据所提出的具体实施例以单数或复数形式表达发明中所包括的结构要素。
然而，单数或复数形式的表达方式是对为了便于说明而提出的情况进行适当的选择的，如上所述的多个实施例并不限定于单数或复数形式的结构要素，即使是以复数形式表示的结构要素，也可由单数形式构成，或者即使是以单数形式表示的结构要素，也可由复数形式构成。
另一方面，发明的说明中对具体实施例进行了说明，但在不脱离包括多种实施例的技术性思想的范围的情况下，也可以进行多种变形。
因此，本发明的范围并不局限于所说明的实施例中，不仅由后述的发明要求保护范围所定义，而且还可以由发明要求保护范围的均等物所定义。

Claims (9)

1.一种静态随机存取存储器，其特征在于，包括：
位单元部，包括连接在第一接地电压节点及第二接地电压节点之间的至少一个位单元；以及
控制部，包括用于对上述第一接地电压节点与上述第二接地电压节点之间的连接进行控制的第一晶体管、使上述第一接地电压节点的第一接地电压浮动的第二晶体管以及使上述第二接地电压节点的第二接地电压浮动的第三晶体管，并利用上述第一晶体管、上述第二晶体管及上述第三晶体管来对供给至上述位单元部的上述第一接地电压及上述第二接地电压进行控制，
当执行与从上述位单元部中选择的位单元有关的写入动作时，上述控制部通过关闭上述第一晶体管、开启上述第二晶体管、关闭上述第三晶体管来使上述第二接地电压节点的第二接地电压浮动，
当执行与所选择的上述位单元有关的写入动作时，上述控制部向与上述位单元部相连接的第一位线施加电源电压，并向与上述位单元部相连接的第二位线施加接地电压，
上述控制部还包括用于切断与输入于上述位单元部的上述第一接地电压及述第二接地电压相关的整合接地电压的第四晶体管，
上述静态随机存取存储器还包括利用逆变器链延迟来使上述整合接地电压浮动后将所浮动的上述整合接地电压转换为负电压的电路保护部。
2.根据权利要求1所述的静态随机存取存储器，其特征在于，当执行与所选择的上述位单元有关的写入动作时，上述控制部使上述第二接地电压节点的第二接地电压浮动后，将与所选择的上述位单元相连接的字线的电压从低电平转换为高电平。
3.根据权利要求1所述的静态随机存取存储器，其特征在于，还包括相邻位单元部，上述相邻位单元部包括连接在第三接地电压节点及第四接地电压节点之间的至少一个相邻位单元。
4.根据权利要求3所述的静态随机存取存储器，其特征在于，
上述控制部还包括：
第五晶体管，用于对上述第三接地电压节点与上述第四接地电压节点之间的连接进行控制；
第六晶体管，使上述第三接地电压节点的第三接地电压浮动；以及
第七晶体管，使上述第四接地电压节点的第四接地电压浮动，
上述控制部利用上述第五晶体管、上述第六晶体管及上述第七晶体管来对供给至上述相邻位单元部的上述第三接地电压及上述第四接地电压进行控制。
5.根据权利要求4所述的静态随机存取存储器，其特征在于，对与上述相邻位单元部相连接的第三位线或第四位线的电源电压进行释放后，上述控制部通过关闭上述第四晶体管来使上述整合接地电压浮动。
6.根据权利要求1所述的静态随机存取存储器，其特征在于，还包括交叉耦合部，上述交叉耦合部包括用于对在上述位单元部与上述控制部之间的电压共享进行控制的多个晶体管以及用于对上述第一位线与上述第二位线的电压共享进行控制的多个晶体管。
7.根据权利要求1所述的静态随机存取存储器，其特征在于，当上述电路保护部将上述整合接地电压转换为上述负电压时，上述控制部打开上述第一晶体管、上述第二晶体管、上述第三晶体管及第五晶体管，并关闭上述第四晶体管、第六晶体管及第七晶体管。
8.根据权利要求1所述的静态随机存取存储器，其特征在于，转换为上述负电压后，上述控制部通过将字线的电压从低电平转换为高电平来执行与从上述位单元部中选择的位单元有关的读取动作。
9.一种静态随机存取存储器的控制方法，上述静态随机存取存储器包括：
位单元部，包括连接在第一接地电压节点及第二接地电压节点之间的至少一个位单元；以及
控制部，包括用于对上述第一接地电压节点与上述第二接地电压节点之间的连接进行控制的第一晶体管、使上述第一接地电压节点的第一接地电压浮动的第二晶体管以及使上述第二接地电压节点的第二接地电压浮动的第三晶体管，
上述静态随机存取存储器的控制方法的特征在于，
上述控制部利用上述第一晶体管、上述第二晶体管及上述第三晶体管来对供给至上述位单元部的上述第一接地电压及上述第二接地电压进行控制，
当执行与从上述位单元部中选择的位单元有关的写入动作时，上述控制部通过关闭上述第一晶体管、开启上述第二晶体管、关闭上述第三晶体管来使上述第二接地电压节点的第二接地电压浮动，
当执行与所选择的上述位单元有关的写入动作时，上述控制部向与上述位单元部相连接的第一位线施加电源电压，并向与上述位单元部相连接的第二位线施加接地电压，
上述控制部还包括用于切断与输入于上述位单元部的上述第一接地电压及述第二接地电压相关的整合接地电压的第四晶体管，
上述静态随机存取存储器还包括利用逆变器链延迟来使上述整合接地电压浮动后将所浮动的上述整合接地电压转换为负电压的电路保护部。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111161785A (zh) * 2019-12-31 2020-05-15 展讯通信（上海）有限公司 静态随机存储器及其故障检测电路
KR20210108628A (ko) 2020-02-26 2021-09-03 삼성전자주식회사 신뢰성 있는 기입 동작을 위한 메모리 장치 및 그것의 동작 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1988038A (zh) * 2005-12-19 2007-06-27 松下电器产业株式会社 半导体存储装置
CN102314926A (zh) * 2010-07-08 2012-01-11 台湾积体电路制造股份有限公司 具有调节接地节点的存储器单元、阵列及其存取方法
US8503221B1 (en) * 2011-06-02 2013-08-06 Richard Frederic Hobson SRAM cell with common bit line and source line standby voltage
CN103778953A (zh) * 2012-10-18 2014-05-07 中芯国际集成电路制造(上海)有限公司 Sram的存储单元
TW201426753A (zh) * 2012-12-27 2014-07-01 Univ Hsiuping Sci & Tech ５ｔ靜態隨機存取記憶體（一）
TWI556409B (zh) * 2015-10-07 2016-11-01 修平學校財團法人修平科技大學 ５ｔ靜態隨機存取記憶體

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070268740A1 (en) * 2006-05-12 2007-11-22 Aly Rami E Ultra low power SRAM cell design
KR20100069002A (ko) 2008-12-15 2010-06-24 하나 마이크론(주) 반도체 패키지 및 그 제조 방법
KR101781616B1 (ko) 2010-07-16 2017-09-26 삼성전자주식회사 어시스트 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치
US9455021B2 (en) * 2011-07-22 2016-09-27 Texas Instruments Incorporated Array power supply-based screening of static random access memory cells for bias temperature instability
US8730713B2 (en) 2011-09-12 2014-05-20 Qualcomm Incorporated SRAM cell writability
US9583178B2 (en) 2012-08-03 2017-02-28 Qualcomm Incorporated SRAM read preferred bit cell with write assist circuit
US9224453B2 (en) 2013-03-13 2015-12-29 Qualcomm Incorporated Write-assisted memory with enhanced speed
KR101727262B1 (ko) * 2015-11-10 2017-04-17 연세대학교 산학협력단 쓰기 보조 회로, 정적 랜덤 액세스 메모리, 및 그 제어 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1988038A (zh) * 2005-12-19 2007-06-27 松下电器产业株式会社 半导体存储装置
CN102314926A (zh) * 2010-07-08 2012-01-11 台湾积体电路制造股份有限公司 具有调节接地节点的存储器单元、阵列及其存取方法
US8503221B1 (en) * 2011-06-02 2013-08-06 Richard Frederic Hobson SRAM cell with common bit line and source line standby voltage
CN103778953A (zh) * 2012-10-18 2014-05-07 中芯国际集成电路制造(上海)有限公司 Sram的存储单元
TW201426753A (zh) * 2012-12-27 2014-07-01 Univ Hsiuping Sci & Tech ５ｔ靜態隨機存取記憶體（一）
TWI556409B (zh) * 2015-10-07 2016-11-01 修平學校財團法人修平科技大學 ５ｔ靜態隨機存取記憶體

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
A 5T SRAM Cell with 4 power terminals for read/write/standby assist;Richard F.Hobson;《Proceedings of the 2009 international conference on Computer Design》;20090716;第10-16页 *

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Publication number Publication date
US10522216B2 (en) 2019-12-31
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KR20190009137A (ko) 2019-01-28

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