KR20100069002A - 반도체 패키지 및 그 제조 방법 - Google Patents

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이덕용
전미선
김효재
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하나 마이크론(주)
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Abstract

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 도전층을 형성하여 반도체 패키지의 크기를 축소시키고 공정 과정의 시간을 단축시킬 수 있는 반도체 패키지 및 그 제조 방법을 제공하는 것이다.
이를 위해 본 발명은 상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지는 절연층, 절연층의 상부에 형성된 다수의 제 1 배선 패턴 및 절연층의 하부에 형성된 다수의 제 2 배선 패턴을 포함하고 제 1 배선 패턴과 제 2 배선 패턴을 전기적으로 연결하는 도전성 비아가 형성된 회로 기판과, 회로 기판의 상부에 형성되며 다수의 본드패드를 갖는 반도체 다이와, 회로 기판의 제 1 배선 패턴과 상기 반도체 다이의 본드 패드를 전기적으로 연결하는 도전성 와이어와, 반도체 다이와 도전성 와이어 및 회로 기판의 상부를 인캡슐레이션 하는 인캡슐란트와, 상기 인캡슐란트의 표면 및 상기 회로 기판의 측면을 모두 덮도록 일정 두께로 형성하는 도전층과, 회로 기판의 제 2 배선 패턴에 용착된 솔더볼을 포함하고, 회로 기판은 측면으로 적어도 어느 하나의 도전성 비아가 노출되어 상기 도전층에 전기적으로 연결된 반도체 패키지 및 그 제조 방법을 개시한다.
솔더볼, 반도체 패키지, 인캡슐레이션, 와이어 본딩

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 자세하게는 간단한 방법으로 EMI(Electro Magnetic Interference)의 영향을 줄일 수 있는 반도체 패키지를 신속하게 제조 할 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 누구나 다 이용하고 있는 휴대폰, 교통카드, GPS등에는 무선 주파수(Radio Frequency, 이하 "RF")가 필수적으로 이용되고 있다. 여기서 말하는 무선 주파수의 기술적 영역은 저 무선 송수신부 전체를 의미한다. 예를 들어, 신호를 고주파로 올려서 각종 증폭, 필터링 등의 과정을 거쳐 보내고 받는 정밀한 아날로그 회로단, 즉, 안테나와 그 안테나로 전파를 쏘고 받기 위한 각종 회로, 구조물, 주변장치 전반을 RF라 부른다. 이런 기능을 갖는 RF가 사용되지 않는 곳을 거의 찾아 볼 수 없을 정도로 무선(wireless, radio)을 지원하는 전자시스템이 점점 더 늘어나고 있다.
특히 요즘 휴대폰의 다기능화 및 수요의 급격한 증가가 무선 주파수를 휴대 기기에 통합하게 한 주요 요인이고, 무선 주파수 장치를 제품으로 만들기 위한 패키징(packaging) 기술이 무선 주파수 시스템(system)의 성능을 구현하기 위해 차지하는 비중은 점점 더 높아지는 추세이다. 무선 주파수 패키지(package)의 경우, 수십 와트(watt)의 전력 소모와 수천 개에 이르는 입력/출력 및 광범위한 주파수에 걸쳐 조절된 임피던스(impedance)와의 연결을 요구하는 디지털 칩(digital chip)과 달리 수 와트(watt) 정도의 전력과 십여 개 정도의 입력/출력, 그리고 좁은 주파수 범위 내에서 매우 정밀한 임피던스(impedance)를 요구한다. 무선 주파수 패키지(package)에 있어서 주목할 점은 그 자체가 전체 회로를 구성하는 하나의 회로 역할을 한다는 것이다. 왜냐하면 인접한 모든 전도체와 절연체가 무선 주파수 패키지(package) 컴포넌트(component)의 전기장 내에서 상호 작용을 하고 있기 때문이다. 따라서 생산라인에서 무선 주파수 패키징(packaging)을 하기 위해 와이어 본딩(wire bonding)기술을 적용하여 패키지(package)로 만들 경우, 임피던스의 조절을 위해 와이어 루프(wire loop) 길이 및 높이의 조절이 필수적으로 요구되고 있다. 또한 EMI(Electro Magnetic Interference)의 영향으로 인하여 인접 기기 간 간섭으로 인해 오작동이 발생하는 문제가 심각하게 대두되고 있다. 이러한 문제를 해결하기 위하여 일반적으로 금속 덮개(metal lid)를 접착하는 방식을 적용하여 생산라인에서 제품을 생산하고 있으나, 이 경우에는 덮개 공정 과정의 추가로 인한 RF 패키지(package) 제품의 비용 상승과 패키지 사이즈를 작게 구현했을 경우 금속 덮개를 접착하기 위한 솔더나 에폭시 디스펜딩(epoxy dispensing) 공간의 협소로 인하여 충분한 접착 길이가 확보되지 못하여 금속 덮개가 떨어지는 문제, 그리고 인캡슐란트로 구현하는 경우, 메탈 덮개의 간섭으로 인해 인캡슐레이션 시 EMC(Electro Magnetic Compatibility)의 균형성 저하로 인하여 내,외부 보이드(internal, external void) 문제 등이 발생한다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 반도체 패키지 형성 시 패키지 외곽에 있는 금속 덮개(metal lid) 대신 간단한 방법으로 도전층을 형성함으로써, 반도체 패키지의 제조 시간을 단축시킬 수 있는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지는 절연층, 상기 절연층의 상부에 형성된 다수의 제 1 배선 패턴 및 상기 절연층의 하부에 형성된 다수의 제 2 배선 패턴을 포함하고 상기 제 1 배선 패턴과 상기 제 2 배선 패턴을 전기적으로 연결하는 도전성 비아가 형성된 회로 기판과, 상기 회로 기판의 상부에 형성되며 다수의 본드패드를 갖는 반도체 다이와, 상기 회로 기판의 상기 제 1 배선 패턴과 상기 반도체 다이의 상기 본드 패드를 전기적으로 연결하는 도전성 와이어와, 상기 반도체 다이와 상기 도전성 와이어 및 상기 회로 기판의 상부를 인캡슐레이션 하는 인캡슐란트와, 상기 인캡슐란트의 표면 및 상기 회로 기판의 측면을 모두 덮도록 일정 두께로 형성하는 도전층과, 상기 회로 기판의 상기 제 2 배선 패 턴에 용착된 솔더볼을 포함하고, 상기 회로 기판은 측면으로 적어도 어느 하나의 도전성 비아가 노출되어 상기 도전층에 전기적으로 연결될 수 있다.
이때, 상기 인캡슐란트는 상면과 상기 상면과 회로 기판 사이를 연결하는 측면을 갖고 상기 상면과 상기 측면은 직각으로 이루어 질 수 있다.
또한, 상기 인캡슐란트는 상기 회로 기판의 상면의 길이보다 짧게 형성된 상면과 상기 상면과 회로 기판 사이를 연결하는 측면을 갖고, 상기 상면과 상기 측면 사이에는 단차가 형성될 수 있다.
여기서, 상기 인캡슐란트는 상기 회로 기판의 상면의 길이보다 짧게 형성된 상면과 상기 상면과 회로 기판 사이를 연결하는 측면을 갖고, 상기 상면과 상기 측면 사이에는 경사면이 형성될 수 있다.
상기한 또 다른 목적을 달성하기 위해 반도체 패키지 제조 방법은 다수의 반도체 패키지를 형성하기 위한 반도체 패키지 제조 방법에 있어서, 절연층, 상기 절연층의 상부에 형성된 다수의 제 1 배선 패턴 및 상기 절연층의 하부에 형성된 다수의 제 2 배선 패턴을 포함하고 상기 제 1 배선 패턴과 상기 제 2 배선 패턴을 전기적으로 연결하는 도전성 비아가 형성된 회로 기판을 준비하는 회로 기판 준비 단계와, 접착제를 이용하여 상기 회로 기판의 상부에, 다수의 본드 패드를 갖는 반도체 다이를 접착하는 반도체 다이 어태치 단계와, 상기 회로 기판의 제 1 배선 패턴과 상기 반도체 다이의 본드 패드를 도전성 와이어를 이용하여 전기적으로 연결하는 와이어 본딩 단계와, 상기 회로 기판의 상부, 상기 반도체 다이 및 도전성 와이어를 인캡슐란트로 인 캡슐레이션 하는 인캡슐레이션 단계와, 상기 인캡슐란트 및 회로 기판의 도전성 비아가 측면으로 노출되도록 일부 소잉하여 소잉홈을 형성하는 부분 소잉 단계와, 상기 회로 기판의 측면으로 노출된 상기 도전성 비아를 덮도록 상기 소잉홈과 상기 인캡슐란트를 도전층으로 코팅 및 도금을 하는 도전층 형성 단계와, 상기 회로 기판의 상기 제 2 배선 패턴에 솔더볼을 용착하는 솔더볼 용착 단계와, 상기 회로 기판 및 인캡슐란트의 나머지 영역을 완전히 소잉하여 상기 반도체 패키지가 각각 분리되도록 하는 전체 소잉 단계를 포함할 수 있다.
이때, 상기 부분 소잉 단계에서는 상기 회로 기판의 도전성 비아가 외부로 노출되도록 소잉할 수 있다.
상술한 바와 같이, 본 발명에 의한 반도체 패키지 및 그 제조 방법은 반도체 패키지의 인캡슐란트 상부에 도전층을 형성함으로써, EMI 영향을 줄일 수 있는 반도체 패키지를 간단하고 신속하게 제조 할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하부 다음과 같다. 여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1a 내지 도 1c를 참조하면, 본 발명의 일시시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다.
먼저, 도 1a에 도시된 바와 같이, 반도체 패키지(100)는 회로 기판(110), 반도체 다이(120), 도전성 와이어(130), 인캡슐란트(140), 도전층(150), 솔더볼(160)을 포함한다. 또한 본 발명의 일실시예에 따른 반도체 패키지(100)의 구조는 상기 인캡슐란트(140)의 상면(141)과 상기 상면(141)과 상기 회로 기판(110) 사이를 연결하는 측면(142)을 갖고 상기 상면(141)과 상기 측면(142)은 직각으로 형성할 수 있다.
상기 회로 기판(110)은 절연층(111), 상기 절연층(111)의 상부에 형성된 다수의 제 1 배선 패턴(112), 상기 제 1 배선 패턴(112)의 일부를 노출시키는 제 1 솔더 마스크(113), 상기 절연층(111)의 하부에 형성된 제 2 배선 패턴(114), 상기 제 2 배선 패턴(114)의 일부를 노출시키는 제 2 솔더 마스크(115)와 상기 절연층(111)의 상부 및 하부에 형성한 상기 제 1 배선 패턴(112) 및 제 2 배선 패턴(114)을 전기적으로 연결하는 도전성 비아(116)를 포함한다.
상기 절연층(111) 상부에 형성한 상기 제 1 배선 패턴(112)은 상기 제 2 배선 패턴(114)하부에 형성한 솔더볼(160)과 상기 도전성 비아(116)를 통하여 전기적으로 연결된다. 이때, 상기 제 1 배선 패턴(112)의 재질로는 통상의 구리(Cu), 티타늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등이 사용될 수 있으나, 여기서 상기 제 1 배선 패턴(112)의 금속 재질을 한정하는 것은 아니다.
상기 제 1 솔더 마스크(113)는 상기 절연층(111)의 상부에서 상기 제 1 배선 패턴(112)의 외주연에 일정두께로 형성되어, 상기 제 1 배선 패턴(112)을 외부 환경으로부터 보호한다. 상기 제 1 솔더 마스크(113)는 통상의 폴리이미드(polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole) 및 그 등가물 중 선택된 어느 하나일 수 있으나, 여기서 그 재질은 한정하는 것은 아니다.
상기 절연층(111) 하부에 형성한 상기 제 2 배선 패턴(114)은 상기 제 2 배선 패턴(114) 하부에 형성한 솔더볼(160)과 전기적으로 연결된다. 상기 제 2 배선 패턴(114)은 제 1 배선 패턴(112)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제 2 솔더 마스크(115)는 상기 절연층(111)의 하부에서 상기 제 2 배선 패턴(114)의 외주연에 일정두께로 형성되어, 상기 제 2 배선 패턴(114)을 외부 환경으로부터 보호한다. 또한 상기 제 2 배선 패턴(114) 하부에 형성한 상기 솔더볼(160)의 위치가 변화되지 않도록 하는 역할을 한다. 상기 제 2 솔더 마스크(115)는 상기 제 1 솔더 마스크(113)와 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 도전성 비아(116)는 상기 절연층(111)의 상부와 하부를 관통하여 상기 제 1 배선 패턴(112)과 상기 제 2 배선 패턴(114)을 전기적으로 연결한다.
상기 반도체 다이(120)는 상기 회로 기판(110)의 상기 제 1 배선 패턴(112)과 상기 반도체 다이(120)의 본드 패드(122)를 도전성 와이어(130)로 전기적으로 연결한다. 이때 상기 반도체 다이(120)는 무선 주파수(Radio Frequency, 이하 "RF")용 일 수 있으나, 본 발명에서 상기 반도체 다이(120)의 종류를 한정하는 것은 아니다. 또한 상기 반도체 다이(120) 하부의 접착제는 에폭시계, 실리콘계, 아크릴계 접착제 또는 양면 테이프 등으로 이용할 수 있다.
상기 도전성 와이어(130)는 상기 회로 기판(110)의 상기 제 1 배선 패턴(112)과 상기 반도체 다이(120)의 본드 패드(122)를 전기적으로 연결한다. 이때, 상기 도전성 와이어(130)는 Au과, Al 및 Cu 및 그 등가물 중 선택된 어느 하나일 수 있으나, 여기서 그 재질은 한정하는 것은 아니다.
수동 소자(123)가 상기 회로 기판(110) 상부로써, 상기 반도체 다이(120)와 이격되어 위치되고, 상기 제 1 배선 패턴(112) 상부에 도전성 접착제(124)에 의해 접속될 수 있다.
상기 인캡슐란트(140)는 상면(141)과 상기 상면(141)과 상기 회로 기판(110) 사이를 연결하는 측면(142)을 갖고 상기 상면(141)과 상기 측면(142)은 직각으로 형성된다. 여기서 상기 인캡슐란트(140)는 상기 회로 기판(110)과 상기 반도체 다이(120), 상기 도전성 와이어(130) 및 상기 수동 소자(123)를 외부 환경으로부터 보호하기 위해 이들을 모두 덮도록 인캡슐레이션(incapsulation)한 것이다. 한편, 상기 인캡슐란트(140)는 몰드(mold)를 통해서 인캡슐레이션을 수행하는 에폭시 컴파운드, 디스펜서(dispensor)를 통해서 인캡슐레이션을 수행하는 액상 봉지재 및 그 등가물 중 선택된 어느 하나일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 도전층(150)은 상기 회로 기판(110)의 다수의 도전성 비아 중 상기 회로 기판(110)의 측면으로 노출되어 있는 어느 하나의 도전성 비아(116)와 전기적으로 연결된다. 그리고 상기 도전층(150)과 전기적으로 연결된 상기 회로 기판(110)의 측면으로 노출된 도전성 비아(116)는 상기 회로 기판(110)에 형성된 제 1 배선 패턴(112)과 전기적으로 연결된다. 그리고 상기 제 1 배선 패턴(112)은 도전성 비아(116)를 통해서 상기 제 2 배선 패턴(114)과 전기적으로 연결되며, 상기 제 2 배선 패턴(114)에는 그라운드용 솔더볼(160)이 전기적으로 연결된다. 그러므로 상기 도전층(150)은 회로 기판(110)의 측면으로 노출된 도전성 비아(116), 제 1 배선 패턴(112), 도전성 비아(116) 및 제 2 배선 패턴(114)을 통해서 그라운드용 솔더볼(160)과 전기적으로 연결되어 접지될 수 있다. 그러므로 상기 도전층(150)은 접지되어 RFI(Radio Frequency Interference) 또는 EMI(ElectroManetic Inference)와 같은 전자파 등을 차폐하여, 상기 반도체 다이(120)를 보호한다. 상기 도전층(150) 은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), ALD(Atomatic Layer Deposition), 전해 도금(electrolytic plating), 무전해 도금(electroless plating), 불꽃-분사(flame spray), 도전성 페이트 분사, 진공 금속화, 패드 페인팅 또는 이들의 조합에 의해서 형성될 수 있다.
상기 솔더볼(160)은 상기 회로 기판(110)의 상기 제 2 배선 패턴(114) 하부에 용착되어, 상기 도전성 비아(116), 상기 제 1 배선 패턴(112), 상기 도전성 와이어(130)를 통해서 상기 반도체 다이(120)와 전기적으로 연결된다. 상기 솔더볼(160)은 주석/납, 납 없는 주석 및 그 등가물 중 선택된 어느 하나일 수 있으나, 여기서 그 재질은 한정하는 것은 아니다.
다음 도 1b 및 도 1c를 참조하면, 반도체 패키지는 인캡슐란트 상면의 구조가 각각 다르게 형성된 모습이 도시되어 있다.
먼저, 도 1b에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 인캡슐란트(240)는 회로 기판(210)의 상면의 길이보다 짧게 형성된 상면(241)과 상기 상면(241)과 상기 인캡슐란트(240)의 측면(242) 사이를 연결하며, 상기 상면(241)과 상기 측면(242) 사이에는 단차(243,244)로 이루어 질 수 있다. 물론 상기 인캡슐란트(240)에 따라 상기 도전층(250) 역시 상기 인캡슐란트(240)의 표면 및 상기 회로 기판(110)을 모두 덮는다.
다음, 도 1c에 도시된 바와 같이, 본 발명의 또 다른 실시예에 또 따른 반도체 패키지(300)의 인캡슐란트(340)는 회로 기판(310)의 상면 길이보다 짧게 형성된 상면(341)과 상기 상면(341)과 상기 인캡슐란트(340)의 측면(342) 사이를 연결하는 경사면(343)으로 형성될 수 있다. 이에 따라, 상기 도전층(150) 역시 상기 인캡슐란트(340)의 표변 및 상기 회로 기판(110)을 모두 덮는다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 패키지의 제조 방법이 도시되어 있다.
도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 패키지(100)의 제조 방법은 회로 기판 준비 단계(S1), 반도체 다이 어태치 단계(S2), 와이어 본딩 단계(S3), 인캡슐레이션 단계(S4), 부분 소잉 단계(S5), 도전층 형성 단계(S6), 솔더볼 용착 단계(S7), 전체 소잉 단계(S8)를 포함한다.
이러한, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 도 3a 내지 3f를 이용하여 좀 더 자세히 설명하기로 한다.
도 3a 내지 도 3h를 참조하면, 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도가 도시되어 있다.
먼저, 도 3a를 참조하면, 회로 기판 준비 단계(S1)가 도시되어 있다. 상기 회로 기판 준비 단계(S1)에서는 절연층(111), 상기 절연층(111)의 상부에 형성된 다수의 제 1 배선 패턴(112) 및 상기 절연층(111)의 하부에 형성된 다수의 제 2 배 선 패턴(114)을 포함하고 상기 제 1 배선 패턴(112)과 상기 제 2 배선 패턴(114)을 전기적으로 연결하는 도전성 비아(116)가 형성된 회로 기판(110)을 준비한다.
상기 회로 기판(110)은 절연층(111) 및 상기 절연층(111)의 상부에 형성된 적어도 하나의 제 1 배선 패턴(112)을 형성하고, 상기 제 1 배선 패턴(112)의 외주면에는 제 1 솔더 마스크(113)를 형성한다. 또한, 상기 절연층(111)의 하부에는 적어도 하나의 제 2 배선 패턴(114)을 형성하고, 상기 제 2 배선 패턴(114)의 외주면에는 제 2 솔더 마스크(115)를 형성한다. 그리고 상기 절연층(111) 상부에 형성된 상기 제 1 배선 패턴(112)과 상기 제 2 배선 패턴(114)을 전기적으로 연결하기 위해 도전성 비아(116)를 형성한다. 이때 상기 도전성 비아(116)중 상기 회로 기판(110) 소잉 될 영역에 형성하는 도전성 비아(116)는 다른 도전성 비아(116)보다 더 굵은 폭으로 형성한다.
다음, 도 3b를 참조하면, 반도체 다이 어태치 단계(S2)가 도시되어 있다.
상기 반도체 다이 어태치 단계(S2)에서는 다수의 본드 패드(122)를 갖는 반도체 다이(120)를 접착제를 이용하여 상기 회로 기판(110)과 접착한다.
즉, 상기 회로 기판(110) 상부에 접착제(120)를 도포한다. 이후 상기 반도체 다이(120를 상기 회로 기판(110)에 부착하고 이를 다시 냉각시킨다. 이때, 상기 접착제(120)는 에폭시계, 실리콘계, 아크릴계 접착제 또는 양면테이프 등으로 이용할 수 있다. 그러나 상기 반도체 다이 어태치 단계(S2) 이전 또는 이후에 상기 회로 기판(110) 상부에 상기 반도체 다이(120)와 이격되고 상기 제 1 배선 패턴(112)과 도전성 접착제(124)를 이용하여 수동 소자(123)를 더 연결할 수 있다.
다음, 도 3c를 참조하면, 와이어 본딩 단계(S3)가 도시되어 있다. 상기 와이어 본딩(S3)에서는 상기 회로 기판(110)의 상기 제 1 배선 패턴(112)과 상기 반도체 다이(120)의 본드 패드(122)를 도전성 와이어(130)를 이용하여 전기적으로 연결한다. 상기 제 1 배선 패턴(112)은 제 2 배선 패턴(114)과 상기 도전성 비아(116)를 통하여 전기적으로 연결되어 있다. 이때, 상기 도전성 와이어(130)는 금(Au), 알루미늄(Al), 구리(Cu) 및 그 등가물 중 선택된 어느 하나일 수 있으나, 여기서 그 재질은 한정하는 것은 아니다.
상기 와이어 본딩(130)의 방법으로는 볼 본딩(ball bonding) 방법, 웨지 본딩(wedge bonding) 방법 및 범프 리버스 본딩(bump reverse bonding) 방법 등 중에서 선택된 적어도 어느 하나를 이용할 수 있다.
다음, 도 3d를 참조하면, 인캡슐레이션 단계(S4)가 도시되어 있다. 상기 인캡슐레이션 단계(S4)에서는 상기 회로 기판(110)의 상부, 상기 반도체 다이(120) 및 상기 도전성 와이어(130)를 인캡슐란트(140)로 인캡슐레이션한다.
이때, 상기 인캡슐란트(140)는 바람직하게 170℃∼180℃의 고온 분위기에서 형성하고 몰드, 디스펜서 및 그 등가물 중 선택된 어느 하나를 이용하여 수행할 수 있으나, 상기 반도체 다이(120) 패키지(package)의 종류와 목적에 따라 다르게 할 수 있다.
다시 말해, 상기 인캡슐레이션 방법을 한정하는 것은 아니다. 더욱이, 상기 인캡슐란트(140)는 에폭시 컴파운드, 액상 봉지재 및 그 등가물 중 선택된 어느 하나를 이용할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
여기서, 상기 인캡슐란트(140)는 상면(141)과 상기 상면(141)과 상기 회로 기판(110) 사이를 연결하는 측면(142)을 갖고 상기 상면(141)과 상기 측면(142)은 직각으로 형성 될 수 있다.
다음, 도 3e를 참조하면, 부분 소잉 단계(S5)가 도시되어 있다. 상기 부분 소잉 단계(S5)에서는 상기 회로 기판(110)의 도전성 비아(117)가 측면으로 노출되도록 일부 소잉하여 소잉홈(SL:Sawing Line)을 형성 한다. 즉, 도 3e에 도시된 바와 같이, 상기 반도체 다이(120)가 상기 와이어 본딩으로 연결된 상기 회로 기판(110)을 모서리를 제외한 분리라인에 소잉홈(SL)을 형성하고, 상기 분리라인에 상기 소잉홈(SL)이 형성된 상기 회로 기판(110a)을 물리적인 힘을 가하여 부분 소잉한다. 상기 소잉의 방법으로 각각 다른 구조의 다이아몬드 휠을 이용해서 상기 반도체 패키지(100,200,300)의 상부의 구조를 다르게 형성할 수 있다. 예를 들어 싱글 컷팅(single cutting), 스탭 컷팅(step-cutting) 및 베멜 컷팅(bevel cutting)의 방법으로 형성할 수 있다. 상기 싱글 컷팅(single cutting)의 방법을 이용하면, 상기 인캡슐란트(140)의 상면(141)과 상기 상면(141)과 상기 회로 기판(110) 사이를 연결하는 측면(142)이 직각으로 이루어 질 수 있다. 또한 스탭 컷팅(step-cutting)의 방법을 이용하면, 상기 인캡슐란트(240)는 상기 회로 기 판(110)의 상면의 길이보다 짧게 형성된 상면(241)과 상기 상면(241)과 회로 기판 사이를 연결하는 측면(242)이 단차(243,244)로 이루어 질 수 있다. 또한 베멜 컷팅(bevel cutting)의 방법을 이용하면, 상기 인캡슐란트(340)는 상기 회로 기판(110)의 상면의 길이보다 짧게 형성된 상면(341)과 상기 상면(341)과 상기 회로 기판(110) 사이를 연결하는 측면(342)이 경사면(343)으로 이루어 질 수 있다.
다음, 도 3f를 참조하면, 도전층 형성 단계(S6)가 도시되어 있다. 상기 도전층 형성 단계(S6)에서는 상기 회로 기판(110)의 측면으로 노출된 상기 도전성 비아(117a)를 덮도록 상기 소잉홈(SL)과 상기 인캡슐란트(140)를 도전층(150)으로 코팅 또는 도금한다.
즉, 상기 도 3f에 도시된 바와 같이. 상기 회로 기판(110)의 상기 제 1 배선 패턴(112), 제 1 솔더 마스크(113) 및 상기 반도체 다이(120)를 모두 덮는 상기 인캡슐란트(140) 상부 면(141)과 측면(142) 및 상기 회로 기판(110)의 측면에 노출된 상기 제 1 배선 패턴(112) 및 상기 측면의 노출된 도전성 비아(117a)까지 덮도록 형성한다.
이때, 상기 도전층(150)의 재질로는 주석(Sn), 니켈(Ni), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag) 및 그 등가물 중 선택된 어느 하나일 수 있으나, 여기서 상기 도전층(150)의 재질을 한정하는 것은 아니다.
다음, 도 3g를 참조하면, 솔더볼 용착 단계(S7)가 도시되어 있다. 솔더볼 용 착 단계(S7)에서는 상기 회로 기판(110)의 상기 제 2 배선 패턴(114)에 솔더볼(160)을 용착한다. 상기 제 2 배선 패턴(114)에 점도가 있는 휘발성 플럭스(flux)를 도포한 후, 그것에 솔더볼(160)을 임시로 안착한다. 이후, 상기 반도체 패키지(100)를 대략 100℃ 내지 300℃의 온도를 갖는 퍼니스(furnace)에 넣었다가 꺼냄으로써, 상기 솔더볼(160)이 상기 제 2 배선 패턴(114)에 강하게 전기적 및 기계적으로 접속 되도록 한다. 물론 상기 퍼니스(furnace)내에서 상기 플럭스(flux)는 모두 휘발되어 제거된다.
다음, 도 3h를 참조하면, 전체 소잉 단계(S8)가 도시되어 있다. 전체 소잉 단계(S8)에서는 상기 회로 기판(110)과 상기 인캡슐란트(140)에 형성된 상기 소잉홈(SL)을 통해서 상기 반도체 패키지(100)가 각각 분리되도록 전체 소잉한다. 이상에서 설명한 것은 본 발명에 의한 반도체 패키지 및 그 제조 방법을 실시하기위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명에 따른 반도체 패키지 제조 방법의 순서도이다.
도 3a내지 도 3h는 본 발명에 따른 반도체 패키지 제조 방법을 순차 도시한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100, 200, 300 : 반도체 패키지
110 : 회로 기판 111 : 절연층
112, 114 : 제 1 및 제 2 배선 패턴
113, 115 : 제 1 및 제 2 솔더 마스크
116 : 비아홀 117 : 외곽으로 노출된 비아홀
120 : 반도체 다이 121, 124 : 접착제
122 : 본드 패드 130 : 도전성 와이어
140 : 인캡슐란트 150 : 도전층
160 : 솔더볼

Claims (6)

  1. 절연층, 상기 절연층의 상부에 형성된 다수의 제 1 배선 패턴 및 상기 절연층의 하부에 형성된 다수의 제 2 배선 패턴을 포함하고 상기 제 1 배선 패턴과 상기 제 2 배선 패턴을 전기적으로 연결하는 도전성 비아가 형성된 회로 기판;
    상기 회로 기판의 상부에 형성되며 다수의 본드패드를 갖는 반도체 다이;
    상기 회로 기판의 상기 제 1 배선 패턴과 상기 반도체 다이의 본드 패드를 전기적으로 연결하는 도전성 와이어;
    상기 반도체 다이와 상기 도전성 와이어 및 상기 회로 기판의 상부를 인캡슐레이션 하는 인캡슐란트;
    상기 인캡슐란트의 표면 및 상기 회로 기판의 측면을 모두 덮도록 일정 두께로 형성하는 도전층; 및,
    상기 회로 기판의 상기 제 2 배선 패턴에 용착된 솔더볼을 포함하고
    상기 회로 기판은 측면으로 적어도 어느 하나의 도전성 비아가 노출되어 상기 도전층에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 인캡슐란트는
    상면과 상기 상면과 회로 기판 사이를 연결하는 측면을 갖고 상기 상면과 상기 측면은 직각인 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 인캡슐란트는
    상기 회로 기판의 상면의 길이보다 짧게 형성된 상면과 상기 상면과 회로 기판 사이를 연결하는 측면을 갖고, 상기 상면과 상기 측면 사이에는 단차가 형성된 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 인캡슐란트는
    상기 회로 기판의 상면의 길이보다 짧게 형성된 상면과 상기 상면과 회로 기판 사이를 연결하는 측면을 갖고, 상기 상면과 상기 측면 사이에는 경사면이 형성된 것을 특징으로 하는 반도체 패키지.
  5. 다수의 반도체 패키지를 형성하기 위한 반도체 패키지 제조 방법에 있어서, 절연층, 상기 절연층의 상부에 형성된 다수의 제 1 배선 패턴 및 상기 절연층의 하부에 형성된 다수의 제 2 배선 패턴을 포함하고 상기 제 1 배선 패턴과 상기 제 2 배선 패턴을 전기적으로 연결하는 도전성 비아가 형성된 회로 기판을 준비하는 회로 기판 준비 단계;
    접착제를 이용하여 상기 회로 기판의 상부에, 다수의 본드 패드를 갖는 반도체 다이를 접착하는 반도체 다이 어태치 단계;
    상기 회로 기판의 제 1 배선 패턴과 상기 반도체 다이의 본드 패드를 도전성 와이어를 이용하여 전기적으로 연결하는 와이어 본딩 단계;
    상기 회로 기판의 상부, 상기 반도체 다이 및 도전성 와이어를 인캡슐란트로 인 캡슐레이션 하는 인캡슐레이션 단계;
    상기 인캡슐란트 및 회로 기판의 도전성 비아가 측면으로 노출되도록 일부 소잉하여 소잉홈을 형성하는 부분 소잉 단계;
    상기 회로 기판의 측면으로 노출된 상기 도전성 비아를 덮도록 상기 소잉홈과 상기 인캡슐란트를 도전층으로 코팅 또는 도금을 하는 도전층 형성 단계;
    상기 회로 기판의 상기 제 2 배선 패턴에 솔더볼을 용착하는 솔더볼 용착 단계; 및.
    상기 회로 기판 및 인캡슐란트의 나머지 영역을 완전히 소잉하여 상기 반도체 패키지가 각각 분리되도록 하는 전체 소잉 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  6. 제 5 항에 있어서,
    상기 부분 소잉 단계에서는
    상기 회로 기판의 도전성 비아가 외부로 노출되도록 소잉됨을 특징으로 하는 반도체 패키지의 제조 방법.
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