TW202349643A - 半導體裝置及使用晶粒上薄膜材料之選擇性屏蔽的方法 - Google Patents

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Abstract

本發明提供一種半導體裝置，其具有一基板及設置於該基板上方之第一電性構件。一第一屏蔽層設置於該第一電性構件上方。一第一膜材料設置於該第一電性構件與該第一屏蔽層之間以用於該第一屏蔽層之選擇性附接。一第二電性構件可設置於該基板上方。一第二屏蔽層設置於該第二電性構件上方，且一第二膜材料設置於該第二電性構件與該第二屏蔽層之間。一第三屏蔽層可設置於該第一屏蔽層上方，且一第三膜材料設置於該第一屏蔽層與該第三屏蔽層之間。一第四膜材料可設置於該第一電性構件與該基板之間。一密封體沈積於該第一電性構件及該基板上方。一第四屏蔽層形成於該密封體上方。

Description

半導體裝置及使用晶粒上薄膜材料之選擇性屏蔽的方法
本發明大體上關於半導體裝置，且更特定言之，關於一種半導體裝置及使用FOD材料之選擇性屏蔽的方法。
半導體裝置通常見於現代電子產品中。半導體裝置執行廣泛範圍之功能，諸如信號處理、高速計算、發射及接收電磁信號、控制電子裝置、光電及產生電視顯示器之視覺影像。半導體裝置見於通信、功率轉換、網路、電腦、娛樂及消費產品領域。半導體裝置亦見於軍事應用、航空、汽車、工業控制器及辦公設備。
尤其在諸如射頻（radio frequency；RF）無線通信之高頻應用中的半導體裝置常常含有一或多個整合式被動裝置（integrated passive device；IPD）以執行必需電性功能。可將多個半導體晶粒及IPD整合至SIP模組中以實現較小空間中之較大密度及經擴展之電功能性。在SIP模組內，將半導體晶粒及IPD安裝至基板以用於結構支撐及電互連。將密封體沈積於半導體晶粒、IPD及基板上方。通常在密封體上方形成電磁屏蔽層。
SIP模組包括針對小尺寸及低高度進行高度整合且在高時鐘頻率下操作之高速數位及RF電性構件。電磁屏蔽層減少或抑制EMI、RFI及其他裝置間干擾（例如，如由高速數位裝置輻射），以免影響SIP模組內或鄰近於該SIP模組之相鄰裝置。另外，可將離散或個別屏蔽結構置放在SIP模組內之一或多個構件周圍。然而，此等內部屏蔽結構必須由基板或外部屏蔽層支撐。內部屏蔽結構需要空間且增大封裝之整體大小，從而產生低密度電功能性。然而，趨勢應朝向具有高密度電功能性之有效屏蔽。
本發明之一態樣為一種半導體裝置，其包含：基板；第一電性構件，其設置於該基板上方；第一屏蔽層，其設置於該第一電性構件上方；及第一膜材料，其設置於該第一電性構件與該第一屏蔽層之間以用於該第一屏蔽層之附接。
本發明之另一態樣為一種半導體裝置，其包含：第一構件；第一屏蔽層，其設置於該第一構件上方；及第一膜材料，其設置於該第一構件與該第一屏蔽層之間。
本發明之另一態樣為一種製備一半導體裝置之方法，其包含：提供第一構件；將第一屏蔽層設置於該第一構件上方；及將第一膜材料設置於該第一構件與該第一屏蔽層之間。
在以下描述中參考圖式於一或多個具體實例中描述本發明，在圖式中，相同編號表示相同或類似元件。儘管本發明係依據用於達成本發明目標之最佳模式來描述，但所屬技術領域中具通常知識者將瞭解，其意欲涵蓋如可包括於如由所附申請專利範圍及如由以下揭示內容及圖式支援之其等效物所界定的本發明之精神及範圍內的替代方案、修改及等效物。如本文所使用之術語「半導體晶粒」係指詞之單數形式及複數形式兩者，且因此，可指單個半導體裝置及多個半導體裝置兩者。
通常使用兩個複雜製造製程來製造半導體裝置：前段製造及後段製造。前段製造涉及在半導體晶圓之表面上形成複數個晶粒。晶圓上之各晶粒含有主動及被動電性構件，其電連接以形成功能性電路。諸如電晶體及二極體之主動電性構件具有控制電流之流動的能力。諸如電容器、電感器及電阻器之被動電性構件在執行電路功能所必需之電壓與電流之間建立關係。
後段製造指將成品晶圓切割或單體化成個別半導體晶粒，且封裝半導體晶粒以用於結構支撐、電互連及環境隔離。為了使半導體晶粒單體化，沿著晶圓之非功能性區域刻劃及打破晶圓，該等非功能性區域稱作鋸切道或劃線。使用雷射切割工具或鋸片來使晶圓單體化。在單體化之後，將個別半導體晶粒安裝至封裝基板，其包括接腳或接觸襯墊以用於與其他系統構件互連。接著將形成於半導體晶粒之上方的接觸襯墊連接至封裝內之接觸襯墊。可藉由導電層、凸塊、柱形凸塊、導電膏或焊線進行電連接。將密封體或其他模製材料沈積於封裝上方以提供實體支撐及電隔離。接著將成品封裝插入至電性系統中，且使半導體裝置之功能性可用於其他系統構件。
圖1a展示具有基底基板材料102之半導體晶圓100，該基底基板材料為諸如矽、鍺、磷化鋁、砷化鋁、砷化鎵、氮化鎵、磷化銦、碳化矽或用於結構支撐之其他塊狀材料。複數個半導體晶粒或構件104形成於晶圓100上，藉由非主動晶粒間晶圓區域或鋸切道106分離。鋸切道106提供切割區域以將半導體晶圓100單體化成個別半導體晶粒104。在一個具體實例中，半導體晶圓100具有100至450毫米（mm）之寬度或直徑。
圖1b展示半導體晶圓100之一部分的橫截面視圖。各半導體晶粒104具有後或非主動表面108及主動表面110，該主動表面含有實施為形成於晶粒內且根據晶粒之電氣設計及功能而電互連的主動裝置、被動裝置、導電層及介電層之類比或數位電路。舉例而言，電路可包括形成於主動表面110內之一或多個電晶體、二極體及其他電路元件以實施類比電路或數位電路，諸如數位信號處理器（digital signal processor；DSP）、特殊應用積體電路（application specific integrated circuit；ASIC）、記憶體或其他信號處理電路。半導體晶粒104亦可含有諸如電感器、電容器及電阻器之IPD以進行RF信號處理。
導電層112使用PVD、CVD、電解電鍍、無電極電鍍製程或其他適合之金屬沈積製程而形成於主動表面110上方。導電層112可為鋁（Al）、銅（Cu）、錫（Sn）、鎳（Ni）、金（Au）、銀（Ag）或其他合適導電材料之一或多個層。導電層112作為電連接至主動表面110上之電路的接觸襯墊操作。
使用蒸鍍、電解電鍍、無電極電鍍、落球或網版列印製程將導電凸塊材料沈積於導電層112上方。凸塊材料可為Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其組合，具有視情況選用之焊劑溶液。舉例而言，凸塊材料可為共晶Sn/Pb、高鉛焊料或無鉛焊料。使用合適附接或接合製程將凸塊材料接合至導電層112。在一個具體實例中，藉由將材料加熱超過其熔點來回焊凸塊材料以形成球或凸塊114。在一個具體實例中，凸塊114形成於具有潤濕層、障壁層及黏著層之凸塊下金屬化物（under bump metallization；UBM）上方。凸塊114亦可壓縮接合或熱壓縮接合至導電層112。凸塊114表示可形成於導電層112上方之一種類型之互連結構。互連結構亦可使用接合線、導電膏、柱形凸塊、微型凸塊或其他電互連件。
在圖1c中，使用鋸片或雷射切割工具118經由鋸切道106將半導體晶圓100單體化成個別半導體晶粒104。可檢測及電測試個別半導體晶粒104以用於良裸晶粒或單元（known good die or unit；KGD/KGU）後單體化之識別。
圖2a至圖2j說明形成與晶粒上薄膜（film over die；FOD）材料附接之選擇性屏蔽的過程。圖2a展示包括導電層122及絕緣層124之多層互連基板120之橫截面視圖。導電層122可為Al、Cu、Sn、Ni、Au、Ag或其他合適導電材料之一或多層。導電層122提供跨基板120之水平電互連件，及基板120之頂部表面126與底部表面128之間的垂直電互連件。導電層122之部分可取決於半導體晶粒104及其他電性構件之設計及功能而為電共用或電隔離的。絕緣層124含有二氧化矽（SiO2）、氮化矽（Si3N4）、氮氧化矽（SiON）、五氧化鉭（Ta2O5）、氧化鋁（Al2O3）、阻焊劑（solder resist）、聚醯亞胺（polyimide）、苯環丁烯（BCB）、聚苯并唑（PBO）或具有類似絕緣及結構屬性之其他材料的一或多層。絕緣層124提供導電層122之間的隔離。
在圖2b中，將複數個電性構件130a至130e安裝至互連基板120之表面126且電及機械連接至導電層122。電性構件130a至130e使用取放操作各自定位於基板120上方。舉例而言，電性構件130a可類似於來自圖1c之半導體晶粒104，其中主動表面110及凸塊114朝向基板120之表面126定向。電性構件130b及130d可類似於半導體晶粒104，但可能具有不同形式及功能，其中主動表面110及凸塊114朝向基板120之表面126定向。電性構件130c及130e可為離散裝置，其中外部導電端子132朝向基板120之表面126定向。替代地，電性構件130a至130e可包括其他半導體晶粒、半導體封裝、表面安裝裝置、RF構件、離散電子裝置或IPD，諸如電阻器、電容器及電感器。圖2c說明電及機械連接至基板120之導電層122及絕緣層124的電性構件130a至130e。
在圖2d中，使用取放操作將電性構件140定位於基板120上方之電性構件130d至130e上方。電性構件140可類似於來自圖1c之半導體晶粒104，但可能具有不同形式及功能，其中主動表面141及接觸襯墊142遠離基板120之表面126定向。替代地，電性構件140可包括其他半導體晶粒、半導體封裝、表面安裝裝置、RF構件、離散電子裝置或IPD，諸如電阻器、電容器及電感器。FOD材料144形成或沈積於電性構件140之後表面146上且朝向電性構件130d至130e定向。FOD材料144可為可穿透薄膜、聚合物、環氧樹脂、丙烯醯基類B-階段材料或具有可穿透屬性之其他類似材料。FOD材料144藉由力F1按壓在電性構件130d至130e上方，以覆蓋或圍封FOD材料內之構件，如圖2e中所展示。FOD材料144在電性構件140與電性構件130d至130e之間提供附接點以用於機械及結構支撐。
替代地，FOD材料144形成或沈積於電性構件130d至130e上方，且接著將電性構件140按壓至FOD材料上以覆蓋或圍封FOD材料內之構件。
接合線148形成於電性構件140之主動表面141上的接觸襯墊142與互連基板120上之導電層122之間。接合線148提供電性構件140與互連基板120之間的電互連。
電性構件130a至130e可含有易受EMI、RFI、諧波失真及裝置間干擾影響或產生EMI、RFI、諧波失真及裝置間干擾之IPD。舉例而言，含於電性構件130a至130e內之IPD提供針對諸如共振器、高通濾波器、低通濾波器、帶通濾波器、對稱Hi-Q共振轉換器及調諧電容器之高頻應用所需的電特性。在另一具體實例中，電性構件130a至130e含有以高頻切換之數位電路，此可能干擾SIP模組之操作。
在圖2e中，電磁屏蔽層150定位於電性構件130d至130e、140及互連基板120之表面126上方。屏蔽層150可為Al、Cu、Sn、Ni、Au、Ag或其他合適導電材料之一或多層。替代地，屏蔽層150可為羰基鐵、不鏽鋼、鎳銀合金、低碳鋼、矽鐵鋼、箔、導電樹脂、碳黑（carbon-black）、鋁片及能夠減少或抑制EMI、RFI及其他裝置間干擾之效應的其他金屬及複合物。FOD材料152形成或沈積於屏蔽層150之表面154上且朝向電性構件130d至130e及140定向。FOD材料152可為可穿透薄膜、聚合物、環氧樹脂、丙烯醯基類B-階段材料（acryl-based B-stage material）或具有可穿透屬性之其他類似材料。
圖2f說明經隔離之基板120、電性構件130d至130e、FOD材料144、電性構件140、接合線148、屏蔽層150及FOD材料152的另外細節。FOD材料152藉由力F2按壓在從電性構件140延伸之接合線148上方，以覆蓋或圍封FOD材料內之接合線。FOD材料152在屏蔽層150與電性構件140之表面141及接合線148之間提供附接點以用於機械及結構支撐，從而用於屏蔽層之選擇性置放。亦即，屏蔽層150可置放於任何所要或所選位置中，且利用FOD材料附接至鄰近構件。在此情況下，作為鄰近構件之電性構件140及接合線148可用作使用FOD材料152之屏蔽層150的附接或錨定點。屏蔽層150可略微延伸超出與基板120之對準，如由虛線149所展示。
圖2g說明按壓在從電性構件140延伸之接合線148上方以覆蓋或圍封FOD材料152內之接合線的屏蔽層150。圖2h說明經隔離之基板120、電性構件130d至130e、FOD材料144、電性構件140、接合線148、屏蔽層150及FOD材料152的另外細節。再次，將FOD材料152按壓在從電性構件140延伸之接合線148上方以覆蓋或圍封FOD材料內之接合線。FOD材料152設置於屏蔽層150與電性構件140及接合線148之間以提供附接以及機械及結構支撐，以用於屏蔽層之選擇性置放。
替代地，FOD材料152形成或沈積於電性構件140及接合線148上方，且接著將屏蔽層150按壓至FOD材料上以覆蓋或圍封FOD材料內之構件。
在圖2i中，使用膏列印、壓縮模製、轉移模製、液體密封體模製、真空層壓、旋轉塗佈或其他合適之塗覆器將密封體或模製化合物160沈積於基板120上之電性構件130a至130e上方及周圍。密封體160可為聚合物複合材料，諸如具有填充劑之環氧樹脂、具有填充劑之環氧丙烯酸酯或具有適當填充劑之聚合物。密封體160為不導電的，提供結構支撐，且環境上保護半導體裝置免受外部元件及污染物影響。
在一些情況下，屏蔽層150可延伸超出密封體160，如圖2i中所展示。藉由鋸片或雷射切割工具161使封裝單體化以移除屏蔽層150之過多部分，從而在單體化後使屏蔽層從密封體160暴露。
在圖2j中，藉由保形地塗覆屏蔽材料而在密封體160之表面163上方形成或設置電磁屏蔽層162。屏蔽層162可為Al、Cu、Sn、Ni、Au、Ag或其他合適導電材料之一或多層。替代地，屏蔽層162可為羰基鐵、不鏽鋼、鎳銀合金、低碳鋼、矽鐵鋼、箔、導電樹脂、碳黑、鋁片及能夠減少或抑制EMI、RFI及其他裝置間干擾之效應的其他金屬及複合物。屏蔽層162接觸屏蔽層150之從密封體160暴露的部分。另外，屏蔽層162覆蓋密封體160之側表面164以及互連基板120之側表面166以與導電層122進行接地連接。電性構件130a至130e（如安裝至互連基板120且由密封體160及屏蔽層162覆蓋）構成SIP模組168。
SIP模組168包括針對小尺寸及低高度進行高度整合且在高時鐘頻率下操作之高速數位及RF電性構件130a至130e。FOD材料152提供高密度選擇性屏蔽結構（亦即，屏蔽層150）之附接。藉由利用FOD材料152附接或固定屏蔽層150，可出於其預期目的將屏蔽層置放於最佳位置中，而無需考慮構件間距以支撐屏蔽層，如背景技術中所描述。由FOD材料152提供用於屏蔽層150之選擇性置放的機械及結構支撐。屏蔽層150可置放於任何所要或所選位置中，且利用FOD材料附接至鄰近構件。在此情況下，作為鄰近構件之電性構件140及接合線148可用作屏蔽層150之附接或錨定點。電磁屏蔽層150及162減少或抑制EMI、RFI及其他裝置間干擾（例如，如由高速數位裝置輻射），以免影響SIP模組168內或鄰近於該SIP模組之相鄰裝置。
在另一具體實例中，從圖2g繼續，電磁屏蔽層170定位於屏蔽層150、電性構件130d至130e、140及互連基板120之表面126上方。在圖3中，屏蔽層170可為Al、Cu、Sn、Ni、Au、Ag或其他合適導電材料之一或多層。替代地，屏蔽層170可為羰基鐵、不鏽鋼、鎳銀合金、低碳鋼、矽鐵鋼、箔、導電樹脂、碳黑、鋁片及能夠減少或抑制EMI、RFI及其他裝置間干擾之效應的其他金屬及複合物。FOD材料172形成或沈積於屏蔽層170之表面上且朝向屏蔽層150以及電性構件130d至130e及140定向。FOD材料172可為可穿透薄膜、聚合物、環氧樹脂、丙烯醯基類B-階段材料或具有可穿透屬性之其他類似材料。在FOD材料172之引導下，將屏蔽層170按壓至屏蔽層150上。FOD材料172設置於屏蔽層170與屏蔽層150之間以提供附接以及機械及結構支撐，以用於屏蔽層之選擇性置放。作為鄰近構件之屏蔽層150可用作使用FOD材料172之屏蔽層170的附接或錨定點。
替代地，FOD材料172形成或沈積於屏蔽層150上方，且接著將屏蔽層170按壓至FOD材料上。
使用膏列印、壓縮模製、轉移模製、液體密封體模製、真空層壓、旋轉塗佈或其他合適之塗覆器將密封體或模製化合物174沈積於基板120上之電性構件130a至130e上方及周圍。密封體174可為聚合物複合材料，諸如具有填充劑之環氧樹脂、具有填充劑之環氧丙烯酸酯或具有適當填充劑之聚合物。密封體174為不導電的，提供結構支撐，且環境上保護半導體裝置免受外部元件及污染物影響。類似於圖2i，使屏蔽層150及170之延伸超出密封體174之任何部分單體化。在單體化後，屏蔽層150及170從密封體174暴露。
藉由保形地塗覆屏蔽材料而在密封體174之表面175上方形成或設置電磁屏蔽層176。屏蔽層176可為Al、Cu、Sn、Ni、Au、Ag或其他合適導電材料之一或多層。替代地，屏蔽層176可為羰基鐵、不鏽鋼、鎳銀合金、低碳鋼、矽鐵鋼、箔、導電樹脂、碳黑、鋁片及能夠減少或抑制EMI、RFI及其他裝置間干擾之效應的其他金屬及複合物。屏蔽層176接觸屏蔽層150及170之從密封體174暴露的部分。另外，屏蔽層176覆蓋密封體174之側表面177以及互連基板120之側表面179。電性構件130a至130e（如安裝至互連基板120且由密封體174及屏蔽層176覆蓋）構成SIP模組178。
SIP模組178包括針對小尺寸及低高度進行高度整合且在高時鐘頻率下操作之高速數位及RF電性構件130a至130e。FOD材料152及172提供高密度選擇性屏蔽結構（亦即，屏蔽層150及170）之附接。藉由利用FOD材料152及172附接或固定屏蔽層150及170，可出於其預期目的將屏蔽層置放於最佳位置中，而無需考慮構件間距以支撐屏蔽層，如背景技術中所描述。由FOD材料152及172提供用於屏蔽層150及170之選擇性置放的機械及結構支撐。屏蔽層可置放於任何所要或所選位置中，且利用FOD材料附接至鄰近構件。在此情況下，作為鄰近構件之電性構件140及接合線148可用作使用FOD材料152之屏蔽層150的附接或錨定點。另外，作為鄰近構件之屏蔽層150可用作使用FOD材料172之屏蔽層170的附接或錨定點。電磁屏蔽層150、170及176減少或抑制EMI、RFI及其他裝置間干擾（例如，如由高速數位裝置輻射），以免影響SIP模組178內或鄰近於該SIP模組之相鄰裝置。
在另一具體實例中，從圖2c繼續，使用取放操作將電性構件180定位於基板120上方之電性構件130a上方，如圖4a中所展示。電性構件180可類似於來自圖1c之半導體晶粒104，但可能具有不同形式及功能，其中主動表面181及接觸襯墊182遠離基板120之表面126定向。替代地，電性構件180可包括其他半導體晶粒、半導體封裝、表面安裝裝置、RF構件、離散電子裝置或IPD，諸如電阻器、電容器及電感器。FOD材料184形成或沈積於電性構件180之後表面186上且朝向電性構件130a定向。FOD材料184可為可穿透薄膜、聚合物、環氧樹脂、丙烯醯基類B-階段材料或具有可穿透屬性之其他類似材料。FOD材料184藉由力F3按壓在電性構件130a上方，以覆蓋或圍封FOD材料內之構件，如圖4b中所展示。FOD材料184在電性構件180與電性構件130a之間提供附接點以用於機械及結構支撐。
接合線188形成於電性構件180之主動表面181上的接觸襯墊182與互連基板120上之導電層122之間。接合線188提供電性構件180與互連基板120之間的電互連。
電性構件140、FOD材料144、屏蔽層150及FOD材料152遵循如圖2d至圖2j中所描述之過程。在圖式中，向具有類似功能之構件指派相同參考編號。
替代地，FOD材料184形成或沈積於電性構件130a上方，且接著將電性構件180按壓至FOD材料上。
在圖4c中，電磁屏蔽層190定位於電性構件130a、180及互連基板120之表面126上方。屏蔽層190包括水平部分190a及垂直部分190b。屏蔽層190可為Al、Cu、Sn、Ni、Au、Ag或其他合適導電材料之一或多層。替代地，屏蔽層190可為羰基鐵、不鏽鋼、鎳銀合金、低碳鋼、矽鐵鋼、箔、導電樹脂、碳黑、鋁片及能夠減少或抑制EMI、RFI及其他裝置間干擾之效應的其他金屬及複合物。屏蔽層190b沿著電性構件180之側表面且沿著電性構件130a之側表面垂直地延伸。FOD材料192形成或沈積於屏蔽層190a之表面上且朝向電性構件130a及180定向。FOD材料192可為可穿透薄膜、聚合物、環氧樹脂、丙烯醯基類B-階段材料或具有可穿透屬性之其他類似材料。FOD材料192藉由力f4按壓在從電性構件180延伸之接合線188上方，以覆蓋或圍封FOD材料內之接合線。FOD材料192在屏蔽層190與電性構件180之表面181及接合線188之間提供附接點以用於機械及結構支撐，從而用於屏蔽層之選擇性置放。在此情況下，作為鄰近構件之電性構件180及接合線188可用作使用FOD材料192之屏蔽層190的附接或錨定點。
圖4d說明按壓在從電性構件180延伸之接合線188上方以覆蓋或圍封FOD材料192內之接合線的屏蔽層190a。在一種情況下，屏蔽層190b在基板120附近停止。FOD材料192設置於屏蔽層190與電性構件180及接合線188之間以提供附接及機械及結構支撐，以用於屏蔽層之選擇性置放。
替代地，FOD材料192形成或沈積於電性構件180及接合線188上方，且接著將屏蔽層190按壓至FOD材料上。
電磁屏蔽層194定位於屏蔽層150上方。屏蔽層194可為Al、Cu、Sn、Ni、Au、Ag或其他合適導電材料之一或多層。替代地，屏蔽層194可為羰基鐵、不鏽鋼、鎳銀合金、低碳鋼、矽鐵鋼、箔、導電樹脂、碳黑、鋁片及能夠減少或抑制EMI、RFI及其他裝置間干擾之效應的其他金屬及複合物。FOD材料196形成或沈積於屏蔽層194之表面上且朝向屏蔽層150定向。FOD材料196可為可穿透薄膜、聚合物、環氧樹脂、丙烯醯基類B-階段材料或具有可穿透屬性之其他類似材料。將FOD材料196按壓在屏蔽層150之表面上方。FOD材料196在屏蔽層194與屏蔽層150之間提供附接點以用於機械及結構支撐，從而用於屏蔽層之選擇性置放。在此情況下，作為鄰近構件之屏蔽層150可用作使用FOD材料196之屏蔽層194的附接或錨定點。
在圖4e中，使用膏列印、壓縮模製、轉移模製、液體密封體模製、真空層壓、旋轉塗佈或其他合適之塗覆器將密封體或模製化合物200沈積於基板120上之電性構件130a至130e上方及周圍。密封體200可為聚合物複合材料，諸如具有填充劑之環氧樹脂、具有填充劑之環氧丙烯酸酯或具有適當填充劑之聚合物。密封體200為不導電的，提供結構支撐，且環境上保護半導體裝置免受外部元件及污染物影響。類似於圖2i，使屏蔽層150、190及194之延伸超出密封體200之任何部分單體化。在單體化後，屏蔽層150、190及194從密封體200暴露。
藉由保形地塗覆屏蔽材料而在密封體200之表面203上方形成或設置電磁屏蔽層202。屏蔽層202可為Al、Cu、Sn、Ni、Au、Ag或其他合適導電材料之一或多層。替代地，屏蔽層202可為羰基鐵、不鏽鋼、鎳銀合金、低碳鋼、矽鐵鋼、箔、導電樹脂、碳黑、鋁片及能夠減少或抑制EMI、RFI及其他裝置間干擾之效應的其他金屬及複合物。另外，屏蔽層202覆蓋密封體200之側表面204以及互連基板120之側表面206。電性構件130a至130e（如安裝至互連基板120且由密封體200及屏蔽層202覆蓋）構成SIP模組208。
在另一具體實例中，從圖4c繼續，將屏蔽層190a按壓在從電性構件180延伸之接合線188上方以覆蓋或圍封FOD材料192內之接合線，如圖4f中所展示。屏蔽層190b接觸基板120與導電層122進行接地連接。FOD材料192設置於屏蔽層190與電性構件180及接合線188之間以提供附接及機械及結構支撐，以用於屏蔽層之選擇性置放。
在圖4g中，使用膏列印、壓縮模製、轉移模製、液體密封體模製、真空層壓、旋轉塗佈或其他合適之塗覆器將密封體或模製化合物210沈積於基板120上之電性構件130a至130e上方及周圍。密封體210可為聚合物複合材料，諸如具有填充劑之環氧樹脂、具有填充劑之環氧丙烯酸酯或具有適當填充劑之聚合物。密封體210為不導電的，提供結構支撐，且環境上保護半導體裝置免受外部元件及污染物影響。類似於圖2i，使屏蔽層150及194之延伸超出密封體210之任何部分單體化。在單體化後，屏蔽層150及194從密封體210暴露。
圖4h展示具有基板120、密封體210以及密封體內之屏蔽層150、190及194的封裝之透視圖。屏蔽層190b可具有窗口或開口214。圖4i展示藉由開口214隔離之屏蔽層190b。
在圖4j中，藉由保形地塗覆屏蔽材料而在密封體210之表面218上方形成或設置電磁屏蔽層216。屏蔽層216可為Al、Cu、Sn、Ni、Au、Ag或其他合適導電材料之一或多層。替代地，屏蔽層216可為羰基鐵、不鏽鋼、鎳銀合金、低碳鋼、矽鐵鋼、箔、導電樹脂、碳黑、鋁片及能夠減少或抑制EMI、RFI及其他裝置間干擾之效應的其他金屬及複合物。另外，屏蔽層216覆蓋密封體210之側表面220以及互連基板120之側表面222。電性構件130a至130e（如安裝至互連基板120且由密封體210及屏蔽層202覆蓋）構成SIP模組228。
SIP模組208、228包括針對小尺寸及低高度進行高度整合且在高時鐘頻率下操作之高速數位及RF電性構件130a至130e。FOD材料192提供高密度選擇性屏蔽結構（亦即，屏蔽層190）之附接。FOD材料152提供高密度選擇性屏蔽結構（亦即，屏蔽層150）之附接。藉由利用FOD材料152及192附接或固定屏蔽層150及190，可出於其預期目的將屏蔽層置放於最佳位置中，而無需考慮構件間距以支撐屏蔽層，如背景技術中所描述。由FOD材料152及192提供用於屏蔽層150及190之選擇性置放的機械及結構支撐。屏蔽層可置放於任何所要或所選位置中，且利用FOD材料附接至鄰近構件。在此情況下，作為鄰近構件之電性構件180及接合線188可用作使用FOD材料192之屏蔽層190的附接或錨定點。以類似方式，作為鄰近構件之屏蔽層150可用作使用FOD材料196之屏蔽層194的附接或錨定點。電磁屏蔽層150、192、196、212及216減少或抑制EMI、RFI及其他裝置間干擾（例如，如由高速數位裝置輻射），以免影響SIP模組208、228內或鄰近於該等SIP模組之相鄰裝置。
在另一具體實例中，從圖2g繼續，將密封體或模製化合物160沈積於基板120上之電性構件130a至130e上方及周圍。在圖5中，使用膏列印、壓縮模製、轉移模製、液體密封體模製、真空層壓、旋轉塗佈或其他合適之塗覆器將第二密封體或模製化合物230沈積於密封體160上方。密封體230可為聚合物複合材料，諸如具有填充劑之環氧樹脂、具有填充劑之環氧丙烯酸酯或具有適當填充劑之聚合物。密封體230為不導電的，提供結構支撐，且環境上保護半導體裝置免受外部元件及污染物影響。類似於圖2i，使屏蔽層150之延伸超出密封體160之任何部分單體化。在單體化後，屏蔽層150從密封體160暴露。
藉由保形地塗覆屏蔽材料而在密封體230之表面234上方形成或設置電磁屏蔽層232。屏蔽層232可為Al、Cu、Sn、Ni、Au、Ag或其他合適導電材料之一或多層。替代地，屏蔽層232可為羰基鐵、不鏽鋼、鎳銀合金、低碳鋼、矽鐵鋼、箔、導電樹脂、碳黑、鋁片及能夠減少或抑制EMI、RFI及其他裝置間干擾之效應的其他金屬及複合物。屏蔽層232接觸屏蔽層150之從密封體160暴露的部分。另外，屏蔽層232覆蓋密封體230之側表面236及密封體160之側表面238，以及互連基板120之側表面240。電性構件130a至130e（如安裝至互連基板120且由密封體160、210及屏蔽層232覆蓋）構成SIP模組250。
SIP模組250包括針對小尺寸及低高度進行高度整合且在高時鐘頻率下操作之高速數位及RF電性構件130a至130e。FOD材料152提供高密度選擇性屏蔽結構（亦即，屏蔽層150）之附接。藉由利用FOD材料152附接或固定屏蔽層150，可出於其預期目的將屏蔽層置放於最佳位置中，而無需考慮構件間距以支撐屏蔽層，如背景技術中所描述。由FOD材料152提供用於屏蔽層150之選擇性置放的機械及結構支撐。電磁屏蔽層150及232減少或抑制EMI、RFI及其他裝置間干擾（例如，如由高速數位裝置輻射），以免影響SIP模組250內或鄰近於該SIP模組之相鄰裝置。
圖6說明具有晶片載體基板或PCB 302之電子裝置300，其中多個半導體封裝安裝於PCB 302之表面上，該複數個半導體封裝包括SIP模組168、178、208、228及250。取決於應用，電子裝置300可具有一種類型之半導體封裝或多種類型之半導體封裝。
電子裝置300可為使用半導體封裝執行一或多個電功能之獨立系統。替代地，電子裝置300可為較大系統之子構件。舉例而言，電子裝置300可為平板電腦、蜂巢式電話、數位攝影機、通信系統或其他電子裝置之部分。替代地，電子裝置300可為圖形卡、網路介面卡或可插入至電腦中之另一信號處理卡。半導體封裝可包括微處理器、記憶體、ASIC、邏輯電路、類比電路、RF電路、離散裝置或其他半導體晶粒或電性構件。小型化及輕量化為市場所接受之產品所必需的。可減小半導體裝置之間的距離以達成較高密度。
在圖6中，PCB 302提供通用基板以用於安裝於PCB上之半導體封裝的結構支撐及電互連。使用蒸鍍、電解電鍍、無電極電鍍、網版列印或其他合適之金屬沈積製程在PCB 302之表面上方或層內形成導電信號跡線304。信號跡線304提供半導體封裝、所安裝之構件及其他外部系統構件中之各者之間的電連通。跡線304亦向半導體封裝中之各者提供電力及接地連接。
在一些具體實例中，半導體裝置具有兩個封裝層級。第一層級封裝為用於將半導體晶粒機械及電附接至中間基板之技術。第二層級封裝涉及將中間基板機械及電附接至PCB。在其他具體實例中，半導體裝置可僅具有第一層級封裝，其中晶粒以機械方式及以電氣方式直接安裝至PCB。 出於說明之目的，包括接合線封裝306及倒裝晶片308之若干類型的第一層級封裝展示於PCB 302上。另外，包括球柵陣列封裝（ball grid array；BGA）310、凸塊晶片載體（bump chip carrier；BCC）312、平面柵格陣列（land grid array；LGA）316、多晶片模組（multi-chip module；MCM）或SIP模組318、四邊扁平無引線封裝（quad flat non-leaded package；QFN）320、四邊扁平封裝322、嵌入式晶圓級球柵陣列封裝（embedded wafer level ball grid array；eWLB）324及晶圓級晶片尺度封裝（wafer level chip scale package；WLCSP）326之若干類型的第二層級封裝展示為安裝於PCB 302上。在一個具體實例中，eWLB 324為扇出晶圓級封裝（fan-out wafer level package；Fo-WLP）且WLCSP 326為扇入晶圓級封裝（fan-in wafer level package；Fi-WLP）。視系統要求而定，經組態具有第一及第二層級封裝式樣以及其他電性構件之任何組合的半導體封裝之任何組合可連接至PCB 302。在一些具體實例中，電子裝置300包括單一附接之半導體封裝，而其他具體實例需要多個互連之封裝。藉由在單一基板上方組合一或多個半導體封裝，製造商可將預製構件併入至電子裝置及系統中。由於半導體封裝包括複雜功能性，因此可使用較不昂貴構件及流線型的製造製程來製造電子裝置。所得裝置不大可能發生故障且製造起來不太昂貴，由此降低了消費者成本。
儘管已詳細說明本發明之一或多個具體實例，但所屬技術領域中具通常知識者將瞭解，可在不脫離如以下申請專利範圍表中所闡述之本發明之範圍的情況下對所述具體實例作出修改及調適。
100:半導體晶圓 102:基底基板材料 104:半導體晶粒/構件 106:鋸切道 108:非主動表面 110:主動表面 112:導電層 114:凸塊 120:基板 122:導電層 124:絕緣層 126:表面 128:底部表面 130a:電性構件 130b:電性構件 130c:電性構件 130d:電性構件 130e:電性構件 132:外部導電端子 140:電性構件 141:主動表面 142:接觸襯墊 144:FOD材料 146:後表面 148:接合線 149:虛線 150:電磁屏蔽層 152:FOD材料 154:表面 160:密封體/模製化合物 161:雷射切割工具 162:電磁屏蔽層 163:表面 164:側表面 166:側表面 168:SIP模組 170:電磁屏蔽層 172:FOD材料 174:密封體/模製化合物 175:表面 176:電磁屏蔽層 177:側表面 178:SIP模組 179:側表面 180:電性構件 181:表面 182:接觸襯墊 184:FOD材料 186:後表面 188:接合線 190:電磁屏蔽層 190a:屏蔽層/水平部分 190b:屏蔽層/垂直部分 192:FOD材料 194:電磁屏蔽層 196:FOD材料 200:密封體/模製化合物 202:電磁屏蔽層 203:表面 204:側表面 206:側表面 208:SIP模組 210:密封體/模製化合物 214:開口 216:電磁屏蔽層 218:表面 220:側表面 222:側表面 228:SIP模組 230:第二密封體/模製化合物 232:電磁屏蔽層 234:表面 236:側表面 238:側表面 240:側表面 250:SIP模組 300:電子裝置 302:PCB 304:導電信號跡線 306:接合線封裝 308:倒裝晶片 310:BGA 312:BCC 316:LGA 318:SIP模組/MCM 320:QFN 324:eWLB 326:WLCSP F1:力 F2:力 F3:力 F4:力
[圖1a]至[圖1c]說明具有藉由鋸切道分離之複數個半導體晶粒的半導體晶圓； [圖2a]至[圖2j]說明利用FOD材料之選擇性屏蔽的過程； [圖3]說明利用FOD材料之替代選擇性屏蔽； [圖4a]至[圖4j]說明利用FOD材料之另外選擇性屏蔽； [圖5]說明利用FOD材料之替代選擇性屏蔽；且 [圖6]說明具有安裝至PCB之表面的不同類型之封裝的印刷電路板（printed circuit board；PCB）。
104:半導體晶粒/構件
112:導電層
120:基板
122:導電層
124:絕緣層
126:表面
128:底部表面
130a:電性構件
130b:電性構件
130c:電性構件
130d:電性構件
130e:電性構件
140:電性構件
141:主動表面
142:接觸襯墊
150:電磁屏蔽層
152:FOD材料
180:電性構件
181:表面
182:接觸襯墊
184:FOD材料
188:接合線
190:電磁屏蔽層
190a:水平部分/遮蔽層
190b:屏蔽層/垂直部分
192:FOD材料
210:密封體/模製化合物
216:電磁屏蔽層
218:表面
220:側表面
222:側表面
228:SIP模組

Claims (15)

  1. 一種半導體裝置，其包含： 基板； 第一電性構件，其設置於該基板上方； 第一屏蔽層，其設置於該第一電性構件上方；及 第一膜材料，其設置於該第一電性構件與該第一屏蔽層之間以用於該第一屏蔽層之附接。
  2. 如請求項1之半導體裝置，其進一步包括： 第二電性構件，其設置於該基板上方；及 第二屏蔽層，其設置於該第二電性構件上方；及 第二膜材料，其設置於該第二電性構件與該第二屏蔽層之間。
  3. 如請求項1之半導體裝置，其進一步包括： 第二屏蔽層，其設置於該第一屏蔽層上方；及 第二膜材料，其設置於該第一屏蔽層與該第二屏蔽層之間。
  4. 如請求項1之半導體裝置，其進一步包括設置於該第一電性構件與基板之間的第二膜材料。
  5. 一種半導體裝置，其包含： 第一構件； 第一屏蔽層，其設置於該第一構件上方；及 第一膜材料，其設置於該第一構件與該第一屏蔽層之間。
  6. 如請求項5之半導體裝置，其進一步包括： 第二構件； 第二屏蔽層，其設置於該第二構件上方；及 第二膜材料，其設置於該第二構件與該第二屏蔽層之間。
  7. 如請求項5之半導體裝置，其進一步包括： 第二屏蔽層，其設置於該第一屏蔽層上方；及 第二膜材料，其設置於該第一屏蔽層與該第二屏蔽層之間。
  8. 如請求項5之半導體裝置，其進一步包括： 基板，其中該第一構件設置於該基板上方；及 第二膜材料，其設置於該第一構件與基板之間。
  9. 如請求項5之半導體裝置，其進一步包括沈積於該第一構件上方之第一密封體。
  10. 一種製備一半導體裝置之方法，其包含： 提供第一構件； 將第一屏蔽層設置於該第一構件上方；及 將第一膜材料設置於該第一構件與該第一屏蔽層之間。
  11. 如請求項10之方法，其進一步包括： 提供第二構件； 將第二屏蔽層設置於該第二構件上方；及 將第二膜材料設置於該第二構件與該第二屏蔽層之間。
  12. 如請求項10之方法，其進一步包括： 將第二屏蔽層設置於該第一屏蔽層上方；及 將第二膜材料設置於該第一屏蔽層與該第二屏蔽層之間。
  13. 如請求項10之方法，其進一步包括： 提供基板，其中該第一構件設置於該基板上方；及 將第二膜材料設置於該第一構件與該基板之間。
  14. 如請求項10之方法，其進一步包括將密封體沈積於該第一構件上方。
  15. 如請求項14之方法，其進一步包括在該密封體上方形成第二屏蔽層。
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