KR20240009340A - 전기 커넥터의 오염을 피하기 위한 2개 단계의 공정에서 emi 차폐 재료를 형성하는 반도체 디바이스 및 그 방법 - Google Patents

전기 커넥터의 오염을 피하기 위한 2개 단계의 공정에서 emi 차폐 재료를 형성하는 반도체 디바이스 및 그 방법 Download PDF

Info

Publication number
KR20240009340A
KR20240009340A KR1020230074568A KR20230074568A KR20240009340A KR 20240009340 A KR20240009340 A KR 20240009340A KR 1020230074568 A KR1020230074568 A KR 1020230074568A KR 20230074568 A KR20230074568 A KR 20230074568A KR 20240009340 A KR20240009340 A KR 20240009340A
Authority
KR
South Korea
Prior art keywords
shielding material
substrate
electrical connector
electrical
semiconductor device
Prior art date
Application number
KR1020230074568A
Other languages
English (en)
Inventor
장오 김
진희 정
오민 권
Original Assignee
스태츠 칩팩 피티이. 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스태츠 칩팩 피티이. 엘티디. filed Critical 스태츠 칩팩 피티이. 엘티디.
Publication of KR20240009340A publication Critical patent/KR20240009340A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/041—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction having no base used as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

반도체 디바이스는 기판 및 기판 위에 적층된 봉지재를 가지고 있다. 봉지재 외부의 기판 위에는 전기 커넥터가 배치된다. 기판 위에는 안테나가 형성될 수 있다. 제1 차폐 재료로 전기 커넥터를 커버하지 않은 봉합재의 일부 영역 위에 제1 차폐 재료가 배치된다. 제1 차폐 재료는 다이렉트 제트 프린터를 사용하여 봉지재의 일부분 및 기판 부분 위에 배치된다. 전기 커넥터 위에는 커버가 배치된다. 제2 차폐 재료가 전기 커넥터에 도달하는 것을 방지하기 위해 봉지재 위에 제2 차폐 재료가 배치된다. 상기 제2 차폐 재료는 상기 제1 차폐 재료와 중첩되고, 봉지재의 측면과 기판의 측면을 커버한다. 커버를 제거하여 차폐 재료가 없는 전기 커넥터를 노출시킨다.

Description

전기 커넥터의 오염을 피하기 위한 2개 단계의 공정에서 EMI 차폐 재료를 형성하는 반도체 디바이스 및 그 방법 {SEMICONDUCTOR DEVICE AND METHOD OF FORMING EMI SHIELDING MATERIAL IN TWO-STEP PROCESS TO AVOID CONTAMINATING ELECTRICAL CONNECTOR}
본 발명은 일반적으로 반도체 디바이스에 관한 것이며, 특정적으로는 전기 커넥터 오염을 피하기 위해 2개 단계의 공정에서 전자기간섭(EMI) 차폐 재료(shielding material)를 형성하는 반도체 디바이스 및 그 반도체 디바이스를 제조하는 방법에 관한 것이다.
반도체 디바이스는 현대 전자제품에서 흔히 볼 수 있는 것이다. 반도체 디바이스는 신호 처리, 고속 계산, 전자기 신호의 송수신, 전자장치 제어, 광전(photo-electric), 텔레비전 디스플레이를 위한 시각적 이미지 생성 등과 같은 다양한 기능을 수행하는 것이다. 반도체 디바이스는 통신, 전력 변환, 네트워크, 컴퓨터, 엔터테인먼트 및 소비자 제품의 분야에서 찾아볼 수 있다. 반도체 디바이스는 또한 군사용 용도, 항공, 자동차, 산업용 컨트롤러 및 사무용 장비에서도 사용되는 것이다.
반도체 디바이스는 특히 RF(radio frequency) 무선 통신과 같은 고주파 용도에서는 종종 하나 이상의 집적 패시브 디바이스(IPD)를 포함하여 필요한 전기적 기능을 수행한다. 다수의 반도체 다이와 IPD(integrated passive devices)를 SiP 모듈에 통합하여, 작은 공간에서 높은 밀도를 실현하고, 확장된 전기적 기능을 제공할 수 있다. SIP 모듈 내부에서, 반도체 다이와 IPD는 구조적 지지 및 전기적 상호 연결을 위해 기판 위에 배치된다. 봉지재는 반도체 다이, IPD 및 기판 위에 적층(deposit) 된다. 전기 커넥터는 전기 구성요소와 외부 디바이스 사이의 전기 통신을 위해 기판 위에 배치된다. SIP 모듈은 봉지재가 전기 커넥터까지 확장되지 않게 부분적으로 성형된다. 전기 커넥터는 기판에 자립적으로(freestanding) 위치한다.
SIP 모듈에는 소형의 낮은 높이로 고 집적되고 높은 클록 주파수로 작동하는 고속 디지털 및 RF 전기 구성요소가 포함되어 있다. 전자기 차폐 재료는 일반적으로 봉지재 위에 등각(conformal)으로 적용된다. 전자기 차폐층은 예를 들어 고속 디지털 디바이스에서 방사되어 SIP 모듈 내부 또는 인접한 이웃 디바이스에 영향을 미치는 EMI(electromagnetic interference), RFI 및 다른 디바이스 간 간섭(inter-device interference)을 감소시키거나 억제한다.
그러나 전기 커넥터는 결함(failure)을 피하기 위해 스프리어스(spurious) 차폐 재료가 없게 유지하는 것이 중요하다. EMI 차폐 재료의 등각 적용은 부분적으로 성형된 디바이스에 대해, 특히 자립형 전기 커넥터와 관련하여서는 제어하기가 어렵다. 등각 차폐 재료는 전기 커넥터 주위의 공간으로 쉽게 침입하여 커넥터의 접점 부분에 침투하여서 전기 단락을 일으키거나 커넥터와 결합을 할 때 불연속성을 초래할 수 있다. 차폐 재료를 형성하는 동안, 전기 커넥터를 마스킹하거나 테이프를 붙이기 위한 시도가 있었다. 그러나 일부 적용에서는 구성요소의 간격이 좁아서 마스크와 테이프가 전기 커넥터를 신뢰할 수 있게 격리하는 것이 어려울 수 있고, 경우에 따라서는 전기 커넥터를 손상시킬 수도 있다.
도 1a 내지 도 1c는 톱 스트리트에 의해 분리된 복수의 반도체 다이를 갖는 반도체 웨이퍼를 예시한 도면이다.
도 2a 내지 도 2d는 SiP 모듈을 형성하는 공정을 예시한 도면이다.
도 3a 내지 도 3d는 AoP 모듈을 형성하는 공정을 예시한 도면이다.
도 4는 웨이퍼로서 SIP 모듈과 RF 안테나 기판의 조합을 예시한 도면이다.
도 5a 내지 도 5h는 2개 단계의 공정을 사용하여 AoP 모듈에 차폐 재료를 적용하는 것을 예시한 도면이다.
도 6a 내지 도 6c는 2개 단계의 공정을 사용하여 AoP 모듈에 대한 차폐 재료의 대안적인 적용을 예시한 도면이다.
도 7a 내지 도 7d는 2개 단계의 공정을 사용하여 AoP 모듈에 대한 차폐 재료의 대안적인 적용을 예시한 도면이다.
도 8a 내지 도 8d는 2개 단계의 공정을 사용하여 AoP 모듈에 대한 차폐 재료의 대안적인 적용을 예시한 도면이다.
도 9는 도 4의 AoP 모듈 상의 2개 단계의 차폐 재료를 예시한 도면이다.
도 10은 인쇄회로기판(PCB)의 표면에 배치된 상이한 유형의 패키지를 갖는 인쇄회로기판(PCB)을 예시한 도면이다.
본 발명은 유사한 도면 부호가 동일하거나 유사한 요소를 나타내는 도면을 참조하여 다음의 설명에서 하나 이상의 실시예로 설명된다. 본 발명은 본 발명의 목적을 달성하기 위한 최선의 형태의 관점에서 설명되었지만, 다음의 상세한 설명과 도면에 의해 설명되는 첨부 청구범위 및 그 등가물로 정의된 본 발명의 사상 및 범위 내에 포함될 수 있는 대안, 수정 및 등가물을 포함하는 것으로 의도된 것임을 당업자는 이해할 수 있을 것이다. 본 명세서에서 사용되는 용어 "반도체 다이"는 단어의 단수형 및 복수형을 모두 지칭하므로, 단일 반도체 디바이스 및 복합 반도체 디바이스 모두를 지칭할 수 있다.
반도체 디바이스는 일반적으로 프런트-엔드 제조(front-end manufacturing)와 백-엔드 제조(back-end manufacturing)라는 두 가지의 복잡한 제조 프로세스를 사용하여 제조된다. 프런트-엔드 제조는 반도체 웨이퍼의 표면에 다수의 다이를 형성하는 것을 포함한다. 웨이퍼의 각 다이에는 전기적으로 연결되어 기능적인 전기 회로를 형성하는 능동 및 수동 전기 구성요소가 포함되어 있다. 트랜지스터 및 다이오드와 같은 능동 전기 구성요소에는 전류의 흐름을 제어할 수 있는 기능이 있다. 커패시터, 인덕터 및 저항기와 같은 수동 전기 구성요소는 전기회로 기능을 수행하는 데 필요한 전압과 전류 사이의 관계를 생성한다.
백-엔드 제조는 완성된 웨이퍼를 개별 반도체 다이로 절단하거나 단일화(singulating)하고, 반도체 다이를 구조적 지원, 전기적 상호연결 및 환경적 격리를 위해 패키징하는 것을 지칭한다. 반도체 다이를 단일화하기 위해, 웨이퍼는 톱 스트리트(saw streets) 또는 스크라이브(scribes)라고 하는 웨이퍼의 비기능적인 영역을 따라 스코어링되어, 절단된다. 웨이퍼는 레이저 절단 도구 또는 톱 블레이드를 사용하여 단일화된다. 단일화 후, 개별 반도체 다이는 다른 시스템 구성요소와의 상호연결을 위한 핀 또는 접촉 패드를 포함하는 패키지 기판에 배치된다. 다음, 반도체 다이 위에 형성된 접촉 패드는 패키지 내의 접촉 패드에 연결된다. 전기 연결은 전도성 층, 범프, 스터드 범프, 전도성 페이스트 또는 와이어 본드를 사용하여 이루어질 수 있다. 봉지재 또는 다른 몰딩 재료가 패키지 위에 적층되어 물리적 지지 및 전기적 절연을 제공한다. 그런 다음, 완성된 패키지를 전기 시스템에 삽입하고, 반도체 디바이스의 기능을 다른 시스템 구성요소에서 사용할 수 있게 한다.
도 1a는 실리콘, 게르마늄, 인화알루미늄, 비소화알루미늄, 비소화갈륨, 질화갈륨, 인화인듐, 탄화규소, 또는 구조적 지지를 위한 다른 벌크 물질과 같은 베이스 기판 재료(102)를 갖는 반도체 웨이퍼(100)를 도시한다. 복수의 반도체 다이 또는 구성요소(104)는 비활성, 다이 간(inter-die) 웨이퍼 영역 또는 톱 스트리트(106)에 의해 분리된 웨이퍼(100) 상에 형성된다. 톱 스트리트(106)는 반도체 웨이퍼(100)를 개별 반도체 다이(104)로 단일화하기 위한 절단 영역을 제공한다. 일 실시예에서, 반도체 웨이퍼(100)는 100-450mm 의 폭 또는 직경을 갖는다.
도 1b는 반도체 웨이퍼(100)의 일부분의 단면도이다. 각각의 반도체 다이(104)는 후면 또는 비활성 표면(108) 및, 다이 내부에 형성되고 다이의 전기적 설계 및 기능에 따라 전기적으로 상호 연결되는 능동 디바이스, 수동 디바이스, 전도층, 및 유전층으로 구현되는 아날로그 또는 디지털 회로를 포함하는 활성 표면(110)을 갖는다. 예를 들어, 회로는 활성 표면(110) 내에 형성된 하나 이상의 트랜지스터, 다이오드, 및 다른 회로 요소를 포함하여, 디지털 신호 프로세서(DSP), 주문형 집적회로(ASIC), 메모리 또는 다른 신호 처리 회로와 같은 아날로그 회로 또는 디지털 회로를 구현할 수 있다. 반도체 다이(104)는 RF 신호 처리를 위해 인덕터, 커패시터, 저항기와 같은 IPD를 포함할 수도 있다.
전기적 전도 층(112)은 PVD, CVD, 전해 도금, 무전해 도금 프로세스 또는 다른 적합한 금속 적층 프로세스를 사용하여 활성 표면(110) 위에 형성된다. 전도 층(112)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag) 또는 다른 적합한 전기 전도성 재료의 하나 이상의 층일 수 있다. 전도 층(112)은 활성 표면(110) 상의 회로에 전기적으로 연결된 접촉 패드로서 동작한다.
전기적 전도 범프 재료는 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 인쇄 공정을 사용하여 전도 층(112) 위에 적층 된다. 범프 재료는 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 이들의 조합으로 구성될 수 있으며, 선택적으로 플럭스 용액이 사용될 수 있다. 예를 들어, 범프 재료는 공융 Sn/Pb, 고납 솔더 또는 무납 솔더일 수 있다. 범프 재료는 적절한 부착 또는 접합 공정을 사용하여 전도 층(112)에 접합 된다. 일 실시예에서, 범프 재료는 용융점 이상으로 재료를 가열하여 리플로우(reflow) 되어서 볼 또는 범프(114)를 형성한다. 일 실시예에서, 범프(114)는 습윤층, 장벽층 및 접착층을 가진 언더 범프 금속화(Under Bump Metallization: UBM) 부위 위에 형성된다. 범프(114)는 또한 압축 접합 또는 열압축 접합을 통해 전도 층(112)에 접합될 수도 있다. 범프(114)는 전도 층(112) 위에 형성될 수 있는 유형의 상호연결 구조를 나타낸다. 상호연결 구조는 또한 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프 또는 기타 전기적 상호연결 방식을 사용할 수도 있다.
도 1c에서, 반도체 웨이퍼(100)는 톱 블레이드 또는 레이저 절단 도구(118)를 사용하여 톱 스트리트(106)를 통하는 개별 반도체 다이(104)로 분리된다. 개별 반도체 다이(104)는 단일화 후, 공지된 굿 다이(known good die) 또는 유닛(KGD/KGU)에 대한 식별을 하기 위해 검사되고 전기적으로 테스트될 수 있다.
도 2a 내지 도 2d는 상호연결 기판 위에 전기 구성요소 및 전기 커넥터를 배치하는 공정을 예시한다. 도 2a는 전도층(122) 및 절연층(124)을 포함하는 상호접속 기판(120)의 단면도를 도시한다. 전도층(122)은 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적합한 전기적 전도 재료의 하나 이상의 층일 수 있다. 전도층은 PVD, CVD, 전해 도금, 무전해 도금 프로세스 또는 기타 적합한 금속 적층 프로세스를 사용하여 형성될 수 있다. 전도층(122)은 기판(120)에 걸친 수평한 전기적 상호연결 및 기판(120)의 상부 표면(126)과 하부 표면(128) 사이의 수직한 전기적 상호연결을 제공한다. 전도 층(122)의 일부 영역은 반도체 다이(104) 및 다른 전기 구성요소의 설계 및 기능에 따라 전기적으로 공통으로 있을 수 있고, 전기적으로 절연될 수도 있다. 절연층(124)에는 이산화규소(SiO2), 질화규소(Si3N4), 산화질화규소(SiON), 오산화탄탈륨(Ta2O5), 산화알루미늄(Al2O3), 솔더 레지스트, 폴리이미드, 벤조사이클로부텐(BCB), 폴리벤조옥사졸(PBO) 및 유사한 절연 및 구조적 특성을 갖는 기타 재료의 하나 이상의 층이 포함된다. 절연층은 PVD, CVD, 인쇄, 라미네이션, 스핀 코팅, 스프레이 코팅, 소결 또는 열산화 등의 방법을 사용하여 형성할 수 있다. 절연층(124)은 전도 층(122) 사이에 격리를 제공한다. 절연층(124)에 의해 분리된 다수의 전도 층(122)이 있을 수 있다.
도 2b에서, 복수의 전기 구성요소(130a-130d)는 상호연결 기판(120)의 표면(126) 상에 배치되어, 전도 층(122)에 전기적 및 기계적으로 연결된다. 전기 구성요소(130a-130d)는 각각 픽 앤 플레이스(pick and place) 동작을 사용하여 기판(120) 위에 배치된다. 예를 들어, 전기 구성요소(130a 및 130c)는 활성 표면(110) 및 기판(120)의 표면(126)을 향해 배향된 범프(114)를 가진 도 1c의 반도체 다이(104)와 유사한 것일 수 있다. 전기 구성요소(130b 및 130d)는 다이오드, 트랜지스터, 저항기, 커패시터 및 인덕터와 같은 분리된 전기 디바이스 또는 IPD 일 수 있으며, 단자(132)가 상호연결 기판(120)의 표면에 배치되고 전도 층(122)에 전기적 및 기계적으로 연결될 수 있는 것이다. 대안적으로, 전기 구성요소(130a-130d)는 다른 반도체 다이, 반도체 패키지, 표면 마운트 디바이스, 분리된 전기 디바이스 또는 IPD를 포함할 수 있다.
전기 구성요소(130a-130d)는 기판(120)의 표면(126)과 접촉하게 된다. 도 2c는 기판(120)의 전도 층(122)에 전기적 및 기계적으로 연결된 전기 구성요소(130a-130d)를 도시한다. 전기 커넥터(134 및 136)는 상호연결 기판(120)의 표면(126) 상에 배치되고, 범프 또는 전도성 페이스트(138)로 전도 층(122)에 전기적 및 기계적으로 연결된다. 전기 커넥터(134)는 기판(120)의 전도 층(122)을 통해 전기 구성요소(130a-130b)에 전기적으로 연결된다. 전기 커넥터(136)는 기판(120)의 전도 층(122)을 통해 전기 구성요소(130c-130d)에 전기적으로 연결된다. 일 실시예에서, 커넥터(134 및 136)는 보드 대 보드(B2B) 커넥터이다.
도 2d에서, 봉지재 또는 몰딩 화합물(140)은 페이스트 프린팅, 압축 몰딩, 트랜스퍼 몰딩, 액체 봉지재 몰딩, 진공 라미네이션, 스핀 코팅, 또는 다른 적합한 어플리케이터를 사용하여 전기 구성요소(130a-130b) 및 기판(120) 위에 그리고 그 주위에 적층 된다. 봉지재(140)는 또한 전기 구성요소(130c-130d) 위에 그리고 그 주위에 적층 된다. 봉지재(140)는 예를 들어 필러를 가진 에폭시 수지, 필러를 가진 에폭시 아크릴레이트 또는 적절한 필러를 가진 폴리머와 같은 폴리머 복합 재료일 수 있다. 봉지재(140)는 비전도성이며, 구조적 지지를 제공하고, 외부 요소 및 오염 물질로부터 반도체 디바이스를 환경적으로 보호한다.
표면(128) 상의 전도 층(122) 위에는 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 인쇄 공정을 사용하여 전기적으로 전도되는 범프 재료가 적층 된다. 범프 재료는 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 그 조합으로 구성될 수 있으며, 선택적으로 플럭스 용액이 사용될 수 있다. 예를 들어, 범프 재료는 공융 Sn/Pb, 고납 솔더 또는 무납 솔더일 수 있다. 범프 재료는 적절한 부착 또는 접합 공정을 사용하여 전도 층(122)에 접합 된다. 일 실시예에서는 범프 재료를 용융점 이상의 온도로 가열하여 리플로우 되어, 볼 또는 범프(144)를 형성한다. 일 실시예에서, 범프(144)는 습윤층, 장벽층 및 접착층을 갖는 UBM 위에 형성된다. 범프(144)는 또한 압축 접합 또는 열압축 접합을 통해 전도 층(122)에 접합될 수 있다. 일 실시예에서, 범프(144)는 내구성을 갖고 높이를 유지하기 위해 구리 코어 범프로 형성된다. 범프(144)는 전도 층(122) 위에 형성될 수 있는 일 유형의 상호연결 구조를 나타낸다. 상호연결 구조는 또한 본딩 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프 또는 기타 전기적 상호연결을 사용할 수도 있다.
도 2d에 도시된 바와 같이, 기판(120) 상에 적층되고 봉지재(140)에 의해 커버되는 전기 구성요소(130a-130d)가 조합되어 SiP(system-in-package) 모듈(148)을 구성한다.
다른 실시예에서, 도 3a의 단면도에 도시된 바와 같이, 상호연결 기판(150)은 전도 층(152) 및 절연층(154)을 포함하고 있다. 전도 층(152)은 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적합한 전기적 전도성 재료의 하나 이상의 층일 수 있다. 전도 층은 PVD, CVD, 전해 도금, 무전해 도금 프로세스 또는 기타 적합한 금속 적층 프로세스를 사용하여 형성될 수 있다. 전도 층(152)은 기판(150)에 걸친 수평한 전기 상호연결 및 기판(150)의 상부 표면(156)과 하부 표면(158) 사이의 수직한 전기 상호연결을 제공한다. 전도 층(152)의 일부 영역은 반도체 다이(104) 및 다른 전기 구성요소들에 대한 설계 및 기능에 따라 전기적으로 공통적일 수도 있고 전기적으로 절연될 수도 있다. 절연층(154)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 솔더 레지스트, 프리프레그, 폴리이미드, 폴리머, BCB, PBO, 및 유사한 절연 및 구조적 특성을 갖는 다른 재료의 하나 이상의 층을 포함한다. 절연층은 PVD, CVD, 인쇄, 라미네이션, 스핀 코팅, 스프레이 코팅, 소결 또는 열산화 등을 사용하여 형성할 수 있다. 절연층(154)은 전도 층(152) 사이에 격리부를 제공한다. 절연층(154)에 의해 전도 층(152)과 같은 다수의 전도 층이 분리될 수 있다.
전도 층(160)은 기판(150)의 표면(158) 위에 형성되고, 전도 층(152)에 전기적으로 연결된다. 전도 층(160)은 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적합한 전기 전도성 재료의 하나 이상의 층일 수 있다.
도 3b는 RF 안테나 인터포저(interposer) 기판(168)의 표면(158) 상의 전도 층(160)의 상면도이다. 전도 층(160)은 RF 신호의 송신 및 수신을 제공하기에 적합한 전도성 재료로 이루어진 아일랜드 어레이, 즉 RF 안테나를 포함한다. 전도 층(160)은 RF 안테나 기판(168)의 표면(158)에서 노출된 다중 RF 안테나(166a 및 166b)로서 동작한다. 특히, 전도 층(160)의 아일랜드 어레이(162a, 162b)는 RF 송신 및 수신 성능 및 품질을 향상시키기 위해 표면(158)에서 노출된다. 일 실시예에서, 전도 층(160)의 제1 아일랜드 그룹(162a)은 전도 층(152)을 통해 전기적으로 연결된 제1 안테나(166a)로서 기능을 하여 제1 전기 구성요소에 대한 RF 송신 및 수신을 제공한다. 전도 층(160)의 제2 아일랜드 그룹(162b)은 전도 층(152)을 통해 전기적으로 연결된 제2 안테나(166b)로서의 역할을 하여 제2 전기 구성요소에 대한 RF 송신 및 수신을 제공한다. 도 3a 및 도 3b에서 단순한 설명을 하기 위해 2개의 RF 안테나(166a-166b)가 도시되었지만, RF 안테나 기판(168)은 RF 안테나(166a-166b)와 같은 안테나를 임의의 수를 가질 수 있다.
도 3c에서, 복수의 전기 구성요소(130a-130d)가 RF 안테나 기판(168)의 표면(156) 상에 배치되고, 전도 층(152)에 기계적으로 연결된다. 전기 구성요소(130a-130d)는 각각 도 2b 및 도 2c와 유사하게 픽 앤 플레이스 동작을 사용하여 기판(120) 위에 배치된다. 유사한 기능을 가진 요소들은 도면에서 동일한 참조 번호를 부여했다. 전기 커넥터(134, 136)는 RF 안테나 기판(168)의 표면(156) 상에 배치되고, 범프 또는 전도성 페이스트(138)로 전도 층(152)에 전기적 및 기계적으로 연결된다. 전기 커넥터(134)는 전도 층(152)을 통해 전기 구성요소(130a-130b)에 전기적으로 연결된다. 전기 커넥터(136)는 전도 층(152)을 통해 전기 구성요소(130c-130d)에 전기적으로 연결된다.
도 3d에서, 봉지재 또는 몰딩 복합체(170)는 페이스트 인쇄, 압축 몰딩, 트랜스퍼 몰딩, 액체 봉지재 몰딩, 진공 라미네이션, 스핀 코팅, 또는 다른 적합한 어플리케이터를 사용하여 인터포저(168) 상의 전기 구성요소(130a-130b) 위에 그리고 그 주위에 적층 된다. 봉지재(170)는 또한 전기 구성요소(130c-130d) 위에 그리고 그 주위에 적층 된다. 봉지재(170)는 예를 들어 필러를 가진 에폭시 수지, 필러를 가진 에폭시 아크릴레이트 또는 적절한 필러를 가진 폴리머와 같은 폴리머 복합재료일 수 있다. 봉지재(170)는 비전도성이며, 구조적 지지를 제공하고, 외부 요소 및 오염 물질로부터 반도체 디바이스를 환경적으로 보호한다.
도 3d에 도시된 바와 같이, RF 안테나 기판(168) 상에 배치되고 봉지재(170)에 의해 커버된 전기 구성요소(130a-130d)의 조합체는 RF 안테나 SiP 웨이퍼(174)를 구성한다. 일 실시예에서, RF 안테나 SiP 웨이퍼(174)는 5G 셀룰러 네트워크에 적용할 수 있는 밀리미터파 디바이스를 포함한다.
도 4는 도 2d의 SiP 모듈(148)이 RF 안테나 기판(168) 상에 배치된 집합적 AoP(antenna-on-package) 웨이퍼(172)의 다른 실시예를 도시한다. 전기 구성요소(130a-130d)는 상호연결 기판(120) 및 범프(144)를 통해 각각 RF 안테나(166a-166b) 및 전기 커넥터(134, 136)에 전기적으로 연결된다.
도 3d로 돌아가서 참조하면, 도 5a에 도시된 바와 같이, RF 안테나 SiP 웨이퍼(174)는 톱 블레이드 또는 레이저 절단 도구(175)를 사용하여 개별 RF AoP 모듈(176a 및 176b)로 단일화 된다. 도 4의 AoP 웨이퍼(172)는 유사한 방식으로 개별 RF AoP 모듈로 분리될 수 있다. 다음의 설명은 RF AoP 모듈(176a)을 설명하지만, 동일한 설명이 AoP 웨이퍼(172)로부터의 RF AoP 모듈(176b) 및 RF AoP 모듈에도 적용된다. 후술하는 바와 같이, RF AoP 모듈(176a)은 전기 구성요소(130a-130b), RF 안테나 기판(168) 및 커넥터를 통한 다른 전기 구성요소를 구비할 수 있는 다른 PCB에 전기 접속을 제공하는 B2B 커넥터로서의 전기 커넥터(134)를 포함한다.
전기 구성요소(130a-130b)는 EMI, RFI, 고조파 왜곡 및 디바이스 간 간섭에 민감하거나 이를 생성하는 IPD를 포함할 수 있다. 예를 들어, 전기 구성요소(130a-130b) 내에 포함된 IPD는, 예를 들어 공진기, 고역 통과 필터, 저역 통과 필터, 대역 통과 필터, 대칭 Hi-Q 공진 변압기, 및 동조 커패시터와 같은 고주파 애플리케이션에 필요한 전기적 특성을 제공한다. 다른 실시예에서, 전기 구성요소(130a-130b)는, RF AoP 모듈(176a) 내의 IPD의 동작을 간섭할 수 있는 고주파수로 스위칭하는 디지털 회로를 포함한다.
EMI, RFI, 고조파 왜곡 및 디바이스 간 간섭을 처리하기 위해, RF 안테나 SiP 모듈(176a)은 차폐 재료로 등각 커버 된다. 그러나 전기 커넥터(134)는 차폐 재료 없이 유지하여야 하며, 커넥터를 보호하고 차폐 재료가 커넥터의 접촉영역에 도입되는 것을 방지하기 위해 커버되어야 필요가 있다.
제1 단계에서, 전자기 차폐 재료(180)는 도 5b에 도시된 바와 같이 봉지재(170)의 일부 영역 및 기판(150)의 표면(156)의 일부 영역 위에 적용된다. 전자기 차폐 재료(180)는 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적합한 전도성 재료의 하나 이상의 층일 수 있다. 대안적으로, 전자기 차폐 재료(180)는 카르보닐 철, 스테인리스강, 니켈 실버, 저탄소강, 실리콘철강, 호일, 전도성 수지, 카본블랙, 알루미늄 플레이크, 및 EMI, RFI 및 다른 디바이스 간 간섭의 영향을 감소시키거나 억제할 수 있는 다른 금속 및 복합물일 수 있다. 전기 커넥터(134)는 범프 또는 전도성 페이스트(138)를 사용하여 기판(150)의 전도 층(152)과 기계적 및 전기적으로 연결된다. 전자기 차폐 재료(180)는, 예를 들어 전기 커넥터(134)에 차폐 재료가 가해지지 않게 충분한 제어를 하는 상태에서, 다이렉트 제트 프린터(181)를 사용하는 다이렉트 제트 프린팅에 의한 마스크리스 방식으로 적용된다. 차폐 재료(180)는 전기 커넥터(134)에 의해 점유되는 영역을 침범하지 않고, RF AoP 모듈(176a)의 일부분에 대한 커버 부분을 제공한다. 일 실시예에서, 적용된 차폐 재료(180)는 전기 커넥터(134)로부터 적어도 50㎛의 거리(D)로 분리되어 유지된다.
도 5c에서, 커버 마스크(184)는 전기 커넥터(134) 위에 위치한다. 커버 마스크(184)는 차폐 재료(180)와 접촉하게 된다. 도 5d는 커버 마스크(184)가 수직 부분(184a)이 차폐 재료(180)의 하부 표면(180a)과 접촉하고 전기 커넥터(134)를 커버하거나 둘러싼 것을 도시한다. 도 5e는 커버 마스크(184)가 이후에 적용되는 차폐 재료가 커넥터에 도달하지 않게 하는 방식으로 전기 커넥터(134)를 모든 면에서 둘러싸고 있는 것을 사시도로 나타낸 도면이다.
제2 단계에서, 전자기 차폐층(186)은 도 5f에 도시된 바와 같이 차폐 재료를 등각 적용하여 봉지재(170)의 표면(188) 위에 형성되거나 배치된다. 전자기 차폐 재료(186)는 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적합한 전도성 재료의 하나 이상의 층일 수 있다. 대안적으로, 전자기 차폐 재료(186)는 카르보닐 철, 스테인리스강, 니켈 실버, 저탄소강, 실리콘철강, 호일, 전도성 수지, 카본 블랙, 알루미늄 플레이크, 및 EMI, RFI 및 다른 디바이스 간 간섭의 영향을 감소시키거나 억제할 수 있는 다른 금속 및 복합물일 수 있다. 전자기 차폐 재료(186)는 전자기 차폐 재료(180)의 제1 부분과 중첩되고, 차폐 재료(180)의 제2 부분은 커버(184) 아래에 남아 있다. 또한, 전자기 차폐 재료(186)는 봉지재(170)의 측면(190) 뿐만 아니라 기판(150)의 측면(192)도 커버 한다. 적어도 어느 정도까지는, 전자기 차폐 재료(186)가 전기 커넥터(134)를 보호하는 커버 마스크(184)를 커버 한다. 전기 커넥터(134)는 이런 제2 단계 동안 차폐 재료가 없는 상태를 유지한다.
도 5g에서, RF AoP 모듈(176a)의 RF 민감 부분을 커버하고 있는 차폐 재료(180 및 186)를 남기고, 커버 마스크(184)는 제거되었다. 전기 커넥터(134)는 차폐 재료(180 및 186)가 없는 상태로 유지된다. 도 5h는 차폐 재료(180 및 186)가 RF AoP 모듈의 RF 민감 부분을 커버하고 그리고 전기 커넥터(134) 상에 차폐 재료가 없는 상태의 RF AoP 모듈(176a)을 도시한다. 상술한 2개 단계의 차폐 공정은 설계 규정이 엄격한 디바이스 또는 커버 마스킹 방법을 사용하는 EMI 차폐와 호환되지 않는 디바이스에 적합한 것이다.
다른 실시예에서는, 도 5b에서 계속하여, 커버 마스크(184)가 도 6a에 도시된 바와 같이 전기 커넥터(134) 위에 배치된다. 커버 마스크(184)는 수직 부분(184a)이 차폐 재료(180)의 상부 표면(180b)과 접촉하는 전기 커넥터(134)를 커버하거나 둘러싸고 있다. 커버 마스크(184)는 도 5e와 유사하게, 이후에 적용되는 차폐 재료가 커넥터에 도달하지 않게 하는 방식으로 전기 커넥터(134)를 모든 면에서 커버하거나 둘러싸고 있다.
다른 제2 단계에서는, 전자기 차폐층(190)이 도 6b에 도시된 바와 같이 차폐 재료의 등각 적용을 통해 봉지재(170)의 표면(193) 위에 형성되거나 배치된다. 전자기 차폐 재료(190)는 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적합한 전도성 재료의 하나 이상의 층일 수 있다. 대안적으로, 전자기 차폐 재료(190)는 카르보닐 철, 스테인리스강, 니켈 실버, 저탄소강, 실리콘철강, 호일, 전도성 수지, 카본블랙, 알루미늄 플레이크, 및 EMI, RFI 및 다른 디바이스 간 간섭의 영향을 감소시키거나 억제할 수 있는 다른 금속 및 복합물일 수 있다. 전자기 차폐 재료(190)는 전자기 차폐 재료(180)의 제1 부분과 중첩하여 있고, 차폐 재료(180)의 제2 부분은 커버(184) 아래에 남아 있다. 또한, 전자기 차폐 재료(190)는 봉지재(170)의 측면(194)뿐만 아니라 기판(150)의 측면(196)도 커버 한다. 적어도 어느 정도까지는 전자기 차폐 재료(190)가 전기 커넥터(134)를 보호하는 커버 마스크(184)를 커버 한다. 전기 커넥터(134)는 이러한 대안적인 제2 단계를 수행하는 동안 차폐 재료가 없는 상태를 유지한다.
도 6c에서, 커버 마스크(184)는 RF AoP 모듈(176a)의 RF 민감 부분을 커버하고 있는 차폐 재료(180 및 190)를 남기고 제거되었다. 전기 커넥터(134)는 차폐 재료(180 및 190)가 없는 상태를 유지한다. RF AoP 모듈의 RF 민감 부분을 커버하는 차폐 재료(180 및 190)를 가진 RF AoP 모듈(176a)은, 도 5h와 유사하게, 전기 커넥터(134) 상에 차폐 재료를 갖지 않는다. 상술된 2개 단계의 차폐 공정은 설계 규정이 엄격한 디바이스 또는 커버 마스킹 방법을 사용하는 EMI 차폐와 호환되지 않는 디바이스에 적합한 것이다.
다른 실시예에서는, 도 5a에서 계속하여, 커버 마스크(184)가 도 7a에 도시된 바와 같이 전기 커넥터(134) 위에 배치된다. 커버 마스크(184)는 기판(150)의 표면(156)과 접촉하는 수직 부분(184a)으로 전기 커넥터(134)를 커버하거나 둘러싼다. 커버 마스크(184)는, 도 5e와 유사하게, 이후에 적용되는 차폐 재료가 커넥터에 도달하지 않게 하는 방식으로 전기 커넥터(134)를 모든 면에서 커버하거나 둘러싸고 있다.
제1 단계에서, 전자기 차폐층(200)은 도 7b에 도시된 바와 같이 차폐 재료의 등각 적용을 통해 봉지재(170)의 표면(202) 위에 형성되거나 배치된다. 전자기 차폐 재료(200)는 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적합한 전도성 재료의 하나 이상의 층일 수 있다. 대안적으로, 전자기 차폐 재료(200)는 카르보닐철, 스테인리스강, 니켈 실버, 저탄소강, 실리콘철강, 호일, 전도성 수지, 카본블랙, 알루미늄 플레이크, 및 EMI, RFI 및 다른 디바이스 간 간섭의 영향을 감소시키거나 억제할 수 있는 다른 금속 및 복합물 일 수 있다. 전자기 차폐 재료(200)는 봉지재(170)의 측면(204)뿐만 아니라 기판(150)의 측면(206)도 커버 한다. 적어도 어느 정도까지는, 전자기 차폐 재료(200)가 전기 커넥터(134)를 보호하는 커버 마스크(184)를 커버 한다. 전기 커넥터(134)는 이런 제1 단계 동안 차폐 재료가 없는 상태를 유지한다.
도 7c에서, RF AoP 모듈(176a)의 RF 민감 부분을 커버하고 있는 차폐 재료(200)를 남기고, 커버 마스크(184)는 제거된다.
제2 단계에서, 전자기 차폐 재료(210)는, 도 7d에 도시된 바와 같이, 전자기 차폐 재료(200)의 일부 영역 및 기판(150)의 표면(156)의 일부 영역 위에 적용된다. 전자기 차폐 재료(210)는 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적합한 전도성 재료의 하나 이상의 층일 수 있다. 대안적으로, 전자기 차폐 재료(210)는 카르보닐 철, 스테인리스강, 니켈 실버, 저탄소강, 실리콘철강, 호일, 전도성 수지, 카본블랙, 알루미늄 플레이크, 및 EMI, RFI 및 다른 디바이스 간 간섭의 영향을 감소시키거나 억제할 수 있는 다른 금속 및 복합물일 수 있다. 전자기 차폐 재료(210)는, 예를 들어 전기 커넥터(134)에 차폐 재료가 가해지지 않게 충분한 제어를 하는 상태에서, 다이렉트 제트 프린터(212)를 사용하는 다이렉트 제트 프린팅에 의한 마스크리스 방식으로 적용된다. 차폐 재료(210)는, 전기 커넥터(134)에 의해 점유되는 영역을 침범하지 않고, RF AoP 모듈(176a)의 일부분에 대한 커버 부분을 제공한다. 전기 커넥터(134)는 차폐 재료(200 및 210)가 없는 상태를 유지한다. RF AoP 모듈의 RF 민감 부분을 커버하고 있는 차폐 재료(200 및 210)를 갖는 RF AoP 모듈(176a)은, 전기 커넥터(134) 상에서 차폐 재료를 갖지 않는다. 상술한 2개 단계의 차폐 공정은 설계 규정이 엄격한 디바이스 또는 커버 마스킹 방법을 사용하는 EMI 차폐와 호환되지 않는 디바이스에 적합하다.
다른 실시예에서는, 도 5a에 계속하여, 도 8a에 도시한 바와 같이, 커버 마스크(184)는 전기 커넥터(134) 위에 배치된다. 커버 마스크(184)는 봉지재(170)의 표면(214)과 접촉하는 수직 부분(184a)으로 전기 커넥터(134)를 커버하거나 둘러싼다. 커버 마스크(184)는 이후에 적용되는 차폐 재료가 커넥터에 도달하는 것을 방지하는 방식으로 모든 면에서 전기 커넥터(134)를 커버하거나 둘러싼다.
제1 단계에서, 전자기 차폐층(220)은 도 8b에 도시된 바와 같이 차폐 재료를 등각 적용하여 봉지재(170)의 표면(214) 위에 형성되거나 배치된다. 전자기 차폐 재료(220)는 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적합한 전도성 재료로 이루어진 하나 이상의 층일 수 있다. 또는 전자기 차폐 재료(220)는 카르보닐철, 스테인리스강, 니켈 실버, 저탄소강, 실리콘-철강, 호일, 전도성 수지, 카본블랙, 알루미늄 플레이크, 및 EMI, RFI 및 기타 디바이스 간 간섭 영향을 감소시키거나 억제할 수 있는 기타 금속 및 복합재일 수 있다. 전자기 차폐 재료(220)는 봉지재(170)의 측면(224) 뿐만 아니라 기판(150)의 측면(226)도 덮는다. 적어도 어느 정도까지 전자기 차폐 재료(220)는 전기 커넥터(134)를 보호하는 커버 마스크(184)를 커버한다. 전기 커넥터(134)는 이 제1 단계를 수행하는 동안은 차폐 재료가 없는 상태로 유지된다.
도 8c에서, 커버 마스크(184)는 RF AoP 모듈(176a)의 RF 민감 부분을 커버하는 차폐 재료(220)를 남기고 제거된다.
제2 단계에서, 도 8d에 도시된 바와 같이 전자기 차폐 재료(230)는 전자기 차폐 재료(220)의 일부 영역 및 기판(150)의 표면(156)의 일부 영역 위에 적용된다. 전자기 차폐 재료(230)는 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적합한 전도성 재료로 이루어진 하나 이상의 층일 수 있다. 대안적으로, 전자기 차폐 재료(230)는 카르보닐철, 스테인리스강, 니켈 실버, 저탄소강, 실리콘철강, 호일, 전도성 수지, 카본블랙, 알루미늄 플레이크, 및 EMI, RFI 및 다른 디바이스 간 간섭의 영향을 감소시키거나 억제할 수 있는 다른 금속 및 복합물일 수 있다. 전자기 차폐 재료(230)는, 예를 들어 전기 커넥터(134)에 차폐 재료가 가해지지 않게 충분한 제어를 하는 상태에서, 다이렉트 제트 프린터(232)를 사용하는 다이렉트 제트 프린팅에 의한 마스크리스 방식으로 적용된다. 차폐 재료(230)는, 전기 커넥터(134)에 의해 점유되는 영역을 침범하지 않고, RF AoP 모듈(176a)의 일부 영역에 대한 커버 부분을 제공한다. 전기 커넥터(134)는 차폐 재료(220 및 230)가 없는 상태로 유지된다. RF AoP 모듈의 RF 민감 부분을 커버하고 있는 차폐 재료(220 및 230)를 갖는 RF AoP 모듈(176a)은, 전기 커넥터(134) 상에서 차폐 재료를 갖지 않는다. 상술한 2개 단계의 차폐 공정은 설계 규정이 엄격한 디바이스 또는 커버 마스킹 방법을 사용하는 EMI 차폐와 호환되지 않는 디바이스에 적합하다.
2개 단계의 차폐 공정은 도 2a 내지 도 2d 및 도 4의 반도체 패키지에 적용 가능하다. 예를 들어, 도 9는 차폐 재료(180)에 대한 제1 단계와 차폐 재료(186)에 대한 제2 단계를 가진 도 4의 단일 RF AoP 모듈을 도시한다. 다시, 전기 커넥터(134)는 차폐 재료(180 및 186)가 없는 상태를 유지한다.
도 10은 PCB(302)의 표면 상에 배치된 복수의 반도체 패키지를 가진 칩 캐리어 기판 또는 PCB(302)를 구비하는 전자 디바이스(300)를 예시하며, SiP 모듈(148), RF AoP 모듈(176a-176b) 및 AoP 웨이퍼(172)로부터의 AoP 모듈을 포함하고, 모두 본 발명의 2개 단계의 공정에서 차폐 재료(180, 186, 190, 200, 210, 220, 230)를 포함한다. 전자 디바이스(300)는 적용에 따라 1개 유형의 반도체 패키지 또는 다수 유형의 반도체 패키지를 가질 수 있다.
전자 디바이스(300)는 하나 이상의 전기적 기능을 수행하기 위해 반도체 패키지를 사용하는 독립형 시스템일 수 있다. 대안적으로, 전자 디바이스(300)는 더 큰 시스템의 하위 구성요소일 수 있다. 예를 들어, 전자 디바이스(300)는 태블릿, 휴대폰, 디지털 카메라, 통신 시스템 또는 기타 전자 장치의 일부일 수 있다. 대안적으로, 전자 디바이스(300)는 그래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터에 삽입될 수 있는 다른 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, ASIC, 논리 회로, 아날로그 회로, RF 회로, 개별 장치 또는 기타 반도체 다이 또는 전기 구성요소를 포함할 수 있다. 제품이 시장에서 인정받기 위해서는 소형화와 경량화가 필수적이다. 고밀도화를 위해 반도체 디바이스 사이의 거리를 줄일 수 있다.
도 10에서, PCB(302)는 PCB 상에 배치된 반도체 패키지의 구조적 지지 및 전기적 상호 연결을 위한 일반적인 기판을 제공한다. 전도성 신호 트레이스(304)는 증발, 전해 도금, 무전해 도금, 스크린 인쇄 또는 다른 적합한 금속 적층 프로세스를 사용하여 PCB(302)의 표면 위에 또는 층 내에 형성된다. 신호 트레이스(304)는 각각의 반도체 패키지, 장착된 구성요소 및 기타 외부 시스템 구성요소 간의 전기 통신을 제공한다. 트레이스(304)는 또한 각각의 반도체 패키지에 전원 및 접지 연결을 제공한다.
일부 실시예에서, 반도체 디바이스에는 두 가지 패키징 레벨이 있다. 제1 레벨의 패키징은 반도체 다이를 중간 기판에 기계 및 전기적으로 부착하는 기술이다. 제2 레벨의 패키징은 중간 기판을 PCB에 기계 및 전기적으로 부착하는 공정을 포함한다. 다른 실시예에서, 반도체 디바이스는 다이가 기계 및 전기적으로 PCB 상에 직접 배치되는 제1 레벨 패키징만을 가질 수 있다. 예시를 위해, 본드 와이어 패키지(306) 및 플립칩(308)을 포함하는 여러 유형의 제1 레벨 패키징이 PCB(302)에 도시되었다. 추가적으로, BGA(Ball Grid Array)(310), BCC(Bump Chip Carrier)(312), LGA(Land Grid Array)(316), MCM(Multi-Chip Module) 또는 SIP 모듈(318), QFN(Quad Flat non-leaded) 패키지(320), 쿼드 플랫 패키지(322), 임베디드 웨이퍼 레벨 볼 그리드 어레이(eWLB)(324), 및 WLCSP(Wafer Level Chip Scale Package)(326)를 포함하는 다수 유형의 제2 레벨 패키징이 PCB(302) 상에 배치된 것으로 도시되어 있다. 일 실시예에서, eWLB(324)는 Fo-WLP(fan-out wafer level package)이고, WLCSP(326)은 Fi-WLP(fan-in wafer level package)이다. 시스템 요건에 따라, 제1 및 제2 레벨 패키징 스타일의 조합 및 기타 전자 구성요소로 구성된 반도체 패키지의 조합이 PCB(302)에 연결될 수 있다. 일부 실시예에서, 전자 디바이스(300)는 단일 부착 반도체 패키지를 포함하는 반면, 다른 실시예에서는 다수의 상호 연결된 패키지를 요구한다. 단일 기판 위에 하나 이상의 반도체 패키지를 결합함으로써, 제조업체는 사전 제작된 구성요소를 전자 디바이스 및 시스템에 통합할 수 있다. 반도체 패키지에는 정교한 기능이 포함되어 있기 때문에, 저렴한 구성요소와 간소화된 제조공정을 사용하여 전자 디바이스를 제조할 수 있다. 생성된 디바이스는 결함을 가질 가능성이 적고 제조 비용이 낮아 소비자 비용이 절감된다.
본 발명의 하나 이상의 실시예가 상세히 예시되었지만, 관련분야의 통상의 기술자는 이들 실시예에 대한 수정 및 채택이 첨부 청구범위에 기재된 바와 같이 본 발명의 범위를 벗어나지 않고 이루어질 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 반도체 디바이스로서, 상기 반도체 디바이스는:
    기판;
    상기 기판의 제1 표면 위에 적층된 봉지재;
    봉지재 외부의 기판의 제1 표면 위에 배치된 전기 커넥터;
    상기 전기 커넥터를 제1 차폐 재료로 커버하지 않은 봉지재의 일부 부분 위에 배치된 제1 차폐 재료;
    전기 커넥터 위에 배치된 커버; 및
    봉지재 위에 배치된 제2 차폐 재료;를 포함하며,
    상기 커버는 제2 차폐 재료가 전기 커넥터에 도달하는 것을 방지하게 있는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 기판 위에 배치된 전기 구성요소를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  3. 제1항에 있어서, 상기 기판의 제1 표면과 대향하는 기판의 제2 표면 위에 형성된 안테나를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  4. 제1항에 있어서, 상기 제1 차폐 재료는 상기 전기 커넥터로부터 분리된 상태로 봉지재의 일부 및 상기 기판의 일부를 덮는 것을 특징으로 하는 반도체 디바이스.
  5. 제1항에 있어서, 상기 제1 차폐 재료는 제1 차폐 재료로 전기 커넥터를 커버하지 않고 상기 기판의 일부 영역을 커버하는 것을 특징으로 하는 반도체 디바이스.
  6. 반도체 디바이스로서, 상기 반도체 디바이스는:
    기판;
    기판 위에 배치된 전기 커넥터;
    상기 전기 커넥터로부터 일정 거리를 두고 상기 기판의 일부 영역 위에 배치된 제1 차폐 재료;
    전기 커넥터 위에 배치된 커버; 및
    기판 위에 배치된 제2 차폐 재료;를 포함하고,
    상기 커버는 제2 차폐 재료가 전기 커넥터에 도달하는 것을 방지하게 있는 것을 특징으로 하는 반도체 디바이스.
  7. 제6항에 있어서, 기판 위에 배치된 전기 구성요소; 및
    전기 구성요소 및 기판 위에 적층된 봉지재;를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  8. 제6항에 있어서, 상기 기판 위에 형성된 안테나를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  9. 제6항에 있어서, 상기 제2 차폐 재료는 제1 차폐 재료와 중첩하는 것을 특징으로 하는 반도체 디바이스.
  10. 제6항에 있어서, 제1 차폐 재료는 상기 전기 커넥터를 제1 차폐 재료로 커버하지 않고 상기 기판의 일부 영역을 커버하는 것을 특징으로 하는 반도체 디바이스.
  11. 반도체 디바이스의 제조 방법으로, 상기 방법은:
    기판을 제공하는 단계;
    기판의 제1 표면 위에 전기 커넥터를 배치하는 단계;
    전기 커넥터로부터 일정 거리를 두고 기판의 일부 영역 위에 제1 차폐 재료를 배치하는 단계;
    전기 커넥터 위에 커버를 배치하는 단계; 및
    기판 위에 제2 차폐 재료를 배치하는 단계;를 포함하며,
    상기 커버는 제2 차폐 재료가 전기 커넥터에 도달하는 것을 방지하게 있는 것을 특징으로 하는 방법.
  12. 제11항에 있어서, 기판 위에 전기 구성요소를 배치하는 단계; 및
    전기 구성요소 및 기판 위에 봉지재를 적층하는 단계;를 더 포함하는 것을 특징으로 하는 방법.
  13. 제11항에 있어서, 상기 기판의 제1 표면과 대향하는 기판의 제2 표면 위에 안테나를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 제11항에 있어서, 상기 제2 차폐 재료는 상기 제1 차폐 재료와 중첩되는 것을 특징으로 하는 방법.
  15. 제11항에 있어서, 상기 제1 차폐 재료는 전기 커넥터를 제1 차폐 재료로 커버하지 않고 기판의 일부 영역을 커버하는 것을 특징으로 하는 방법.
KR1020230074568A 2022-07-13 2023-06-12 전기 커넥터의 오염을 피하기 위한 2개 단계의 공정에서 emi 차폐 재료를 형성하는 반도체 디바이스 및 그 방법 KR20240009340A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/812,339 US20240021536A1 (en) 2022-07-13 2022-07-13 Semiconductor Device and Method of Forming EMI Shielding Material in Two-Step Process to Avoid Contaminating Electrical Connector
US17/812,339 2022-07-13

Publications (1)

Publication Number Publication Date
KR20240009340A true KR20240009340A (ko) 2024-01-22

Family

ID=89485927

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230074568A KR20240009340A (ko) 2022-07-13 2023-06-12 전기 커넥터의 오염을 피하기 위한 2개 단계의 공정에서 emi 차폐 재료를 형성하는 반도체 디바이스 및 그 방법

Country Status (3)

Country Link
US (1) US20240021536A1 (ko)
KR (1) KR20240009340A (ko)
CN (1) CN117410277A (ko)

Also Published As

Publication number Publication date
CN117410277A (zh) 2024-01-16
US20240021536A1 (en) 2024-01-18

Similar Documents

Publication Publication Date Title
US11587882B2 (en) Molded laser package with electromagnetic interference shield and method of making
KR20230165165A (ko) 반도체 컴포넌트들 주위에 파티션 펜스 및 차폐 층을 형성하는 반도체 디바이스 및 방법
US11342294B2 (en) Semiconductor device and method of forming protrusion e-bar for 3D SiP
US20240088060A1 (en) Semiconductor Device and Method of Stacking Devices Using Support Frame
CN114464610A (zh) 形成分立天线模块的半导体器件和方法
KR20230107754A (ko) 필름 층 위에 sip 모듈을 형성하는 반도체 디바이스및 그 방법
KR20220088295A (ko) 송곳니부 설계를 갖는 사전 형성된 마스크를 이용하는 선택적 emi 차폐
KR20240009340A (ko) 전기 커넥터의 오염을 피하기 위한 2개 단계의 공정에서 emi 차폐 재료를 형성하는 반도체 디바이스 및 그 방법
US20230402397A1 (en) Semiconductor Device and Method of Selective Shielding Using FOD Material
US20240063137A1 (en) Semiconductor Device and Method for Partial EMI Shielding
KR102662572B1 (ko) 이산 안테나 모듈을 형성하기 위한 반도체 및 방법
US20230395477A1 (en) Semiconductor Device and Method of Disposing Electrical Components Over Side Surfaces of Interconnect Substrate
US20240096770A1 (en) Integrated Antenna-In-Package Structure
US20240021490A1 (en) Semiconductor Device and Method of Forming Thin Heat Sink Using E-Bar Substrate
US20240030154A1 (en) Semiconductor Device and Method of Forming Conductive Structure for EMI Shielding and Heat Dissipation
US20230215813A1 (en) Semiconductor Device and Method for Selective EMI Shielding Using a Mask
US20210225778A1 (en) Semiconductor Device and Method of Compartment Shielding Using Bond Wires
KR20230038392A (ko) 고유전율 봉지화를 갖는 rf 안테나 인터포저를 이용한 반도체 장치 및 반도체 패키지 형성 방법
TW202414618A (zh) 整合式封裝中天線結構
KR20240025460A (ko) 재분배층을 사용한 모듈-인-패키지 구조 형성 반도체 디바이스 및 그 제조 방법
KR20240046016A (ko) 내장된 전기 구성요소를 갖는 하이브리드 기판의 적층 방법 및 반도체 장치
CN117727719A (zh) 半导体装置和堆叠混合基底的方法
CN115295425A (zh) 半导体器件和在sip模块的包封物内形成电路图案的方法
TW202410328A (zh) 使用重新分佈層形成模組級封裝結構的半導體裝置及方法