KR20230165165A - 반도체 컴포넌트들 주위에 파티션 펜스 및 차폐 층을 형성하는 반도체 디바이스 및 방법 - Google Patents

반도체 컴포넌트들 주위에 파티션 펜스 및 차폐 층을 형성하는 반도체 디바이스 및 방법 Download PDF

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KR20230165165A
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KR
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partition fence
encapsulant
substrate
over
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KR1020230159964A
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구 이
경문 김
수산 박
거창 이
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스태츠 칩팩 피티이. 엘티디.
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    • H01L2224/13113—Bismuth [Bi] as principal constituent
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    • H01L2224/13116—Lead [Pb] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H01L2224/48179—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic the bond pad protruding from the surface of the item
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
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    • H01—ELECTRIC ELEMENTS
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
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Abstract

반도체 디바이스는 기판 상의 제 1 부착 영역과 제 2 부착 영역 사이에 배치되는 파티션 펜스(partition fence)를 갖는다. 제 1 전기적 컴포넌트는 제 1 부착 영역 위에 배치된다. 제 2 전기적 컴포넌트는 제 2 부착 영역 위에 배치된다. 파티션 펜스는 제 1 전기적 컴포넌트 및 제 2 전기적 컴포넌트의 길이를 따라 그리고 그 위로 연장된다. 인캡슐란트가 기판, 제 1 전기적 컴포넌트, 제 2 전기적 컴포넌트 및 파티션 펜스 위에 증착된다. 인캡슐란트의 일부가 파티션 펜스의 표면을 노출시키고 인캡슐란트를 평탄화하도록 제거된다. 차폐 층이 인캡슐란트 위에 그리고 파티션 펜스의 표면과 접촉하여 형성된다. 파티션 펜스 및 차폐 층의 결합은 EMI, RFI 및 다른 디바이스 간 간섭의 영향을 감소시키기 위한 물리적 및 전기적 격리를 위해 제 1 전기적 컴포넌트 및 제 2 전기적 컴포넌트를 구획화한다.

Description

반도체 컴포넌트들 주위에 파티션 펜스 및 차폐 층을 형성하는 반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING PARTITION FENCE AND SHIELDING LAYER AROUND SEMICONDUCTOR COMPONENTS}
본 발명은 일반적으로 반도체 디바이스들에 관한 것으로서, 보다 상세하게는, SIP 모듈 내의 반도체 컴포넌트들 주위에 배치되는 파티션 펜스와 직접 접촉하는 차폐 층을 형성하는 반도체 디바이스 및 방법에 관한 것이다.
반도체 디바이스들은 현대 전자 제품들에서 흔히 발견된다. 반도체 디바이스들은 신호 프로세싱, 고속 계산들, 전자기 신호들의 송신 및 수신, 전자 디바이스들의 제어, 포토-일렉트릭(photo-electric), 및 텔레비전 디스플레이를 위한 시각적 이미지들의 생성과 같은 광범위한 기능들을 수행한다. 반도체 디바이스들은 통신들, 전력 변환, 네트워크들, 컴퓨터들, 엔터테인먼트 및 소비자 제품들의 분야들에서 발견된다. 반도체 디바이스들은 군사용 애플리케이션들, 항공, 자동차, 산업용 제어기들 및 사무용품에서 또한 발견된다.
특히, 라디오 주파수(RF) 무선 통신과 같은 고주파수 애플리케이션들에서 반도체 디바이스들은 종종, 필요한 전기 기능을 수행하기 위해 하나 이상의 통합된 수동 디바이스(IPD)를 포함한다. IPD들은, 전자기 간섭(EMI), 라디오 주파수 간섭(RFI), 고조파 왜곡 또는 다른 디바이스 간 간섭, 예컨대, 크로스-토크로서 또한 알려지는 용량성, 유도성 또는 도전성 커플링(이들은 IPD들의 동작을 방해할 수 있음)에 민감하다. 디지털 회로들의 고속 스위칭은 또한 간섭을 생성한다.
다수의 반도체 다이 및 별도의 IPD들은 작은 공간에서보다 더 높은 밀도 및 확장된 전기 기능성을 위해 시스템 인 패키지(SIP) 모듈에 통합될 수 있다. 반도체 다이 및 별도의 IPD는 구조적 지지 및 전기적 상호연결을 위해 기판에 장착된다. 인캡슐란트(encapsulant)는 반도체 다이, 별도의 IPD들 및 기판 위에 증착된다. 민감한 회로들을 격리시키기 위해 캡슐화 재료 위에 차폐 층이 형성된다. SIP 모듈 기판은 물리적으로 장착되고 다음 레벨의 통합에서 보드에 전기적으로 연결된다. 디바이스간 EMI 및 RFI 격리를 위해 반도체 다이와 별도의 IPD들 사이의 인캡슐란트에 내부 배리어가 형성될 수 있다. 내부 배리어는 종종, 내부 배리어를 통한 차폐 층으로부터의 접지 경로에 대해 부가적인 프로세싱 단계, 예를 들어, 드릴링 또는 에칭 및 별개의 전기적 상호연결을 요구한다.
도 1a 내지 1c는 소우 스트리트(saw street)에 의해 분리되는 복수의 반도체 다이를 갖는 반도체 웨이퍼를 예시한다.
도 2a 내지 2j는 SIP 모듈 내의 반도체 컴포넌트들 주위에 배치되는 파티션 펜스와 직접 접촉하는 차폐 층을 형성하는 프로세스를 예시한다.
도 3은 반도체 컴포넌트들 주위에 배치되는 파티션 펜스와 직접 접촉하는 차폐 층을 갖는 SIP 모듈을 예시한다.
도 4는 인쇄 회로 보드(PCB)의 표면에 장착된 상이한 유형들의 패키지들을 갖는 PCB를 예시한다.
본 발명은 유사한 번호들이 동일하거나 유사한 엘리먼트들을 나타내는 도면들을 참조하여 이하의 설명에서 하나 이상의 실시예들로 설명된다. 본 발명이 본 발명의 목적들을 달성하기 위한 최상의 모드의 관점에서 설명되지만, 본 발명은, 첨부된 청구항들 및 이하의 개시 및 도면들에 의해 지지되는 그의 등가물들에 의해 정의된 바와 같은 본 발명의 사상 및 범위 내에 포함될 수 있는 대안들, 수정들 및 등가물들을 커버하도록 의도된다는 것이 당업자들에 의해 인지될 것이다. 본원에서 사용된 "반도체 다이"란 용어는 단어들의 단수 및 복수 형태 둘 모두를 모두 지칭하며, 따라서 단일 반도체 디바이스 및 다수의 반도체 디바이스들 둘 모두를 지칭할 수 있다.
반도체 디바이스들은 일반적으로, 프런트-엔드 제조와 백-엔드 제조라는 2개의 복합 제조 프로세스들을 사용하여 제조된다. 프런트-엔드 제조는 반도체 웨이퍼의 표면 상의 복수의 다이의 형성을 포함한다. 웨이퍼 상의 각각의 다이는 능동 및 수동 전기 컴포넌트들을 포함하며, 이들은 전기적으로 연결되어 기능적 전기 회로들을 형성한다. 트랜지스터들 및 다이오드들과 같은 능동 전기 컴포넌트들은 전류의 흐름을 제어하는 능력을 갖는다. 커패시터들, 인덕터들 및 레지스터들과 같은 수동 전기 컴포넌트들은 전기 회로 기능들을 수행하는 데 필요한 전압과 전류 간의 관계를 생성한다.
백-엔드 제조는 완성된 웨이퍼를 개별 반도체 다이로 절단하거나 싱귤레이팅(singulating)하고 구조적 지지, 전기적 상호연결 및 환경 격리를 위해 반도체 다이를 패키징하는 것을 지칭한다. 반도체 다이를 싱귤레이팅하기 위해, 웨이퍼는 소우 스트리트들(saw street) 또는 스크라이브들(scribes)이라고 불리는 웨이퍼의 비-기능 영역들을 따라 금을 긋고 분할된다. 웨이퍼는 레이저 절단 툴 또는 톱날을 사용하여 싱귤레이팅된다. 싱귤레이션 후에, 개별 반도체 다이는 다른 시스템 컴포넌트들과의 상호연결을 위한 핀들 또는 접촉 패드들을 포함하는 패키지 기판에 장착된다. 반도체 다이 위에 형성된 접촉 패드들은 그 후 패키지 내의 접촉 패드들에 연결된다. 전기 연결들은 도전 층들, 범프들, 스터드 범프들, 도전 페이스트들 또는 와이어본드들로 제조될 수 있다. 인캡슐란트(encapsulant) 또는 다른 몰딩 물질은 물리적 지지 및 전기적 격리를 제공하기 위해 패키지 위에 증착된다. 완성된 패키지는 그 후 전기 시스템에 삽입되고 반도체 디바이스의 기능성은 다른 시스템 컴포넌트들이 이용 가능하게 된다.
도 1a는 실리콘, 게르마늄, 알루미늄 인화물, 알루미늄 비화물, 갈륨 비소, 갈륨 질화물, 인듐 인화물, 실리콘 탄화물 또는 구조적 지지를 위한 다른 벌크 물질과 같은 베이스 기판 물질(102)을 갖는 반도체 웨이퍼(100)를 도시한다. 복수의 반도체 다이 또는 컴포넌트들(104)은 비-활성 다이간 웨이퍼 영역 또는 소우 스트리트(106)에 의해 분리된 채로 웨이퍼(100) 상에 형성된다. 소우 스트리트(106)는 반도체 웨이퍼(100)를 개별 반도체 다이(104)로 싱귤레이팅하기 위한 절단 영역들을 제공한다. 일 실시예에서, 반도체 웨이퍼(100)는 100-450 밀리미터(mm)의 폭 또는 직경을 갖는다.
도 1b는 반도체 웨이퍼(100)의 부분의 단면도를 도시한다. 각각의 반도체 다이(104)는, 배면 또는 비-활성 표면(108) 및 다이 내에 형성되고 전기 설계 및 다이의 기능에 따라 전기적으로 상호연결된 능동 디바이스들, 수동 디바이스들, 도전 층들, 및 유전체 층들로서 구현되는 아날로그 또는 디지털 회로들을 포함하는 활성 표면(110)을 갖는다. 예를 들어, 회로는, 아날로그 회로들 또는 디지털 회로들 예컨대, 디지털 신호 프로세서(DSP), 주문형 집적 회로들(ASIC), 메모리 또는 다른 신호 프로세싱 회로를 구현하기 위해 활성 표면(110) 내에 형성되는 하나 이상의 트랜지스터들, 다이오드들 및 다른 회로 엘리먼트들을 포함할 수 있다. 반도체 다이(104)는 또한 RF 신호 프로세싱을 위해 인덕터들, 커패시터들 및 레지스터들과 같은 IPD들을 포함할 수 있다.
전기 도전 층(112)은 PVD, CVD, 전해 도금, 무전해 도금 프로세스 또는 다른 적합한 금속 증착 프로세스를 사용하여 활성 표면(110) 위에 형성된다. 도전 층(112)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag) 또는 다른 적합한 전기 도전 물질의 하나 이상의 층들일 수 있다. 도전 층(112)은 활성 표면(110) 상의 회로들에 전기적으로 연결되는 접촉 패드들로서 동작한다.
전기 도전 범프 물질은 증발, 전해 도금, 무전해 도금, 볼 드롭(ball drop) 또는 스크린 인쇄 프로세스를 사용하여 도전 층(112) 위에 증착된다. 범프 물질은 선택적인 플럭스 용액(flux solution)을 갖는 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 이들의 결합일 수 있다. 예를 들어, 범프 물질은 공융(eutectic) Sn/Pb, 하이-리드 솔더 또는 무연 솔더일 수 있다. 범프 물질은 적합한 부착 또는 본딩 프로세스를 사용하여 도전 층(112)에 본딩된다. 일 실시예에서, 범프 물질은 볼들 또는 범프들(114)을 형성하기 위해 물질의 용해점 위로 그 물질을 가열함으로써 재유동된다. 일 실시예에서, 범프(114)는 습윤 층, 배리어 층 및 접착 층을 갖는 언더 범프 금속화(UBM) 위에 형성된다. 범프(114)는 또한 도전 층(112)에 압착 본딩되거나 열압착 본딩될 수 있다. 범프(114)는 도전 층(112) 위에 형성될 수 있는 하나의 유형의 상호연결 구조를 나타낸다. 상호연결 구조는 또한 본드 와이어들, 도전 페이스트, 스터드 범프, 마이크로 범프 또는 다른 전기적 상호연결을 사용할 수 있다.
도 1c에서, 반도체 웨이퍼(100)는 톱날 또는 레이저 절단 툴(118)을 사용하여 소우 스트리트(106)를 통해 개별 반도체 다이(104)로 싱귤레이팅된다. 개별 반도체 다이(104)는 KGD 포스트 싱귤레이션의 식별을 위해 검사되고 전기적으로 테스트될 수 있다.
도 2a 내지 2j는 SIP 모듈 내의 반도체 컴포넌트들 주위에 배치되는 파티션 펜스와 직접 접촉하는 차폐 층을 형성하는 프로세스를 예시한다. 도 2a는 도전 층들(122) 및 절연 층(124)을 포함하는 기판(120)의 단면도를 도시한다. 도전 층(122)은 Al, Cu, Sn, Ni, Au, Ag, 또는 다른 적합한 전기 도전 물질의 하나 이상의 층들일 수 있다. 도전 층(122)은 기판(120)을 가로지르는 수평 전기적 상호연결 및 기판(120)의 표면(126)과 표면(128) 간의 수직 전기적 상호연결을 제공한다. 도전 층(122)의 부분들은 반도체 다이(104)의 설계 및 기능에 의존하여 전기적으로 공통적이거나 또는 전기적으로 격리될 수 있다. 절연 층(124)은 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 탄탈륨 5산화물(Ta2O5), 알루미늄 산화물(Al2O3), 솔더 레지스트, 폴리이미드, 벤조시클로부텐(BCB), 폴리벤즈옥사졸(PBO) 및 유사한 절연 및 구조적 특성들을 갖는 다른 물질들의 하나 이상의 층들을 포함한다. 절연 층(124)은 도전 층들(122) 간의 격리를 제공한다.
도 2b에서, 파티션 펜스 또는 덮개(130)는 기판(120)의 표면(126) 상의 도전 층(122)에, 예를 들어, 도전 페이스트로 본딩된다. 파티션 펜스(130)는 Al, Cu, Sn, Ni, Au, Ag, 또는 다른 적합한 도전 물질의 하나 이상의 층들일 수 있다. 대안적으로, 파티션 펜스(130)는 카보닐 철, 스테인레스 강, 니켈 은, 저-탄소 강, 실리콘-철 강, 포일, 도전성 수지, 카본-블랙, 알루미늄 플레이크 및 EMI, RFI 및 다른 디바이스 간 간섭의 영향들을 감소시킬 수 있는 다른 금속들 또는 합성물들일 수 있다. 파티션 펜스(130)는 도전 층(122)에 전기적으로 연결되어 외부 접지를 제공하고 기판(120)의 표면(126)으로부터 수직으로 뻗어 있다.
도 2c는 다이 부착 영역들(132a, 132b)을 포함하는 2 개의 섹션들로 기판(120)을 분할하기 위해 표면(126) 위에 배치된 파티션 펜스(130)의 평면도를 도시한다. 파티션 펜스(130)는 다이 부착 영역들(132a, 132b)의 길이를 따라 기판(120)을 가로 질러 뻗어 있다. 도 2d에 도시된 다른 실시예에서, 파티션 펜스(130)는 다이 부착 영역들(134a-134d)을 포함하는 4 개의 섹션들로 기판(120)을 분할한다. 파티션 펜스(130)는 다이 부착 영역들(134a-134d) 사이에서 기판(120)의 길이 및 폭을 가로질러 뻗어 있다. 일반적으로, 파티션 펜스(130)는 애플리케이션에 대해 필요한 만큼 많은 섹션들로 기판(120)을 분할하도록 배열될 수 있다. 기판(120)의 섹션들은 표면적이 동일하거나 표면적이 상이할 수 있다.
도 2e에서, 도 1c로부터의 반도체 다이(104)는 활성 표면(110) 및 범프들(114)이 표면(126)을 향해 배향되도록 픽 앤드 플레이스 동작(pick and place operation)을 사용하여 다이 부착 영역(132a) 위에 위치된다. 반도체 패키지(140)는 다이 부착 영역(132b) 위에 위치된다. 일 실시예에서, 반도체 패키지(140)는 도 1a 내지 도 1c 유사한, 반도체 기판으로부터 싱귤레이팅된 반도체 다이(142)를 포함한다. 반도체 다이(142)는 접착제(146)로 리드프레임(144)에 장착된다. 본드 와이어들(148)은 반도체 다이(142)를 리드프레임(144)의 단자들(150)에 연결한다. 인캡슐란트(152)는 반도체 다이(142), 본드 와이어(148) 및 리드프레임(144) 위에 증착된다. 대안적으로, 반도체 패키지(140)는 레지스터, 커패시터 및 인덕터와 같은 별도의 전기 디바이스 또는 IPD를 포함한다.
도 2f는 범프들(114)을 재유동시킴으로써 기판(120)의 다이 부착 영역(132a) 내의 도전 층(122)의 제 1 부분에 본딩된 반도체 다이(104)를 도시한다. 반도체 패키지(140)는 범프들 또는 도전 페이스트(154) 또는 접착제(156)로 기판(120)의 다이 부착 영역(132b) 내의 도전 층(122)의 제 2 부분에 본딩된다. 파티션 펜스(130)는 반도체 다이(104) 및 반도체 패키지(140) 위에 뻗어 있고 반도체 다이와 반도체 패키지 사이에 물리적 및 전기적 분리를 제공한다. 파티션 펜스(130)는 반도체 다이(104)를 다이 부착 영역(132a)에 그리고 반도체 패키지(140)를 다이 부착 영역(132b)에 본딩한 후에 기판(120)의 표면(126) 상의 도전 층(122)에 본딩될 수 있다. 반도체 다이(104) 및 반도체 패키지(140)는 기판(120)의 다이 부착 영역들(132a-132b) 위에 배치될 수 있는 다양한 반도체 또는 전기적 컴포넌트들을 나타낸다. 다른 반도체 또는 전기적 컴포넌트들은 반도체 모듈 및 레지스터, 커패시터 및 인덕터와 같은 별도의 전기 디바이스를 포함한다.
도 2g는 반도체 컴포넌트들 사이의 물리적 및 전기적 격리를 제공하는 파티션 펜스(130)를 갖는 기판(120)에 본딩된 반도체 다이(104) 및 반도체 패키지(140)의 평면도를 도시한다. 파티션 펜스(130)는 반도체 다이(104) 및 반도체 패키지(140)의 길이를 따라 기판(120)을 가로 질러 뻗어 있다.
도 2h에서, 인캡슐란트 또는 몰딩 화합물(160)이 페이스트 인쇄, 압축 몰딩, 트랜스퍼 몰딩, 액체 인캡슐란트 몰딩, 진공 라미네이션, 스핀 코팅 또는 다른 적합한 애플리케이터(applicator)를 사용하여 반도체 다이(104), 반도체 패키지(140), 파티션 펜스(130) 및 기판(120) 위에 증착된다. 인캡슐란트(160)는 필러(filler)를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트 또는 적절한 필러를 갖는 폴리머와 같은 폴리머 복합 물질일 수 있다. 인캡슐란트(160)는 비-도전성이고, 구조적 지지를 제공하며, 외부 엘리먼트들 및 오염물로부터 반도체 디바이스를 환경적으로 보호한다. 특히, 인캡슐란트(160)는 파티션 펜스, 반도체 다이 및 반도체 패키지를 기판에 본딩한 후에 반도체 다이(104), 반도체 패키지(140), 파티션 펜스(130) 및 기판(120) 위에 증착된다. 인캡슐란트(160)는 일정 두께로 파티션 펜스(130)의 표면(162)을 커버하도록 증착된다.
반도체 다이(104) 또는 반도체 패키지(140)는 EMI, RFI, 고조파 왜곡 및 디바이스 간 간섭에 민감하거나 이를 생성하는 IPD들을 포함할 수 있다. 예를 들어, 반도체 다이(104) 또는 반도체 패키지(140) 내에 포함되는 IPD들은 공진기들, 고역-통과 필터들, 저역-통과 필터들, 대역-통과 필터들, 대칭 Hi-Q 공진 변압기들 및 튜닝 커패시터들과 같은 고주파수 애플리케이션들에 필요한 전기적 특성을 제공한다. 다른 실시예에서, 반도체 다이(104)는 고주파수에서 스위칭하는 디지털 회로를 포함하며, 이는 반도체 패키지(140) 내의 IPD의 동작을 간섭할 수 있다. 다른 실시예에서, 반도체 다이(104)는 제 1 동작 전압을 갖고 반도체 패키지(140)는 제 2 동작 전압을 가지며, 여기서 제 2 동작 전압은 제 1 동작 전압보다 상당히 크거나, 그 반대도 가능하다.
파티션 펜스(130)는 반도체 다이(104)와 반도체 패키지(140) 사이의 크로스-토크 또는 간섭, 예를 들어, EMI 또는 RFI를 감소시킨다. 파티션 펜스(130)는 또한 반도체 다이(104)와 반도체 패키지(140) 사이의 물리적 및 전기적 격리를 제공한다.
도 2i에서, 인캡슐란트(160)의 일부 및 파티션 펜스(130)의 일부는 파티션 펜스(130)의 표면(167) 및 인캡슐란트(152)의 표면(168)을 노출시키도록 그라인더(164)에 의해 제거된다. 그라인더(164)는 추가로, 인캡슐란트(160)의 표면(166), 파티션 펜스(130)의 표면(167) 및 인캡슐란트(152)의 표면(168)을 평탄화한다. 대안적으로, 표면들(166-168)을 평탄화하고 파티션 펜스(130)의 표면(167) 및 인캡슐란트(152)의 표면(168)을 노출시키기 위해, 인캡슐란트(160)의 일부 및 파티션 펜스(130)의 일부가 에칭 프로세스 또는 레이저 직접 절삭(LDA; laser direct ablation)에 의해 제거된다.
도 2j에서, 차폐 층(170)이 인캡슐란트(160)의 표면(166), 파티션 펜스(130)의 표면(167), 인캡슐란트(152)의 표면(168) 위에 형성된다. 차폐 층(170)은 Al, Cu, Sn, Ni, Au, Ag, 또는 다른 적합한 도전 물질의 하나 이상의 층들일 수 있다. 대안적으로, 차폐 층(160)은 카보닐 철, 스테인레스 강, 니켈 은, 저-탄소 강, 실리콘-철 강, 포일, 도전성 수지, 카본-블랙, 알루미늄 플레이크 및 자속 B 필드들, EMI, RFI 및 다른 디바이스 간 간섭의 영향들을 감소시킬 수 있는 다른 금속들 또는 합성물들일 수 있다. 특히, 차폐 층(170)은 외부 접지에 대한 파티션 펜스(130)의 표면(167)과 직접 접촉한다. 차폐 층(170) 및 파티션 펜스(130)는 반도체 다이(104) 및 반도체 패키지(140)의 물리적 및 전기적 격리를 위한 밀봉된 구획들을 형성한다. 또한, 차폐 층(170)은 인캡슐란트(160)의 측 표면들(172) 및 기판(120)의 측 표면들(174)을 커버한다.
도 3은 기판(120)에 본딩된 반도체 다이(104) 및 반도체 패키지(140)를 포함하는 SIP 모듈(180)을 예시한다. 전기 도전 범프 물질은 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 인쇄 프로세스를 사용하여 표면(128) 상의 도전 층(122) 위에 증착된다. 범프 물질은 선택적인 플럭스 용액(flux solution)을 갖는 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 이들의 결합일 수 있다. 예를 들어, 범프 물질은 공융(eutectic) Sn/Pb, 하이-리드 솔더 또는 무연 솔더일 수 있다. 범프 물질은 적합한 부착 또는 본딩 프로세스를 사용하여 도전 층(122)에 본딩된다. 일 실시예에서, 범프 물질은 볼들 또는 범프들(184)을 형성하기 위해 물질의 용해점 위로 그 물질을 가열함으로써 재유동된다. 일 실시예에서, 범프(184)는 습윤 층, 배리어 층 및 접착 층을 갖는 언더 범프 금속화(UBM) 위에 형성된다. 범프(184)는 또한 도전 층(122)에 압착 본딩되거나 열압착 본딩될 수 있다. 범프(184)는 도전 층(122) 위에 형성될 수 있는 하나의 유형의 상호연결 구조를 나타낸다. 상호연결 구조는 또한 본드 와이어들, 도전 페이스트, 스터드 범프, 마이크로 범프 또는 다른 전기적 상호연결을 사용할 수 있다.
파티션 펜스(130) 및 차폐 층(170)의 결합은 EMI, RFI 및 다른 디바이스 간 간섭의 영향을 감소시키기 위한 물리적 및 전기적 격리를 위해 반도체 다이(104) 및 반도체 패키지(140)를 구획화한다. 인캡슐란트(160) 상의 그라인딩 동작은 SIP 모듈(180)의 두께를 감소시키고 차폐 층(170)을 형성하기 위한 평면 표면(166-168)을 제공한다. 그라인딩 동작 후에, 차폐 층(170)은 파티션 펜스(130)의 표면(167)과 직접 접촉하여 차폐 층과 파티션 펜스 사이의 전기적 연결을 단순화한다. 차폐 층(170)과 파티션 펜스(130) 사이의 직접적인 전기적 연결은 SIP 모듈(180)의 격리 특성을 강화하고 제조 비용을 감소시킨다.
도 4는 SIP 모듈(180)을 포함해서, PCB(202)의 표면 상에 장착된 복수의 반도체 패키지들을 갖는 칩 캐리어 기판 또는 PCB(202)를 갖는 전자 디바이스(200)를 예시한다. 전자 디바이스(200)는 애플리케이션에 의존하여 하나의 유형의 반도체 패키지 또는 다수의 유형들의 반도체 패키지들을 가질 수 있다.
전자 디바이스(200)는 하나 이상의 전기적 기능들을 수행하기 위해 반도체 패키지들을 사용하는 자립형 시스템일 수 있다. 대안적으로, 전자 디바이스(200)는 보다 큰 시스템의 서브컴포넌트일 수 있다. 예를 들어, 전자 디바이스(200)는 태블릿, 셀룰러 전화, 디지털 카메라, 통신 시스템, 또는 다른 전자 디바이스의 부분일 수 있다. 대안적으로, 전자 디바이스(200)는 그래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터에 삽입될 수 있는 다른 신호 프로세싱 카드일 수 있다. 반도체 패키지는 마이크로프로세서들, 메모리들, ASIC, 로직 회로들, 아날로그 회로들, RF 회로들, 별도의 디바이스들 또는 다른 반도체 다이 또는 전기 컴포넌트들을 포함할 수 있다. 소형화 및 중량 감소는 제품이 시장에서 수용되기 위해 필수적이다. 반도체 디바이스들 간의 거리는 더 높은 밀도를 달성하기 위해 감소될 수 있다.
도 4에서, PCB(202)는 PCB 상에 장착된 반도체 패키지의 구조적지지 및 전기적 상호연결을 위한 일반적인 기판을 제공한다. 도전성 신호 트레이스들(204)은 증발, 전해 도금, 무전해 도금, 스크린 인쇄 또는 다른 적합한 금속 증착 프로세스를 사용하여 PCB(202)의 표면 상에 또는 그의 층들 내부에 형성된다. 신호 트레이스들(204)은 반도체 패키지들, 장착된 컴포넌트들 및 다른 외부 시스템 컴포넌트들 각각 사이에서 전기 통신을 제공한다. 트레이스(204)는 또한 반도체 패키지들 각각에 전력 및 접지 연결을 제공한다.
일부 실시예에서, 반도체 디바이스는 2개의 패키징 레벨을 갖는다. 제 1 레벨 패키징은 반도체 다이를 중간 기판에 기계적으로 그리고 전기적으로 부착하기 위한 기술이다. 제 2 레벨 패키징은 중간 기판을 PCB에 기계적으로 그리고 전기적으로 부착하는 것을 포함한다. 다른 실시예에서, 반도체 디바이스는 다이가 PCB에 기계적으로 그리고 전기적으로 직접 장착되는 제 1 레벨 패키징만을 가질 수 있다.
예시를 위해, 본드 와이어 패키지(206) 및 플립 칩(208)을 포함하는 여러 유형들의 제 1 레벨 패키징이 PCB(202) 상에 도시된다. 부가적으로, 볼 그리드 어레이(BGA)(210), 볼 칩 캐리어(BCC)(212), 랜드 그리드 어레이(LGA)(216), 멀티-칩 모듈(MCM)(218), 쿼드 플랫 비-리드 패키지(QFN)(220), 쿼드 플랫 패키지(222), 임베디드 웨이퍼 레벨 볼 그리드 어레이(eWLB)(224) 및 웨이퍼 레벨 칩 스케일 패키지(WLCSP)(226)를 포함하는 여러 유형의 제 2 레벨 패키징이 PCB(202) 상에 장착된 것으로 도시된다. 일 실시예에서, eWLB(224)는 팬-아웃(fan-out) 웨이퍼 레벨 패키지(Fo-WLP)이고 WLCSP(226)는 팬-인 웨이퍼 레벨 패키지(Fi-WLP)이다. 시스템 요건들에 의존하여, 제 1 및 제 2 레벨 패키징 스타일들의 임의의 결합으로 구성된 반도체 패키지들의 임의의 결합은 물론, 다른 전자 컴포넌트가 PCB(202)에 연결될 수 있다. 일부 실시예들에서, 전자 디바이스(200)는 단일 부착 반도체 패키지를 포함하는 반면에, 다른 실시예들은 다수의 상호연결된 패키지들을 필요로 한다. 단일 기판 위에 하나 이상의 반도체 패키지들을 결합함으로써, 제조자들은 사전-제작된 컴포넌트들을 전자 디바이스들 및 시스템들에 통합시킬 수 있다. 반도체 패키지들은 정교한 기능성을 포함하기 때문에, 전자 디바이스들은 덜 비싼 컴포넌트들 및 능률적인(streamlined) 제조 프로세스를 사용하여 제조될 수 있다. 결과적인 디바이스들은 고장날 가능성이 적고 제조하기에 덜 비싸서, 소비자들에 대한 비용을 낮춘다.
본 발명의 하나 이상의 실시예들이 상세히 예시되었지만, 당업자들은 다음의 청구항들에 기술된 바와 같은 본 발명의 범위를 벗어나지 않고 이들 실시예들에 대한 변형들 및 적응들이 이루어질 수 있다는 것일 인지할 것이다.

Claims (15)

  1. 반도체 디바이스를 제조하는 방법으로서,
    기판을 제공하는 단계;
    상기 기판 상의 제 1 부착 영역과 제 2 부착 영역 사이에 파티션 펜스(partition fence)를 배치하는 단계-상기 파티션 펜스 저부 표면이 파티션 펜스를 위한 구조적 지지로서 도전 페이스트(conductive paste)로, 기판상의 접촉 패드에 부착되고, 상기 접촉 패드는 파티션 펜스 폭 보다 넓음-;
    상기 기판 상의 상기 제 1 부착 영역 위에 제 1 전기적 컴포넌트를 배치하는 단계;
    상기 기판 상의 상기 제 2 부착 영역 위에 제 2 전기적 컴포넌트를 배치하는 단계 - 상기 제 2 전기적 컴포넌트의 배치가,
    (a) 리드프레임(144)을 제공하고, (b) 상기 리드프레임(144) 위에 반도체 다이(142)를 배치하고, (c) 본드 와이어(148)로 반도체 다이(142)와 리드프레임 단자(150) 사이를 연결하고, (d) 상기 반도체 다이(142), 리드프레임(144) 그리고 상기 본드 와이어(148) 위로 제1 인캡슐란트를 배치함에 의해 제공됨 -;
    상기 기판, 제 1 전기적 컴포넌트, 제1 인캡슐란트를 갖는 제2 전기적 컴포넌트 및 파티션 펜스 위에 제2 인캡슐란트를 증착하는 단계;
    상기 제2 인캡슐란트 일부를 제거하여 파티션 펜스 상부 표면과 제1 인캡슐란트 상부 표면을 노출시키고, 반도체 디바이스를 가로질러 제2 인캡슐란트 상부 표면을 상기 상기 파티션 펜스 및 제1 인캡슐란트 상부 표면과 동일 평면 표면을 만드는 단계;
    그리고
    상기 제2 인캡슐란트와 제1 인캡슐란트의 동일 평면 표면 위에 그리고 상기 파티션 펜스 표면과 접촉하여 차폐 층을 형성하는 단계를 포함하는 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서, 상기 파티션 펜스는 상기 제 1 전기적 컴포넌트 및 상기 제 2 전기적 컴포넌트의 길이를 따라 뻗어 있는, 반도체 디바이스를 제조하는 방법.
  3. 제1항에 있어서, 상기 파티션 펜스는 상기 제 1 전기적 컴포넌트 및 상기 제 2 전기적 컴포넌트 위에 뻗어 있는, 반도체 디바이스를 제조하는 방법.
  4. 제1항에 있어서, 상기 접촉 패드가 파티션 펜스 폭 보다 넓은, 반도체 디바이스를 제조하는 방법.
  5. 반도체 디바이스를 제조하는 방법으로서,
    기판을 제공하는 단계;
    상기 기판상의 제1 부착 영역위에 제1 전기적 컴포넌트를 배치하는 단계;
    상기 기판상의 제2 부착 영역위에 제2 전기적 컴포넌트를 배치하는 단계 - 상기 제 2 전기적 컴포넌트의 배치가,
    (a) 리드프레임(144)을 제공하고, (b) 상기 리드프레임(144) 위에 반도체 다이(142)를 배치하고, (c) 본드 와이어(148)로 반도체 다이(142)와 리드프레임 단자(150) 사이를 연결하고, (d) 상기 반도체 다이(142),리드프레임(144) 그리고 상기 본드 와이어(148) 위로 제1 인캡슐란트를 배치함에 의해 제공됨 -;
    상기 제1 전기적 컴포넌트와 제2 전기적 컴포넌트 사이에 파티션 펜스를 배치하는 단계- 상기 파티션 펜스의 저부 표면이 파티션 펜스를 위한 구조적 지지로서 도전 페이스트(conductive paste)로, 기판 상의 접촉 패드에 접착됨-;
    기판, 제1 전기적 컴포넌트, 제2 전기적 컴포넌트, 제1 인캡슐란트 및 파티션 펜스 위에 제2 인캡슐란트를 증착하는 단계 - 상기 제2 인캡슐란트 일부가 제거되어 제2 인캡슐란트 상부 표면이 파티션 펜스 상부 표면과 제1 인캡슐란트 상부 표면을 노출시키고, 제1 전기적 컴포넌트, 제1 인캡슐란트 및 파티션 펜스를 가로질러 제2 인캡슐란트 표면을 동일 평면 표면으로 만들도록 하는 단계; 그리고
    상기 제2 인캡슐란트의 동일 평면 표면 위에 그리고 상기 파티션 펜스 표면과 접촉하여 차폐 층을 형성하는 단계를 포함하는 반도체 디바이스를 제조하는 방법;를 포함하는,
    반도체 디바이스를 제조하는 방법.
  6. 제5항에 있어서, 파티션 펜스 표면을 노출시키기 위해 인캡슐란트 일부를 제거하는 단계를 더욱 포함하는, 반도체 디바이스를 제조하는 방법.
  7. 제5항에 있어서, 상기 파티션 펜스는 제 1 전기적 컴포넌트의 높이 및 제 2 전기적 컴포넌트의 높이보다 큰 기판 위 높이까지 뻗어 있고, 상기 파티션 펜스는 제 1 전기적 컴포넌트의 길이 및 제 2 전기적 컴포넌트의 길이보다 긴 길이만큼 뻗어 있는, 반도체 디바이스를 제조하는 방법.
  8. 제5항에 있어서, 기판 위에 도전 층을 형성하는 단계 - 상기 파티션 펜스는 상기 도전 층에 전기적으로 연결됨 - 를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  9. 제 5항에 있어서, 상기 접촉 패드가 파티션 펜스 폭 보다 더 넓은, 반도체 디바이스를 제조하는 방법.
  10. 반도체 디바이스로서,
    기판;
    상기 기판의 제1 부착영역 위에 배치된 제 1 전기적 컴포넌트;
    상기 기판의 제2 부착영역 위에 배치된 제 2 전기적 컴포넌트;
    상기 제 1 전기적 컴포넌트와 상기 제 2 전기적 컴포넌트 사이에 배치되는 파티션 펜스 - 상기 파티션 펜스 저부 표면이 파티션 펜스를 위한 구조적 지지로서 도전 페이스트(conductive paste)로, 기판상의 접촉 패드에 부착됨-;
    제1 인캡슐란트를 갖는 제2 전기적 컴포넌트 - 상기 제2 전기적 컴포넌트가,
    (a) 리드프레임(144)을 제공하고, (b) 상기 리드프레임(144) 위에 반도체 다이(142)를 배치하고, (c) 본드 와이어(148)로 반도체 다이(142)와 리드프레임 단자(150) 사이를 연결하고, (d) 상기 반도체 다이(142), 리드프레임(144) 그리고 상기 본드 와이어(148) 위로 제1 인캡슐란트를 배치함에 의해 제공됨 -
    상기 기판, 상기 제 1 전기적 컴포넌트, 상기 제1 인캡슐란트를 갖는 상기 제 2 전기적 컴포넌트 및 상기 파티션 펜스 위에 증착되는 제2 인캡슐란트- 상기 제2 인캡슐란트 표면이 상기 제 1 전기적 컴포넌트 및 상기 파티션 펜스를 가로질러 동일 평면이며, 상기 파티션 펜스의 표면이 제2 인캡슐란트로부터 노출됨-; 그리고
    상기 제2 인캡슐란트 동일 평면 위에 형성되는 차폐 층 - 상기 차폐 층은 파티션 펜스 상부 표면과 직접 물리적으로 접촉하고, 제2 인캡슐란트의 측면 표면 및 제1 인캡슐란트 표면과도 직접 접촉함 - 을 포함하는, 반도체 디바이스.
  11. 제10항에 있어서, 상기 파티션 펜스는 상기 제 1 전기적 컴포넌트 및 상기 제 2 전기적 컴포넌트의 길이를 따라 뻗어 있는, 반도체 디바이스.
  12. 제10항에 있어서, 상기 파티션 펜스는 상기 제 1 전기적 컴포넌트 및 상기 제 2 전기적 컴포넌트 위에 뻗어 있는, 반도체 디바이스.
  13. 제10항에 있어서, 상기 제 1 전기적 컴포넌트는 집적 수동 디바이스(integrated passive device)를 포함하는, 반도체 디바이스.
  14. 제10항에 있어서, 상기 제 2 전기적 컴포넌트는 반도체 다이를 포함하는, 반도체 디바이스.
  15. 제10항에 있어서, 상기 접촉 패드는 파티션 펜스의 폭 보다 넓은, 반도체 디바이스.
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