KR20240025460A - 재분배층을 사용한 모듈-인-패키지 구조 형성 반도체 디바이스 및 그 제조 방법 - Google Patents

재분배층을 사용한 모듈-인-패키지 구조 형성 반도체 디바이스 및 그 제조 방법 Download PDF

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KR20240025460A
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KR
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rdl
semiconductor package
semiconductor
conductive
component
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KR1020230103863A
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이건혁
장유정
김가은
노영욱
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스태츠 칩팩 피티이. 엘티디.
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    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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Abstract

반도체 디바이스는 제1 반도체 패키지, 제2 반도체 패키지 및 RDL을 갖는다. 제1 반도체 패키지는 RDL의 제1 표면 위에 배치되고, 제2 반도체 패키지는 RDL의 제1 표면 맞은편 측면에 있는 RDL의 제2 표면 위에 배치된다. 한 캐리어가 RDL의 제 2 표면 위에 배치되고, 제 1 반도체 패키지를 RDL의 제 1 표면 위에 배치한 후에 제거된다. 제1 반도체 패키지는 기판, 기판 위에 형성된 복수의 전도성 기둥, 기판 위에 배치된 전기 컴포넌트, 그리고 전도성 기둥 및 전기 컴포넌트 주위에 증착된 인캡슐런트를 포함한다. 한 차폐 프레임이 전기 컴포넌트 주위에 배치될 수 있다. 한 안테나는 제1 반도체 패키지 위에 배치될 수 있다. 인캡슐런트의 일부가 인캡슐런트 표면을 평탄화하고 전도성 기둥을 노출시키기 위해 제거된다.

Description

재분배층을 사용한 모듈-인-패키지 구조 형성 반도체 디바이스 및 그 제조 방법{semiconductor device and method of forming a module-in-package structure using a redistribution layer}
본 발명은 일반적으로 반도체 디바이스에 관한 것으로, 보다 상세하게는 재분배층을 사용하는 모듈-인-패키지 구조 형성 반도체 디바이스 및 그 형성 방법에 대한 것이다.
반도체 디바이스는 현대 전자 제품에서 흔히 볼 수 있다. 반도체 디바이스는 신호 처리, 고속 계산, 전자기 신호 송수신, 전기 디바이스 제어, 광 전기, 그리고 텔레비전 디스플레이용 시각적 이미지 생성과 같은 광범위한 기능을 수행한다. 반도체 디바이스는 통신, 전력 변환, 네트워크, 컴퓨터, 엔터테인먼트 및 소비자 제품 분야에서 사용된다. 반도체 디바이스는 군용 애플리케이션, 항공, 자동차, 산업용 컨트롤러 및 사무 장비에서도 찾아볼 수 있다.
하나 이상의 반도체 다이가 반도체 패키지 내에 집적되어, 작은 공간에서 밀도를 높이고 전기적 기능을 확장할 수 있다. 5G 통신과 같은 애플리케이션의 고성능, 고집적화 및 소형화가 추세이다. 그러나 애플리케이션을 위해 어셈블되어야 하는 패키지와 기능의 수가 많기 때문에 모듈의 크기가 커진다. 대형 모듈을 설계할 때 열 관리도 문제가 된다. 모듈 내 패키지 사이의 리드(lead) 길이가 길어지면 전파 지연과 전송 손실이 증가한다.
도 1a-1c는 쏘우 스트리트(saw street)에 의해 분리된 복수의 반도체 다이를 갖는 반도체 웨이퍼를 도시한다.
도 2a-2f는 전기 컴포넌트와 전도성 기둥이 제1 상호 접속 기판 위에 배치된 제1 반도체 패키지를 형성하는 공정을 도시한다;
도 3a-3c는 전기 컴포넌트와 전도성 기둥이 제2 상호 접속 기판 위에 배치된 제2 반도체 패키지를 형성하는 공정을 도시한다;
도 4a-4b는 임시 캐리어 위에 배치된 RDL을 형성하는 공정을 도시한다;
도 5a-5d는 RDL의 맞은편 측면에 제1 반도체 패키지와 제2 반도체 패키지를 배치하는 공정을 도시한다;
도 6a-6j는 제1 반도체 패키지와 제2 반도체 패키지를 RDL의 맞은편 측면에 부착하는 다양한 방법을 도시한다;
도 7a-7d는 제1 반도체 패키지와 제2 반도체 패키지를 RDL의 맞은편 측면에 배치하는 또 다른 공정을 도시한다;
도 8a-8e는 제1 반도체 패키지와 제2 반도체 패키지를 RDL의 맞은편 측면에 배치하는 또 다른 공정을 도시한다;
도 9a-9c는 전기 컴포넌트 주위에 차폐 프레임이 있는 MiP를 도시한다;
도 10은 패키지 위에 안테나가 배치된 MiP를 도시한다;
도 11은 패키지 위에 대체 안테나가 배치된 MiP를 도시한다;
도 12는 전기 컴포넌트를 통해 형성된 전도성 비아가 있는 MiP를 도시한다;
도 13은 인쇄 회로 기판(PCB)의 표면에 배치된 상이한 유형의 패키지를 갖는 인쇄 회로 기판(PCB)을 도시한다.
본 발명은 숫자가 동일하거나 유사한 요소를 나타내는 도면을 참조하여 다음 설명에서 하나 이상의 실시 예로 설명된다. 본 발명은 본 발명의 목적을 달성하기 위한 최선의 형태의 관점에서 설명되지만, 첨부된 청구범위에 의해 정의된 발명 및 다음 상세한 설명 및 도면에 의해 뒷받침되는 이들의 등가물에 의해 정의되는 본 발명의 사상 및 범위 내에 포함될 수 있는 대안, 수정 및 등가물을 포함하도록 의도됨을 당업자는 이해할 것이다. 본 명세서에서 사용되는 "반도체 다이"라는 용어는 단어의 단수형 및 복수형을 모두 지칭하므로, 단일 반도체 디바이스 및 다중 반도체 디바이스 모두를 지칭할 수 있다.
반도체 디바이스는 일반적으로 프론트-엔드 제조 및 백엔드 제조의 두 가지 복잡한 제조 프로세스를 사용하여 제조된다. 프론트 엔드 제조는 반도체 웨이퍼의 표면에 다수의 다이를 형성하는 것을 포함한다. 웨이퍼의 각 다이는 기능적 전기 회로를 형성하기 위해 전기적으로 연결되는 능동 및 수동 전기 컴포넌트를 포함한다. 트랜지스터 및 다이오드와 같은 능동 전기 컴포넌트는 전류의 흐름을 제어하는 기능이 있다. 커패시터, 인덕터 및 저항과 같은 수동 전기 컴포넌트는 전기 회로 기능을 수행하는 데 필요한 전압과 전류 사이의 관계를 생성한다.
백-엔드 제조(Back-end manufacturing)는 완성된 웨이퍼를 개별 반도체 다이로 절단하거나 싱귤레이팅하고 구조적 지지, 전기적 상호 연결 및 환경적 격리를 위해 반도체 다이를 패키징하는 것을 지칭한다. 반도체 다이를 싱귤레이팅하기 위해 웨이퍼는 쏘우 스트리트(saw street) 또는 스크라이브(scribe)라고 불리는 웨이퍼의 비기능 영역을 따라 스코어링되고 절단된다. 웨이퍼는 레이저 절단 도구 또는 톱날을 사용하여 개별화된다. 싱귤레이션 후에, 개별 반도체 다이는 다른 시스템 컴포넌트와의 상호 연결을 위한 핀 또는 접촉 패드를 포함하는 패키지 기판 상에 배치된다. 반도체 다이 위에 형성된 접촉 패드는 패키지 내의 접촉 패드에 연결된다. 전기 연결은 도전층, 범프, 스터드 범프, 도전성 페이스트 또는 와이어본드로 이루어질 수 있다. 물리적 지지와 전기적 절연을 제공하기 위해 패키지 위에 인캡슐런트 또는 기타 몰딩 재료가 증착된다. 그런 다음 완성된 패키지를 전기 시스템에 삽입하고 반도체 디바이스의 기능을 다른 시스템 컴포넌트에서 사용할 수 있게 된다.
도 1a는 구조적 지지를 위해 실리콘, 게르마늄, 인화알루미늄, 비화알루미늄, 비소화갈륨, 질화갈륨, 인화인듐, 탄화규소, 또는 다른 벌크 재료와 같은 베이스 기판 재료(102)를 갖는 반도체 웨이퍼(100)를 도시한다. 복수의 반도체 다이 또는 전기 컴포넌트(104)는 비활성 다이 간 웨이퍼 영역 또는 쏘우 스트리트(106)에 의해 분리된 웨이퍼(100) 상에 형성된다. 쏘우 스트리트(saw street)(106)는 반도체 웨이퍼(100)를 개별 반도체 다이(104)로 싱귤레이트하기 위한 절단 영역을 제공한다. 일 실시 예에서, 반도체 웨이퍼(100)는 100-450 밀리미터(mm)의 폭 또는 직경을 갖는다.
도 1b는 반도체 웨이퍼(100)의 일부에 대한 단면도를 도시한다. 각각의 반도체 다이(104)는 후면 또는 비활성 표면(108) 및 능동 소자, 수동 소자, 도전층, 다이 내부에 형성되고 다이의 전기적 설계 및 기능에 따라 전기적으로 상호 접속된 유전체 층으로 구현되는 아나로그 및 디지털 회로를 활성 표면(110)을 갖는다. 예를 들어, 회로는 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 메모리, 또는 다른 신호 처리 회로와 같은, 아날로그 또는 디지털 회로를 구현하기 위해, 활성 표면(110) 내에 형성된 하나 이상의 트랜지스터, 다이오드 및 다른 회로 요소를 포함한다. 반도체 다이(104)는 또한 RF 신호 처리를 위해 인덕터, 커패시터 및 저항과 같은 IPD를 포함할 수 있다.
전기 도전층(112)은 PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 다른 적절한 금속 증착 공정을 사용하여 활성 표면(110) 위에 형성된다. 도전층(112)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 또는 다른 적절한 전기 전도성 재료의 하나 이상의 층일 수 있다. 도전층(112)은 활성 표면(110) 상에서 회로에 전기적으로 연결된 접촉 패드로서 작동한다.
전기 도전성 범프 재료는 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 인쇄 공정을 사용하여 도전층(112) 위에 증착된다. 범프 재료는 선택적인 플럭스 솔루션을 갖는, Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 땜납, 그리고 이들의 조합일 수 있다. 예를 들어, 범프 재료는 유텍틱(eutectic) Sn/Pb, 고연 땜납(high-lead solder) 또는 무연 땜납(lead-free solder)일 수 있다. 상기 범프 재료는 적절한 부착 또는 본딩 프로세스를 사용하여 도전층(112)에 본딩된다. 한 실시 예에서, 범프 재료는 볼 또는 범프(114)를 형성하기 위해 재료를 융점 이상으로 가열함으로써 리플로우 될 수 있다. 한 실시 예에서, 범프(114)는 선택적으로 습윤층, 장벽층, 및 접착 층을 갖는 하부 범프 금속화(UBM) 위에 형성된다. 범프(114)는 또한 도전층(112)에 압축 본딩되거나 열압착 본딩될 수 있다. 범프(114)는 도전층(112) 위에 형성될 수 있는 한 유형의 상호 연결 구조를 나타낸다. 상기 상호 연결 구조는 또한 본드 와이어, 도전성 페이스트, 스터드 범프, 마이크로 범프, 또는 기타 전기적 상호 접속을 사용할 수 있다.
도 1c에서, 반도체 웨이퍼(100)는 톱날 또는 레이저 절단 도구(118)를 사용하여 톱 스트리트(106)를 통해 개별 반도체 다이(104)로 싱귤레이트된다. 싱귤레이션 이후 개별 반도체 다이(104)는 알려진 잘 작동하는 다이 또는 알려진 잘 작동하는 유닛(KGD/ KGU)의 식별을 위해 검사되고 전기적으로 테스트될 수 있다.
도 2a-2f는 전기 컴포넌트와 전도성 기둥이 상호 접속 기판 위에 배치된 제1 반도체 패키지를 형성하는 공정을 도시한다. 도 2a는 도전층(122) 및 절연층(124)을 포함하는 상호 접속 기판(120)의 단면도를 도시한다. 도전층(122)은 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적합한 전기 전도성 재료의 하나 이상의 층일 수 있다. 도전층은 PVD, CVD, 전해 도금, 무전해 도금 프로세스 또는 기타 적합한 금속 증착 프로세스를 사용하여 형성될 수 있다. 도전층(122)은 기판(120)에 걸친 수평 전기 상호접속 및 기판(120)의 상부 표면(126)과 하부 표면(128) 사이의 수직 전기 상호접속을 제공한다. 도전층(122)의 일부는 반도체 다이(104)의 설계 및 기능에 따라 전기적으로 공통이거나 전기적으로 격리될 수 있다. 절연층(120)은 규산화 실리콘(SiO2), 질화 실리콘(Si3N4), 산화질소 실리콘(SiON), 탄탈룸 오산화물(Ta2O5), 알루미늄 산화물(Al2O3), 포토레지스트, 폴리이미드, 벤젠싸이클로부텐(BCB), 폴리벤조아자올(PBO) 및 유사한 절연 및 구조적 특성을 가진 다른 물질의 한 개 이상의 층을 포함한다. 절연층은 PVD, CVD, 인쇄, 적층, 스핀 코팅, 분무 코팅, 소결 또는 열 산화를 사용하여 형성될 수 있다. 절연층(124)은 도전층(122)들 사이의 격리를 제공 한다. 한 실시 예에서, 기판(120)은 PCB 또는 상호 접속 기판이다.
도 2b에서, 복수의 전도성 기둥 또는 기둥들(130)은 상호 접속 기판(120)의 표면(126)의 도전층(122) 상에 형성된다. 포토레지스트는 표면(126) 상에 형성될 수 있다. 포토레지스트는 전도성 기둥(130)의 위치에 비아를 형성하도록 에칭된다. 상기 비아는 전도성 재료로 채워지고 포토레지스트는 전도성 기둥(130)을 남기고 제거된다. 전도성 기둥(130)은 Al, Cu, Sn, Ni, Au, Ag 또는 기타 적절한 전기 전도성 재료일 수 있다. 일 실시예에서, 전도성 기둥(130)은 높이(H1)가 100mm이다.
복수의 전기 컴포넌트(136a-136c)들은 상호 접속 기판(120)의 표면(126)에 배치되고 도전층(122)에 전기적 및 기계적으로 연결된다. 전기 컴포넌트(136a-136c)들은 각각 픽 앤 플레이스 동작을 사용하여 기판(120) 상에 배치된다. 예를 들어, 전기 컴포넌트(136a)는 범프(114)가 기판(120)의 표면(126)을 향하도록 배향된 도 1c의 반도체 다이(104)와 유사할 수 있다. 전기 컴포넌트(136b 및 136c)는 다른 형태 및 기능으로 도 1a-1c 의 반도체 다이(104)와 유사하게 제조될 수 있다. 선택적으로, 전기 컴포넌트(136a-136c)는 다른 반도체 다이, 반도체 패키지, 표면 장착 장치, 개별 전기 디바이스 또는 다이오드, 트랜지스터, 저항, 커패시터 및 인덕터와 같은 IPD를 포함할 수 있다.
전기 컴포넌트(136a-136c)는 상호 접속 기판(120)의 표면(126)과 접촉하게 되고 범프(114)는 리플로우된다. 도 2c는 기판(120)의 도전층(122)에 전기적 및 기계적으로 연결된 전기 컴포넌트(136a-136c)들을 도시한다. 선택적으로, 전도성 기둥(130)은 전기 컴포넌트(136a-136c)들을 실장한 후에 형성될 수 있다.
도 2d에서, 인캡슐런트 또는 몰딩 컴파운드(140)는 페이스트 프린팅, 압축 몰딩, 트랜스퍼 몰딩, 액상 캡슐 런트 몰딩, 진공 라미네이션, 스핀 코팅 또는 기타 적절한 도포기를 사용하여 전기 컴포넌트(136a-136c), 전도성 기둥(130) 및 상호 접속 기판(120) 위 및 그 주위에 증착된다. 인캡슐런트(140)는 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 또는 적절한 필러를 갖는 폴리머와 같은 폴리머 복합 재료일 수 있다. 인캡슐런트(140)는 비전도성이고, 구조적 지지력을 제공하며, 외부 요소 및 오염 물질로부터 반도체 디바이스를 환경적으로 보호한다.
도 2e에서, 인캡슐런트(140)의 일부가 그라인더(142)에 의해 제거되어 인캡슐런트의 표면(144)이 평탄화되고 전도성 기둥(130)이 노출된다. 선택적으로, 인캡슐런트(140)의 일부가 플라즈마/화학 에칭에 의해 제거된다. 도 2f는 그라인딩 후의 반도체 패키지(146)를 도시한다. 반도체 패키지(146)는 하나 이상의 전기 컴포넌트일 수 있다.
도 3a-3c는 전기 컴포넌트 및 전도성 기둥들이 기판 상에 배치된 제2 반도체 패키지를 형성하는 공정을 도시한다. 도 3-a는 도전층(152) 및 절연층(154)을 포함하는 기판(150)의 단면을 도시한다. 도전층(152)은 Al, Cu, Sn, Ni, Au, Ag, 또는 다른 적절한 전기 전도성 물질의 하나 이상의 층일 수 있다. 도전층은 PVD, CVD, 전해 도금, 무전해 도금 공정 또는 기타 적절한 금속 증착 공정을 사용하여 형성될 수 있다. 도전층(152)은 기판(150)을 가로지르는 수평 전기적 상호 접속 및 기판(150)의 상부 표면(156)과 하부 표면(158) 사이의 수직 전기적 상호 접속을 제공한다. 도전층(152)의 일부는 반도체 다이(104) 및 기타 전기 컴포넌트의 설계 및 기능에 따라 전기적으로 공통이거나 전기적으로 절연될 수 있다. 절연층(154)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 포토레지스트, 폴리이미드, BCB, PBO 및 유사한 절연 및 구조적 특성을 갖는 기타 재료의 하나 이상의 층을 포함한다. 절연층은 PVD, CVD, 프린팅, 라미네이션, 스핀 코팅, 스프레이 코팅, 소결 또는 열 산화를 사용하여 형성될 수 있다. 절연층(154)은 도전층(152)들 사이에 절연을 제공한다. 일 실시예에서, 기판(150)은 PCB 또는 상호 접속 기판이다.
복수의 전도성 기둥(160)들은 도 2b와 유사하게, 기판(150)의 표면(156)의 도전층(152) 상에 형성된다. 전도성 기둥(160)은 Al, Cu, Sn, Ni, Au, Ag, 또는 다른 적절한 전기 전도성 재료일 수 있다. 일 실시예에서, 전도성 기둥(160)은 높이(H2)가 100mm이다.
복수의 전기 컴포넌트(166a-166d)는 기판(150)의 표면(156) 상에 배치되고, 도 2b와 유사하게 리플로우에 의해 도전층(152)에 전기적 및 기계적으로 연결된다. 전기 컴포넌트(166b-166c)는 도 1a-1c의 반도체 다이(104)와 유사하게 제조될 수 있지만, 그 형태와 기능은 다르다. 전기 컴포넌트(166a 및 166d)는 다이오드, 트랜지스터, 저항기, 커패시터, 인덕터와 같은 개별 전기 디바이스들, 또는 단자(168)가 기판(150)의 표면(156)에 배치되고 도전층(152)에 전기적 및 기계적으로 연결되는 IPD일 수 있다. 선택적으로, 전기 컴포넌트(166a-166d)는 다른 반도체 다이, 반도체 패키지, 표면 실장 디바이스, 이산 전기 디바이스 또는 다이오드, 트랜지스터, 저항, 커패시터 및 인덕터와 같은 IPD를 포함할 수 있다.
도 3b에서, 인캡슐런트 또는 몰딩 컴파운드(170)는 페이스트 프린팅, 압축 몰딩, 트랜스퍼 몰딩, 액상 인캡슐런트 몰딩, 진공 라미네이션, 스핀 코팅, 또는 다른 적절한 도포기를 사용하여 전기 컴포넌트(166a-166d), 전도성 기둥(160) 및 기판(150) 위에 및 그 주위에 증착된다. 인캡슐런트(170)는 충전제가 포함된 에폭시 수지, 충전제가 포함된 에폭시 아크릴레이트, 또는 적절한 충전제가 포함된 폴리머와 같은 중합체 복합 재료일 수 있다. 인캡슐런트(170)는 비전도성이고, 구조적 지지를 제공하며, 외부 요소 및 오염 물질로부터 반도체 디바이스를 환경적으로 보호한다.
도 3c에서, 인캡슐런트(170)의 일부가 그라인더에 의해 제거되어 인캡슐런트의 표면(172)이 평탄화되고 도 2e와 유사하게 전도성 기둥(160)이 노출된다. 도 3c는 그라인딩 후의 반도체 패키지(176)를 도시한다. 반도체 패키지(176)는 하나 이상의 전기 컴포넌트일 수 있다.
도 4a는 실리콘, 폴리머, 베릴륨 산화물, 유리, 또는 구조적 지지를 위한 기타 적절한 저비용의 경질 재료와 같은 임시 기판 또는 캐리어(180)의 희생 베이스 재료를 도시한다. 캐리어(180)는 상부 주 표면(182) 및 하부 주 표면(184)을 갖는다.
도 4b에서, 재배선층(RDL)(190)은 캐리어(180)의 표면(182) 위에 형성된다. RDL(190)은 도전층(192) 및 절연층(194)를 포함한다. 도전층(192)은 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적절한 전기 전도성 재료의 하나 이상의 층일 수 있다. 도전층은 PVD, CVD, 전해 도금, 무전해 도금 프로세스 또는 기타 적합한 금속 증착 프로세스를 사용하여 형성될 수 있다. 도전층(192)은 RDL(190)에 걸친 수평 전기 상호접속 및 기판(190)의 상부 표면(196)과 하부 표면(198) 사이의 수직 전기 상호접속을 제공한다. 도전층(192)의 일부는 반도체 다이(104) 및 기타의 전기 컴포넌트 설계 및 기능에 따라 전기적으로 공통이거나 전기적으로 절연될 수 있다. 절연층(194)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 포토레지스트, 폴리이미드, BCB, PBO 및 유사한 절연 및 구조적 특성을 갖는 다른 재료의 하나 이상의 층을 포함한다. 절연층은 PVD, CVD, 인쇄, 라미네이션, 스핀 코팅, 스프레이 코팅, 소결 또는 열 산화를 사용하여 형성할 수 있다. 절연층(194)은 도전층(192)들 사이에 격리를 제공한다.
도 5a에서, 도 3c의 반도체 패키지(176)는 전도성 기둥(160)이 표면(196)을 향하도록 배향된 캐리어(180)의 RDL(190) 위에 배치된다. 반도체 패키지(176)는 RDL(190)의 도전층(192)과 접촉하게 되고, RDL에 전기적 및 기계적으로 결합된다(도 6a-6h 의 논의 참조). 도 5b는 RDL(190)에 결합된 반도체 패키지(176)를 도시한다.
도 5c에서, 캐리어(180)는 화학적 에칭, 화학적 기계적 연마(CMP), 기계적 박리, 기계적 연삭, 열 베이크, 자외선(UV), 또는 습식 스트리핑에 의해 제거되어, RDL(190)의 표면(198)을 노출시킨다. RDL(190)이 있는 반도체 패키지(176)는 도 2f의 반도체 패키지(146) 위에 배치되고, RDL(190)의 표면(198)은 인캡슐런트(140)의 표면(144)을 향하도록 배치된다. RDL(190)은 전도성 기둥(130)과 접촉하고 반도체 패키지(146)에 전기적 및 기계적으로 결합된다. 도 5d는 반도체 패키지(146 및 176)를 포함하는 모듈-인-패키지(MiP)(200)가 RDL(190)에 결합됨을 도시한다.
MiP(200)은 RDL(190)의 맞은편 측면에 두 개의 서로 다른 패키지(146, 176)를 배치하여 하나의 모듈에서 여러 패키지의 기능을 제공한다. 5G 및 하이브리드 모듈과 같은 고급의 복잡한 기술을 하나의 패키지에서 구현될 수 있다. 실제로, MiP(200)는 하나의 패키지 내에 많은 다양한 전기적 기능을 구현할 수 있다. RDL(190)은 반도체 패키지(146과 176)들 사이에서 짧고 효율적인 전기적 상호 접속을 제공한다.
MiP(200)은 더 작은 공간에서 더 많은 전기적 기능을 제공하고, RDL(190)을 통해 전파 지연과 전송 손실을 줄인다.
도 6a-6j는 반도체 패키지(146) 및 반도체 패키지(176)를 RDL(190)에 전기적 및 기계적으로 본딩(결합)하는 다양한 방법을 도시한다. 도 6a는 RDL(190)의 맞은편 측면에 있는 반도체 패키지(146) 및 반도체 패키지(176)의 일부를 나타낸다. 전도성 페이스트(202)는 전도성 기둥(130, 160) 상에 증착된다. 도 6b에서, 전도성 페이스트(202)가 RDL(190)의 도전층(192)과 접촉함에 따라, 전도성 페이스트가 가열되고 리플로우되어 반도체 패키지(176)의 전도성 기둥(160)과 RDL(190)의 도전층(192) 사이 및 반도체 패키지(146)의 전도성 기둥(130)과 RDL(190)의 도전층(192) 사이에 전기 및 기계적 결합을 형성한다. 리플로우는 결합의 균열 또는 다른 결함을 피하기 위해 고온에서 발생한 후 저온이 뒤따르도록 한다. 선택적으로, 전도성 페이스트(202)는 RDL(190)의 도전층(192) 상에 증착될 수 있다. 일 실시예에서, 전도성 페이스트(202)는 RDL(190)의 휨을 최소화하기 위해 저온 땜납(예컨대, SnBiAg)일 수 있다.
다른 실시예에서, 도 6c는 RDL(190)의 맞은편 측면에 있는 반도체 패키지(146 및 176)의 일부를 도시한다. 범프 재료(204)는 전도성 기둥(130, 160)에 증착된다. 도 6d에서, 범프 재료(204)가 RDL(190)의 도전층(192)과 접촉함에 따라, 범프 재료는 가열되고 리플로우되어 반도체 패키지(176)의 전도성 기둥(160)과 RDL(190)의 도전층(192) 사이 및 반도체 패키지(146)의 전도성 기둥(130)과 RDL(190)의 도전층(192) 사이에서 전기 및 기계적 결합을 형성한다. 일 실시예에서, 범프 재료(204)는 RDL(190)의 휨을 최소화하기 위해 저온 땜납(예컨대, SnBiAg)일 수 있다.
또 다른 실시예에서, 도 6e는 RDL(190)의 맞은편 측면에 있는 반도체 패키지(146 및 176)의 일부를 도시한다. 범프 재료(206)는 RDL(190)의 맞은편 표면(196 및 198)에 있는 도전층(192) 상에 증착된다. 도 6f에서, 범프 재료(206)가 전도성 기둥(130) 및 도전층(160)과 접촉함에 따라, 범프 재료는 가열되고 리플로우되어 반도체 패키지(176)의 전도성 기둥(160)과 RDL(190)의 도전층(192) 사이 및 반도체 패키지(146)의 전도성 기둥(130)과 RDL(190)의 도전층(192) 사이에서 전기 및 기계적 결합을 형성한다. 일 실시예에서, 범프 재료(206)는 RDL(190)의 휨을 최소화하기 위해 저온 땜납(예컨대, SnBiAg)일 수 있다.
또 다른 실시예에서, 도 6g는 RDL(190)의 맞은편 표면(196 및 198)에 있는 반도체 패키지(146 및 176)의 일부를 도시한다. 범프 재료(208)는 전도성 기둥(130, 160) 상에 증착된다. 비전도성 페이스트(NCP)(210)는 인캡슐런트(140 및 170) 위에 범프 재료(208) 주위에 증착된다. 도 6h에서, 범프 재료(208)가 RDL(190)의 도전층(192)과 접촉함에 따라, 범프 재료가 가열되고 리플로우되어 반도체 패키지(176)의 전도성 기둥(160)과 RDL(190)의 도전층(192) 사이 및 반도체 패키지(146)의 전도성 기둥(130)과 RDL(190)의 도전층(192) 사이에서 전기 및 기계적 결합을 형성한다. 일 실시예에서, 범프 재료(208)는 RDL(190)의 휨을 최소화하기 위해 저온 땜납(예컨대, SnBiAg)일 수 있다. NCP(210)는 반도체 패키지(146 및 176)와 RDL(190) 사이의 모든 간격을 밀봉한다.
도 7a에서, 캐리어(180) 상의 RDL(190)은 도 2f의 반도체 패키지(146) 위에 배치되고, 표면(196)은 전도성 기둥(130)을 향하도록 배향되어 있다. RDL(190)은 반도체 패키지(146)와 접촉하게 되고, 도 6a-6h 에 도시된 바와 같이 전도성 기둥(130)에 전기적 및 기계적으로 결합된다. 도 7b는 반도체 패키지(146)에 결합된 RDL(190)을 도시한다.
도 7c에서, 캐리어(180)는 화학적 에칭, CMP, 기계적 박리, 기계적 연삭, 열 베이크, 자외선, 또는 습식 스트리핑에 의해 제거되어 RDL(190)의 표면(198)을 노출시킨다. 도 3c의 반도체 패키지(176)는 RDL(190) 위에 배치되어서, 전도성 기둥(160)이 표면(198)을 향하도록 배향된다. 반도체 패키지(176)는 RDL(190)과 접촉되고, 도 6a-6h 에 도시된 바와 같이, RDL의 도전층(192)에 전기적 및 기계적으로 결합된다. 도 7d는 반도체 패키지(146 및 176)를 포함하는 MiP(220)가 RDL(190)에 결합됨을 도시한다.
도 8a에서, 캐리어(180) 상의 RDL(190)은 도 2f의 반도체 패키지(146) 위에 위치하며, 인캡슐런트(140)가 적고, 전도성 기둥(130)은 RDL의 표면(196)을 향해 배향되어 있다. RDL(190)은 반도체 패키지(146)와 접촉하게 되고, 도 . 6i-6j에 도시된 바와 같이 전도성 기둥(130)에 전기적 및 기계적으로 결합된다. 도 8b는 반도체 패키지(146)에 결합된 RDL(190)을 도시한다.
도 8c에서, 캐리어(180)는 화학적 에칭, CMP, 기계적 박리, 기계적 연삭, 열 베이크, 자외선 또는 습식 스트리핑에 의해 제거되어, RDL(190)의 표면(198)을 노출시키도록 한다. 도 3c의 반도체 패키지(176)는 인캡슐런트(170)를 제외하고, 전도성 기둥(160)이 표면(198)을 향하도록 RDL(190) 위에 배치된다. 반도체 패키지(176)는 RDL(190)에 접촉하게 되고, RDL에 전기적 및 기계적으로 결합된다. 도 8d는 RDL(190)에 결합된 반도체 패키지(176)를 도시한다.
도 8e에서, 인캡슐런트 또는 몰딩 컴파운드(224)는 페이스트 프린팅, 압축 몰딩, 트랜스퍼 몰딩, 액체 인캡슐런트 몰딩, 진공 라미네이션, 스핀 코팅 또는 다른 적절한 도포기를 사용하여 전기 컴포넌트(136a-136c), 전기 컴포넌트(166a-166d), 전도성 기둥(130 및 160) 위 및 그 주위에 증착된다. 인캡슐런트(224)는 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 또는 적절한 필러를 갖는 폴리머와 같은 폴리머 복합 재료일 수 있다. 인캡슐런트(224)는 비전도성이고, 구조적 지지를 제공하며, 외부 요소 및 오염 물질로부터 반도체 디바이스를 환경적으로 보호한다. MiP(230)는 RDL(190)에 결합된 반도체 패키지(146 및 176)를 포함한다.
도 6i는 RDL(190)의 맞은편 측면에 있는 반도체 패키지(146, 176)의 일부를 도시한다. 범프 재료(232)는 전도성 기둥(130, 160) 상에 증착된다. 도 6j에서는, 범프 재료(232)가 RDL(190) 내의 도전층(192)과 접촉함에 따라, 범프 재료는 가열되고 리플로우되어 도 8d에서와 같이 반도체 패키지(176)의 전도성 기둥(160)과 RDL(190)의 도전층(192) 사이 및 반도체 패키지(146)의 전도성 기둥(130)과 RDL(190)의 도전층(192) 사이에서 전기 및 기계적 결합을 형성한다. 인캡슐런트(224)는 도 8e에서와 같이 전기 컴포넌트(136a-136c), 전기 컴포넌트(166a-166d), 전도성 기둥(130, 160) 위 및 주변에 증착된다.
전기 컴포넌트(136a-136c, 166a-166d)는 EMI, RFI, 고조파 왜곡 및 장치간 간섭에 민감하거나 이들을 생성하는 IPD를 포함할 수 있다. 예를 들어, 전기 컴포넌트(170a-170c) 내에 포함된 IPD는 공진기, 고역 통과 필터, 저역 통과 필터, 대역 통과 필터, 대칭형 Hi-Q 공진 변압기 및 튜닝 커패시터과 같은, 고주파 응용에 필요한 전기적 특징을 제공한다. 다른 실시 예에서, 전기 컴포넌트(136a-136c, 166a-166d)는 다른 IPD의 작동을 방해할 수 있는 고주파 스위칭하는 디지털 회로를 포함한다.
EMI, RFI, 고조파 왜곡, 그리고 디바이스 간 간섭을 해결하기 위해, 그리고 도 2c에서 계속하여, 차폐 프레임(240)은 도 9a의 평면도에서 도시된 바와 같이 전도성 기둥(130)과 전기 컴포넌트(136a-136c) 주위에 배치된다. 차폐 프레임(242)은 전기 컴포넌트(136a-136b)와 전기 컴포넌트(136c) 사이에 배치된다. 인캡슐런트(140)는 도 2d-2f와 유사하게 전도성 기둥(130) 및 전기 컴포넌트(136a-136c) 주위에 증착된다. 도 3a에서 계속하여, 차폐 프레임(244)은 도 9b에 도시된 바와 같이, 전도성 기둥(160) 및 전기 컴포넌트(166a-166d) 주위에 배치된다. 차폐 프레임(246)은 전기 컴포넌트(166a-166b)와 전기 컴포넌트(166c-166d) 사이에 배치된다. 인캡슐런트(170)는 도 3b-3c와 유사하게 전도성 기둥(160)과 전기 컴포넌트(166a-166d) 주위에 증착된다.
차폐 프레임(240-246)은 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적절한 전도성 재료의 하나 이상의 층일 수 있다. 선택적으로, 차폐 프레임(240 - 246)은 카보닐 철, 스테인리스 강, 니켈 실버, 저탄소 강, 규소-철 강, 포일, 전도성 수지, 카본 블랙, 알루미늄 플레이크, 그리고 EMI, RFI 및 기타 장치 간 간섭을 감소시키거나 억제할 수 있는 기타 금속 및 합성물일 수 있다. 차폐 프레임(240-246)은 RDL(190), 전도성 기둥(130), 그리고 상호 접속 기판(120)을 통해 접지된다.
도 9c는 전기 컴포넌트(136a-136c 및 166a-166d)에 대한 EMI 절연을 제공하는 차폐 프레임(240-246)의 단면을 도시한다. MiP(250)는 차폐 프레임(240-246)을 갖는 RDL(190)에 결합된 반도체 패키지(146, 176)를 포함한다.
도 5d에서 계속되는 또 다른 실시 예에서, 도 10에 도시된 바와 같이, 임베디드 안테나-온-패키지(eAoP)(252)가 기판(150)의 표면(158) 상에 배치된다. eAoP(252) 각각은 절연층(256)에 의해 분리된 하나 이상의 도전층(254)을 포함한다. 적어도 하나의 도전층(254)은 안테나에 전기적 상호 접속을 제공하는 다른 도전층(254)과 함께 안테나로서 동작한다. eAoP(252)는 범프(258)를 통해 기판(150)의 도전층(152)에 기계적 및 전기적으로 연결된다. 전기 컴포넌트(136a-136c, 166a-166d)는 기판(120), 전도성 기둥(130), RDL(190), 전도성 기둥(160), 기판(150) 및 범프(258)를 통해 eAoP(252)에 액세스할 수 있다. MiP(260)는 eAoP(252)를 가지며, RDL(190)에 결합된 반도체 패키지(146, 176)를 포함한다.
도 5d로부터 계속되는 다른 실시예에서, 도 11에 도시된 바와 같이, 하나 이상의 패치 안테나(262)가 기판(150)의 표면(158) 상에 배치되고 인캡슐런트(264)로 덮여 있다. 전기 컴포넌트(136a-136c 및 166a-166d)는 기판(120), 전도성 기둥(130), RDL(190), 전도성 기둥(160) 및 기판(150)을 통해 패치 안테나(262)에 액세스할 수 있다. MiP(270)는 패치 안테나(262)가 인캡슐런트(264)로 덮인 RDL(190)에 결합된 반도체 패키지(146 및 176)를 포함한다.
도 12에 도시된 바와 같이, 도 2C 및 도 3A에서 계속되는 또 다른 실시예에서, 복수의 전도성 비아(272)가 전기 컴포넌트(136A-136C)을 통해 형성되고, 복수의 전도성 비아(274)가 전기 컴포넌트(166B-166C)을 통해 형성된다. 전도성 비아(272, 274)는 기판(120), RDL(190) 및 기판(150)을 상호 접속하기 위해 전기적으로 연결된다. MiP(280)는 전기 컴포넌트(136a-136c)을 통해 형성된 전도성 비아(272)와 전기 컴포넌트(166b-166c)을 통해 형성된 전도성 비아(274)를 통해 RDL(190)에 결합된 반도체 패키지(146, 176)를 포함한다.
MiP(220, 230, 250, 260, 270, 280)는 RDL(190)의 맞은편 측면에 두 개의 서로 다른 패키지(146, 176)를 배치하여 하나의 모듈에서 여러 패키지의 기능을 제공한다. 5G 및 하이브리드 모듈과 같은 첨단 복합 기술을 하나의 패키지로 구현할 수 있다. 사실 MiP(220-280)은 하나의 모듈에서 다양한 전기적 기능을 구현할 수 있다. RDL(190)은 반도체 패키지(146, 176) 사이에서 짧고 효율적인 전기적 상호 접속을 제공한다. MiP(220-280)는 더욱 작은 공간에서 더욱 많은 전기적 기능을 제공하고, RDL(190)을 통해 전파 지연과 전송 손실을 줄인다.
도 13은 칩 캐리어 기판 또는 PCB(402)를 갖는 전기 디바이스(400)를 도시하고, 복수의 반도체 패키지가 PCB(402)의 표면에 배치되며, 여기에는 MiP(220, 230, 250, 260, 270, 280)가 포함된다. 전기 디바이스(400)는 응용에 따라 한 유형의 반도체 패키지 또는 복수의 유형의 반도체 패키지를 가질 수 있다.
전기 디바이스(400)는 하나 이상의 전기적 기능을 수행하기 위해 반도체 패키지를 사용하는 독립형 시스템일 수 있다. 대안적으로, 전기 디바이스(400)는 더 큰 시스템의 하위 컴포넌트일 수 있다. 예를 들어, 전기 디바이스(400)는 태블릿, 셀룰러 폰, 디지털 카메라, 통신 시스템 또는 기타 전기 디바이스의 일부일 수 있다. 선택적으로 전기 디바이스(400)는 또한 그래픽 카드, 네트워크 인터페이스 카드 또는 컴퓨터에 삽입되는 다른 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, ASIC, 논리 회로, 아날로그 회로, RF 회로, 개별 장치, 또는 기타 반도체 다이 또는 전기 컴포넌트를 포함할 수 있다. 제품이 시장에서 인정받기 위해서는 소형화와 경량화가 필수적이다. 고밀도화를 위해 반도체 디바이스 사이의 거리를 줄일 수 있다.
도 13에서, PCB(402)는 PCB 상에 배치된 반도체 패키지의 구조적 지지 및 전기적 상호 접속을 위한 일반적인 기판을 제공한다. 전도성 신호 트레이스(404)는 증착, 전해 도금, 무전해 도금, 스크린 인쇄 또는 기타 적절한 금속 증착 공정을 사용하여 PCB(402)의 표면 위에 또는 층 내에 형성된다. 신호 트레이스(404)는 반도체 패키지, 장착된 컴포넌트 및 기타 외부 시스템 또는 컴포넌트 간의 전기 통신을 제공한다. 트레이스(404)는 또한 반도체 패키지 각각으로 전원 및 접지 연결을 제공하기도 한다.
일부 실시 예에서, 반도체 디바이스는 2개의 패키징 레벨을 갖는다. 제1단계 패키징은 반도체 다이를 중간 기판에 기계적으로 전기적으로 부착하는 기술이다. 제2단계 패키징은 중간 기판을 PCB에 기계적으로 전기적으로 부착하는 것을 포함한다. 다른 실시 예에서, 반도체 디바이스는 다이가 기계적으로 전기적으로 PCB에 직접 장착되는 제1단계 패키징만을 가질 수 있다.
예시를 위해, 본드 와이어 패키지(406) 및 플립칩(408)을 포함하는 여러 유형의 제1 단계 패키징이 PCB(402) 상에 도시되어 있다. 추가로 볼 그리드 어레이(BGA)(410), 범프 칩 캐리어(BCC)(412), 랜드 그리드 어레이(LGA)(416), 멀티칩 모듈(MCM), SIP 모듈(418), 쿼드 플랫 무연 패키지(QFN)(420), 쿼드 플랫 패키지(422) 및 임베디드 웨이퍼 레벨 볼 그리드 어레이(eWLB)(424), 그리고 웨이퍼 레벨 칩 스케일 패키지(WLCS SP)(426)가 PCB(402) 상에 배치된 것으로 도시되어 있다. 일 실시 예에서, eWLB(424)는 팬-아웃 웨이퍼 레벨 패키지(Fo-WLP)이고 WLCSP(426)는 팬-인 웨이퍼 레벨 패키지(Fi-WLP)이다. 시스템 요구 사항에 따라, 제1 및 제2 단계 패키징 스타일의 임의의 조합으로 구성된 반도체 패키지의 임의의 조합 및 다른 전자 컴포넌트가 PCB(402)에 연결될 수 있다. 일부 실시 예에서, 전기 디바이스(400)는 단일 부착 반도체 패키지를 포함하는 반면, 다른 실시 예는 다수의 상호 접속된 패키지를 요구한다. 단일 기판 위에 하나 이상의 반도체 패키지를 결합함으로써 제조업체는 사전 제작된 컴포넌트를 전기 디바이스 및 시스템에 통합할 수 있다. 반도체 패키지에는 정교한 기능이 포함되어 있기 때문에 저렴한 컴포넌트와 간소화된 제조 프로세스를 사용하여 전기 디바이스를 제조할 수 있다. 그 결과 디바이스는 고장 날 가능성이 적고 제조 비용이 낮아 소비자 비용이 절감된다.
본 발명의 하나 이상의 실시 예가 상세하게 예시되었지만, 당업자는 이러한 실시 예에 대한 수정 및 변경이 다음 청구범위에 기재된 본 발명의 범위를 벗어나지 않고 이루어질 수 있음을 이해할 것이다.

Claims (15)

  1. 제1 반도체 패키지 또는 컴포넌트;
    제2 반도체 패키지 또는 컴포넌트; 그리고
    재배선 층(RDL) - 제1 반도체 패키지 또는 컴포넌트는 상기 RDL의 제1 표면 위에 배치되고 제2 반도체 패키지 또는 컴포넌트는 상기 RDL의 제1 표면 맞은편 측면에 있는 RDL의 제2 표면 위에 배치됨 -을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 반도체 패키지 또는 컴포넌트가:
    기판;
    상기 기판 위에 형성된 복수의 전도성 기둥;
    상기 기판 위에 배치된 전기 컴포넌트; 그리고
    상기 전도성 기둥 및 전기 컴포넌트 주위에 증착된 인캡슐런트를 포함하는, 반도체 디바이스.
  3. 제2항에 있어서, 상기 전기 컴포넌트 주위에 배치된 차폐 프레임을 더욱 포함하는, 반도체 디바이스.
  4. 제 2 항에 있어서, 상기 인캡슐런트의 한 표면이 전도성 기둥을 노출하도록 평면화되는, 반도체 디바이스.
  5. 제 1 항에 있어서, 상기 제 1 반도체 패키지 또는 컴포넌트 위에 배치된 안테나를 더욱 포함하는, 반도체 디바이스.
  6. 재배선층(RDL);
    상기 RDL의 제1 표면에 결합된 제1 반도체 패키지 또는 컴포넌트; 그리고
    상기 RDL의 제1 표면의 맞은편 측면에 있는 RDL의 제2 표면에 결합된 제2 반도체 패키지 또는 컴포넌트를 포함하는, 반도체 디바이스.
  7. 제 6항에 있어서,
    상기 제1 반도체 패키지 또는 컴포넌트가:
    기판;
    상기 기판 위에 형성된 복수의 전도성 기둥;
    상기 기판 위에 배치된 전기 컴포넌트; 그리고
    상기 전도성 기둥 및 전기 컴포넌트 주위에 증착된 인캡슐런트를 포함하는, 반도체 디바이스.
  8. 제7항에 있어서, 상기 전기 컴포넌트 주위에 배치된 차폐 프레임을 더욱 포함하는, 반도체 디바이스.
  9. 제 7 항에 있어서, 상기 인캡슐런트의 한 표면이 전도성 기둥을 노출하도록 평면화되는, 반도체 디바이스.
  10. 제 6 항에 있어서, 상기 제 1 반도체 패키지 또는 컴포넌트 위에 배치된 안테나를 더욱 포함하는, 반도체 디바이스.
  11. 제1 반도체 패키지 또는 컴포넌트를 재배선층(RDL)의 제1 표면에 본딩하는 단계; 그리고
    제2 반도체 패키지 또는 컴포넌트를 상기 RDL의 제1 표면의 맞은편 측면에 있는 RDL의 제2 표면에 본딩하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  12. 제11항에 있어서, 상기 제1 반도체 패키지 또는 컴포넌트가:
    기판을 제공하는 단계;
    기판 상에 복수의 전도성 기둥을 형성하는 단계;
    기판 상에 전기 컴포넌트를 배치하는 단계; 그리고
    상기 전도성 기둥 및 전기 컴포넌트 주위에 인캡슐런트를 증착하는 단계를 포함하는,
    반도체 디바이스 제조 방법.
  13. 제12항에 있어서, 상기 전기 컴포넌트 주위에 차폐 프레임을 배치함을 더욱 포함하는, 반도체 디바이스 제조 방법.
  14. 제 12 항에 있어서, 상기 전기 컴포넌트를 통해 복수의 전도성 비아를 형성함을 더욱 포함하는, 반도체 디바이스 제조 방법.
  15. 제 11 항에 있어서, 상기 제 1 반도체 패키지 또는 컴포넌트 위에 안테나를 배치함을 더욱 포함하는, 반도체 디바이스 제조 방법.
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