KR102060385B1

KR102060385B1 - 반도체 장치

Info

Publication number: KR102060385B1
Application number: KR1020120104939A
Authority: KR
Inventors: 마꼬또 야부우찌
Original assignee: 르네사스 일렉트로닉스 가부시키가이샤
Priority date: 2011-09-22
Filing date: 2012-09-21
Publication date: 2019-12-30
Also published as: TW201327559A; US20160329093A1; US20190147947A1; TWI555020B; US9424910B2; TWI608482B; US20180240514A1; TWI632550B; US10199096B2; TW201807708A; CN106601289B; US20130077387A1; US8908418B2; US9984743B2; CN106601289A; US9721648B2; TWI684983B; TW201642260A; US20150070976A1; US10672463B2

Abstract

복수의 스태틱형 메모리 모듈을 구비한 반도체 장치에 있어서, 그 동작 마진의 향상을 실현한다. 예를 들면, 기입 동작시에 기입 대상의 SRAM 메모리 셀(MC)에 접속된 메모리 셀 전원 라인(예를 들면 ARVDD[0])의 전압 레벨을 제어하는 기입 보조 회로(예를 들면 WAST1[0])를 구비한다. 기입 보조 회로는, 기입 동작시에 유효화되는 기입 보조 인에이블 신호(WTE)에 따라서 메모리 셀 전원 라인의 전압 레벨을 소정의 전압 레벨(VM1)로 저하시킴과 함께, 이때의 저하 속도를 기입 보조 펄스 신호(WPT)의 펄스폭에 따라서 제어한다. WPT의 펄스폭은, 행수가 많을수록(메모리 셀 전원 라인의 길이가 길수록) 넓게 되도록 설정된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은, 반도체 장치에 관한 것으로, 특히, SRAM 등의 메모리 유닛을 구비한 반도체 장치에 적용하여 유효한 기술에 관한 것이다.

예를 들면, 특허문헌 1에는, SRAM에 있어서, 데이터 기입시에 셀 전원선의 전압 레벨을 저하시키는 구성이 개시되어 있다. 특허문헌 2에는, SRAM에 있어서, 선택된 워드선의 전압 레벨을 저하시키는 구성이 개시되어 있다. 특허문헌 3에는, SRAM에 있어서, 워드선의 상승시에는 워드선 드라이버의 전원 노드에 메모리 셀의 전원 전압 레벨을 공급하고, 워드선의 상승 후에는 워드선 드라이버의 전원 노드에 메모리 셀의 전원 전압 레벨보다도 낮은 전압 레벨을 공급하는 구성이 개시되어 있다.

일본 특허 출원 공개 제2007-4960호 공보 일본 특허 출원 공개 제2009-252256호 공보 일본 특허 출원 공개 제2008-210443호 공보

예를 들면, SRAM(Static Random Access Memory) 메모리 모듈(스태틱형 메모리 모듈) 등을 탑재한 반도체 장치에서는, 통상적으로, 미세화에 수반하여 신뢰성, 소비 전력 등의 관점에서 전압 스케일링이 행해진다. 단, 미세화가 진행되면, 제조 격차 등의 증대에 수반하여 SRAM 메모리 셀의 동작 마진의 저하가 문제로 될 것이다. 이 때문에, 저전압에서도 안정된 동작 마진을 확보하기 위한 각종 고안이 필요하게 된다.

도 24의 (a)는, 본 발명의 전제로 하여 검토한 반도체 장치에 있어서, 그 스태틱형 메모리 모듈의 주요부의 개략 구성예 및 동작예를 나타내는 설명도이고, 도 24의 (b)는, 도 24의 (a)와는 다른 개략 구성예 및 동작예를 나타내는 설명도이다. 도 24의 (a), (b)에 도시하는 스태틱형 메모리 모듈은, 메모리 어레이(MARY)와, 워드 드라이버 블록(WLD)과, 기입 보조 회로(WAST')를 구비하고 있다. MARY 내에는, WLD에 의해 구동되고, X축 방향으로 연신하는 워드선(WL)과, 그 WL에 의해 선택되는 메모리 셀(SRAM 메모리 셀)(MC)과, WAST'에 의해 구동되고, Y축 방향으로 연신하고, 그 MC에 메모리 셀 전원 전압(ARVDD)을 공급하는 메모리 셀 전원 라인이 포함된다. WAST'는, 기입 동작시에, 선택된 메모리 셀(MC)의 ARVDD를 소정의 기간 저하시키는 기능을 갖는다. 이에 의해, 선택된 MC에서는, 정보 보유 능력(래치 능력)이 저하되고(바꿔 말하면 스태틱 노이즈 마진(SNM)이 저하되고), 결과적으로 그 MC의 재기입이 용이해진다(기입 마진이 향상됨).

여기서, 도 24의 (a)에 도시하는 MARY는, Y축 방향(메모리 셀 전원 라인(ARVDD)의 연신 방향 또는 도시하지 않은 비트선의 연신 방향)을 세로 방향, X축 방향(WL의 연신 방향)을 가로 방향으로서 가로로 긴 형상을 구비하고 있다. 한편, 도 24의 (b)에 도시하는 MARY는, 도 24의 (a)의 경우와 달리 세로로 긴 형상을 구비하고 있다. 가령, 도 24의 (a)에 도시하는 MARY에 대하여 ARVDD의 전압 레벨이 최적인 조건에서 저하되도록 WAST'를 설계한 경우를 상정한다. 이 경우, 그 WAST'를 도 24의 (b)에 도시하는 MARY에 적용하면, 도 24의 (b)의 MARY에서는 도 24의 (a)에 비해 메모리 셀 전원 라인(ARVDD)의 부하가 크기 때문에, ARVDD의 전압 레벨이 원하는 레벨로 도달할 때까지 어느 정도의 기간을 필요로 할 우려가 있다. 이 기간에서, 선택된 MC는 비교적 높은 정보 보유 능력(래치 능력)(바꿔 말하면 큰 SNM)을 갖게 되므로, 결과적으로 그 MC의 재기입이 용이하지 않게 될(기입 마진이 저하될) 우려가 있다.

도 25의 (a)는, 본 발명의 전제로 하여 검토한 반도체 장치에 있어서, 그 스태틱형 메모리 모듈의 주요부의 개략 구성예 및 동작예를 나타내는 설명도이고, 도 25의 (b)는, 도 25의 (a)와는 다른 개략 구성예 및 동작예를 나타내는 설명도이다. 도 25의 (a), (b)에 도시하는 스태틱형 메모리 모듈은, 메모리 어레이(MARY)와, 워드 드라이버 블록(WLD)과, 워드 드라이버용 전원 회로 블록(VGEN')을 구비하고 있다. MARY 내에는, WLD에 의해 구동되고, X축 방향으로 연신하는 워드선(WL)과, 그 WL에 의해 선택되는 메모리 셀(SRAM 메모리 셀)(MC)과, VGEN'에 의해 구동되고, Y축 방향으로 연신하고, WLD 내의 각 워드 드라이버에 워드 드라이버 전원 전압(WLVDD)을 공급하는 워드 드라이버 전원 라인이 포함된다.

VGEN'는, WLD에 의해 소정의 WL이 활성화될 때에, 그 WLD(그 중 워드 드라이버)의 전원 전압(WLVDD)을 소정의 기간 저하시키는 기능을 갖는다. 이에 의해, 그 WL 상에서 정보를 보유하고 있는 MC의 정보 보유 능력(래치 능력)을 향상시키는 것이 가능하게 되어, 판독 마진의 향상 등을 도모할 수 있다. 즉, SRAM 메모리 셀 내의 액세스용 NMOS 트랜지스터의 구동 능력이 등가적으로 저하되므로, SRAM 메모리 셀 내의 드라이버용 NMOS 트랜지스터와 액세스용 NMOS 트랜지스터의 구동 능력의 비율이 되는 소위 β 레시오가 커져, 스태틱 노이즈 마진(SNM)의 향상을 도모할 수 있다.

여기서, 도 25의 (a)에 도시하는 MARY는, Y축 방향(워드 드라이버 전원 라인(WLVDD)의 연신 방향 또는 도시하지 않은 비트선의 연신 방향)을 세로 방향, X축 방향(WL의 연신 방향)을 가로 방향으로서 가로로 긴 형상을 구비하고 있다. 한편, 도 25의 (b)에 도시하는 MARY는, 도 25의 (a)의 경우와 달리 세로로 긴 형상을 구비하고 있다. 도 25의 (a)의 MARY는, 도 25의 (b)와 비교하여, 워드 드라이버 전원 라인(WLVDD)의 부하가 작기 때문에, WLVDD의 전압 레벨이 급속히 저하된다. 그렇게 하면, 결과적으로, WL을 고속으로 상승시키기 위해 필요로 되는 WLVDD의 전압 레벨을 충분히 확보할 수 없는 경우가 생길 수 있다. 또한, 도 25의 (a)의 MARY는, 도 25의 (b)와 비교하여 WL의 부하가 크므로 그 상승 속도의 고속화가 도모하기 어려워, 전술한 WLVDD와의 상승 효과에 의해 상승 속도의 고속화가 더 곤란하게 될 우려가 있다. 따라서, 도 25의 (a)의 MARY에서는, WL의 상승 속도의 지연에 수반하여, 필요로 되는 액세스 시간을 충분히 확보할 수 없는 경우가 생길 수 있다.

반대로, 도 25의 (b)의 MARY는, 도 25의 (a)와 비교하여, 워드 드라이버 전원 라인(WLVDD)의 부하가 크기 때문에, WLVDD의 전압 레벨이 원하는 레벨로 저하될 때까지 어느 정도의 기간을 필요로 할 우려가 있다. 이 기간에서, 선택된 WL의 전압 레벨은 비교적 높아지고, 그 WL 상의 MC는 비교적 낮은 스태틱 노이즈 마진(SNM)을 갖게 되므로, 결과적으로 그 MC의 판독 마진이 저하될 우려가 있다. 또한, 도 25의 (b)의 MARY는, 도 25의 (a)와 비교하여 WL의 부하가 작으므로 그 상승 속도가 빠르게 되기 쉬워(즉 오버 슈트에 의해 WL의 전압이 높아지기 쉬워), 전술한 WLVDD와의 상승 효과에 의해 스태틱 노이즈 마진(SNM)의 저하가 더 가속될 우려가 있다. 따라서, 도 25의 (b)의 MARY에서는, 판독 마진을 충분히 확보할 수 없는 경우가 생길 수 있다.

이와 같이, 반도체 장치 내에 세로 길이 형상이나 가로 길이 형상 등의 각각 형상이 다른 메모리 어레이가 존재하면, 그 형상에 따라서 동작 마진(판독 마진, 기입 마진)의 저하나 액세스 시간의 지연이 생길 수 있다. 특히, SOC(System On a Chip) 등의 반도체 장치에 컴파일드(compiled) SRAM 등을 탑재한 경우에는, 시장으로부터의 제품 요구에 따라서 SOC 상에 각각 형상이 다른 많은 SRAM 메모리 모듈이 탑재되는 경우가 있다. 이와 같은 경우에, 전술한 바와 같은 동작 마진이나 액세스 시간의 문제가 특히 현재화될 수 있는 것을 발견하였다. 또한, 컴파일드 SRAM이란, 예를 들면 비트선이나 워드선의 수 등을 지정함으로써 자동 설계 툴에 의해 자동 생성되는 매크로 셀이다. 컴파일드 SRAM에서는, 메모리 어레이나 그 주변 회로 등은, 통상적으로, 미리 규정하고 있는 각종 요소 회로(예를 들면 워드 드라이버 등)의 레이아웃을 자동 설계 툴이 비트선/워드선 수에 따른 수만큼 자동 배치함으로써 구축된다.

본 발명은, 이와 같은 것을 감안하여 이루어진 것으로, 그 목적의 하나는, 복수의 스태틱형 메모리 모듈을 구비한 반도체 장치에 있어서, 그 동작 마진의 향상을 실현하는 것에 있다. 본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.

본원에 있어서 개시되는 발명 중, 대표적인 실시 형태의 개요를 간단히 설명하면, 다음과 같다.

본 실시 형태에 따른 반도체 장치는, 제1 메모리 모듈과 제2 메모리 모듈을 구비한다. 제1 메모리 모듈은, 복수의 제1 워드선, 복수의 제1 비트선 및 그들의 교점에 배치되는 복수의 제1 SRAM 메모리 셀 외에, 제1 비트선과 동일 방향으로 연신하고, 복수의 제1 SRAM 메모리 셀에 전원을 공급하는 복수의 제1 메모리 셀 전원선과, 제1 기입 보조 회로를 구비한다. 제1 기입 보조 회로는, 기입 동작시에, 기입 대상의 제1 SRAM 메모리 셀에 대응하는 제1 메모리 셀 전원선의 전하를 제1 기간 방전한다. 마찬가지로, 제2 메모리 모듈은, 복수의 제2 워드선, 복수의 제2 비트선 및 그들의 교점에 배치되는 복수의 제2 SRAM 메모리 셀 외에, 제2 비트선과 동일 방향으로 연신하고, 복수의 제2 SRAM 메모리 셀에 전원을 공급하는 복수의 제2 메모리 셀 전원선과, 제2 기입 보조 회로를 구비한다. 제2 기입 보조 회로는, 기입 동작시에, 기입 대상의 제2 SRAM 메모리 셀에 대응하는 제2 메모리 셀 전원선의 전하를 제2 기간 방전한다. 여기서, 복수의 제1 워드선의 개수가 복수의 제2 워드선의 개수보다도 많은 경우, 제1 기간이 제2 기간보다도 길게 설정된다.

이와 같은 구성을 이용하면, 기입 동작시에 기입 대상의 SRAM 메모리 셀의 전원 전압을 저하시킬 수 있기 때문에 기입 마진을 향상시키는 것이 가능해진다. 덧붙여, 제1 및 제2 기간에 의해 그 전원 전압의 저하 속도(및 저하폭)를 제어할 수 있기 때문에, 각 메모리 모듈의 워드선 개수에 따르지 않고 그 기입 마진의 향상 효과가 얻어진다.

또한, 본 실시 형태에 따른 반도체 장치는, 전술한 바와 같은 제1 메모리 모듈이, 복수의 제1 워드 드라이버와, 제1 워드 드라이버 전원선과, 제1 전원 회로 블록을 구비하고, 전술한 바와 같은 제2 메모리 모듈이, 복수의 제2 워드 드라이버와, 제2 워드 드라이버 전원선과, 제2 전원 회로 블록을 구비한다. 복수의 제1 워드 드라이버는 복수의 제1 워드선을 구동하고, 제1 워드 드라이버 전원선은, 제1 비트선과 동일 방향으로 연신하고, 복수의 제1 워드 드라이버에 전원을 공급한다. 제1 전원 회로 블록은, 판독 동작시에, 제1 워드 드라이버 전원선의 전압 레벨을 제1 구동 능력으로 저하시킨다. 마찬가지로, 복수의 제2 워드 드라이버는 복수의 제2 워드선을 구동하고, 제2 워드 드라이버 전원선은, 제2 비트선과 동일 방향으로 연신하고, 복수의 제2 워드 드라이버에 전원을 공급한다. 제2 전원 회로 블록은, 판독 동작시에, 제2 워드 드라이버 전원선의 전압 레벨을 제2 구동 능력으로 저하시킨다. 여기서, 제1 구동 능력 및 제2 구동 능력은, 워드선의 개수가 많을수록, 또한, 비트선의 개수가 적을수록 크게 설정된다. 즉, 복수의 제1 워드선의 개수와 복수의 제2 워드선의 개수가 실질적으로 동등하고, 복수의 제1 비트선의 개수가 복수의 제2 비트선의 개수보다도 많은 경우, 제1 구동 능력이 제2 구동 능력보다도 작게 설정된다. 또한, 복수의 제1 비트선의 개수와 복수의 제2 비트선의 개수가 실질적으로 동등하고, 복수의 제1 워드선의 개수가 복수의 제2 워드선의 개수보다도 많은 경우, 제1 구동 능력이 제2 구동 능력보다도 크게 설정된다.

이와 같은 구성을 이용하면, 판독 동작시에, 선택된 워드선의 전압 레벨을 저하시킬 수 있기 때문에, 그 워드선 상의 SRAM 메모리 셀의 판독 마진을 향상시킬 수 있다. 덧붙여, 제1 구동 능력 및 제2 구동 능력에 의해 그 전압 레벨의 저하 속도(및 저하폭)를 제어할 수 있기 때문에, 각 메모리 모듈의 워드선 개수 및 비트선 개수에 상관없이, 소정의 액세스 성능을 유지한 상태로 그 판독 마진의 향상 효과가 얻어진다.

본원에 있어서 개시되는 발명 중, 대표적인 실시 형태에 의해 얻어지는 효과를 간단히 설명하면, 복수의 스태틱형 메모리 모듈을 구비한 반도체 장치에 있어서, 그 동작 마진의 향상이 실현 가능해진다.

도 1은 본 발명의 실시 형태 1에 의한 반도체 장치에 있어서, 그에 포함되는 스태틱형 메모리 모듈의 개략적인 구성예를 나타내는 블록도이다.
도 2는 도 1의 메모리 모듈에 있어서의 각 메모리 셀의 구성예를 나타내는 회로도이다.
도 3은 도 1의 메모리 모듈의 개략적인 동작예를 나타내는 파형도이다.
도 4는 본 발명의 실시 형태 1에 의한 반도체 장치에 있어서, 그 전체의 개략 구성예를 나타내는 블록도이다.
도 5는 도 1의 메모리 모듈에 있어서, 그 기입 보조 회로 주위의 기능의 일례를 나타내는 개략도이다.
도 6은 도 4의 메모리 유닛에 있어서, 그 각 스태틱형 메모리 모듈에 도 5의 기입 보조 회로를 적용한 경우의 효과의 일례를 나타내는 개략도이다.
도 7의 (a)는 도 5에 있어서의 기입 보조 회로의 상세한 구성예를 나타내는 회로도이고, 도 7의 (b)는 도 7의 (a)와는 다른 구성예를 나타내는 회로도이다.
도 8은 도 7의 (a), (b)에 있어서의 기입 보조 회로의 동작예를 나타내는 파형도이다.
도 9는 도 5에 있어서의 기입 보조 타이밍 생성 회로의 상세한 구성예를 나타내는 회로도이다.
도 10은 도 5와는 일부 다른 기입 보조 회로 주위의 기능의 일례를 나타내는 개략도이다.
도 11은 도 4의 메모리 유닛에 있어서, 그 각 스태틱형 메모리 모듈에 도 10의 기입 보조 회로를 적용한 경우의 효과의 일례를 나타내는 개략도이다.
도 12는 본 발명의 실시 형태 2에 의한 반도체 장치에 있어서, 도 5와는 다른 기입 보조 타이밍 생성 회로 주위의 구성예를 나타내는 개략도이다.
도 13은 도 12에 있어서의 행수 더미 부하 회로 및 기입 보조 타이밍 생성 회로의 상세한 구성예를 나타내는 회로도이다.
도 14는 본 발명의 실시 형태 3에 의한 반도체 장치에 있어서, 도 4의 메모리 유닛 내의 각 스태틱형 메모리 모듈에 포함되는 워드 드라이버용 전원 회로 블록의 특징의 일례를 나타내는 개략도이다.
도 15의 (a) 내지 (c)는 메모리 유닛 내의 각 스태틱형 메모리 모듈의 어레이 구성이 도 14와는 다른 경우에 있어서, 각 워드 드라이버용 전원 회로 블록의 사이즈의 관계를 예시하는 개략도이다.
도 16은 도 14의 각 스태틱형 메모리 모듈에 있어서, 그 워드 드라이버용 전원 회로 블록, 워드 드라이버 블록 및 메모리 어레이의 상세한 구성예를 나타내는 회로도이다.
도 17은 도 16에 있어서의 워드 드라이버용 전원 회로 블록의 동작예를 나타내는 파형도이다.
도 18은 본 발명의 실시 형태 4에 의한 반도체 장치에 있어서, 도 14의 각 스태틱형 메모리 모듈에 있어서의 워드 드라이버용 전원 회로 블록, 워드 드라이버 블록 및 메모리 어레이의 상세한 구성예를 나타내는 회로도이다.
도 19는 본 발명의 실시 형태 5에 의한 반도체 장치에 있어서, 도 14의 각 스태틱형 메모리 모듈에 있어서의 워드 드라이버용 전원 회로 블록, 워드 드라이버 블록 및 메모리 어레이의 상세한 구성예를 나타내는 회로도이다.
도 20은 본 발명의 실시 형태 6에 의한 반도체 장치에 있어서, 도 14의 각 스태틱형 메모리 모듈에 있어서의 워드 드라이버용 전원 회로 블록, 워드 드라이버 블록 및 메모리 어레이의 상세한 구성예를 나타내는 회로도이다.
도 21의 (a), (b)는 본 발명의 실시 형태 7에 의한 반도체 장치에 있어서, 그 스태틱형 메모리 모듈에 있어서의 각 워드 드라이버용 전원 회로의 개략적인 배치예를 나타내는 평면도이다.
도 22는 도 21의 (a)의 스태틱형 메모리 모듈에 있어서, 그 일부 영역의 모식적인 레이아웃 구성예를 나타내는 평면도이다.
도 23은 본 발명의 실시 형태 8에 의한 반도체 장치에 있어서, 그에 포함되는 메모리 유닛의 구성예를 나타내는 개략도이다.
도 24의 (a)는 본 발명의 전제로 하여 검토한 반도체 장치에 있어서, 그 스태틱형 메모리 모듈의 주요부의 개략 구성예 및 동작예를 나타내는 설명도이고, 도 24의 (b)는 도 24의 (a)와는 다른 개략 구성예 및 동작예를 나타내는 설명도이다.
도 25의 (a)는 본 발명의 전제로 하여 검토한 반도체 장치에 있어서, 그 스태틱형 메모리 모듈의 주요부의 개략 구성예 및 동작예를 나타내는 설명도이고, 도 25의 (b)는 도 25의 (a)와는 다른 개략 구성예 및 동작예를 나타내는 설명도이다.

이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이어도 이하이어도 좋다.

또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.

또한, 실시 형태의 각 기능 블록을 구성하는 회로 소자는, 특별히 제한되지 않지만, 공지의 CMOS(상보형 MOS 트랜지스터) 등의 집적 회로 기술에 의해, 단결정 실리콘과 같은 반도체 기판 상에 형성된다. 또한, 실시 형태에서는, MISFET(Metal Insulator Semiconductor Field Effect Transistor)(MIS 트랜지스터라고 생략함)의 일례로서 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)(MOS 트랜지스터라고 생략함)를 이용하지만, 게이트 절연막으로서 비산화막을 제외하는 것은 아니다. 도면에 있어서, p채널형 MOS 트랜지스터(PMOS 트랜지스터)에는 게이트에 동그라미 표시의 기호를 부여함으로써, n채널형 MOS 트랜지스터(NMOS 트랜지스터)라고 구별하는 것으로 한다. 도면에는 MOS 트랜지스터의 기판 전위의 접속은 특별히 명기하고 있지 않지만, MOS 트랜지스터가 정상 동작 가능한 범위이면, 그 접속 방법은 특별히 한정되지 않는다.

이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 부재에는 원칙으로서 동일한 부호를 부여하고, 그 반복 설명은 생략한다.

(실시 형태 1)

《메모리 모듈 전체의 개략 구성》

도 1은, 본 발명의 실시 형태 1에 의한 반도체 장치에 있어서, 그에 포함되는 스태틱형 메모리 모듈의 개략적인 구성예를 나타내는 블록도이다. 도 1에 도시하는 스태틱형 메모리 모듈(SRMD)은 제어 회로 블록(CTLBK), 워드 드라이버 블록(WLD), 워드 드라이버용 전원 회로 블록(VGEN), 메모리 어레이(MARY), 열 선택 회로(YSW), 기입 드라이버(WTD), 기입 보조 회로(WAST), 센스 앰프(SA), 기입 보조 타이밍 생성 회로(TDG) 및 입출력 버퍼 회로(IOB)를 구비한다. CTLBK는 어드레스 제어 회로(ADRCTL) 및 판독 기입 제어 회로(RWCTL)를 구비한다.

MARY는, 제1 방향을 향하여 나란히 연신하는 (m+1)개의 워드선(WL[0] 내지 WL[m])과, 제1 방향과 교차하는 제2 방향을 향하여 나란히 연신하는 (n+1)개의 비트선쌍(BL[0], ZBL[0] 내지 BL[n], ZBL[n])과, (m+1)개의 워드선과 (n+1)개의 비트선쌍의 교점에 배치되는 복수의 메모리 셀(MC)을 구비한다. 각 비트선 쌍은, 상보 신호를 전송하는 2개의 비트선(예를 들면 BL[0]과 ZBL[0])으로 구성된다. 또한, MARY는, 제2 방향을 향하여 나란히 연신하는 (n+1)개의 메모리 셀 전원 라인(메모리 셀 전원 전압)(ARVDD[0] 내지 ARVDD[n])을 구비하고, 어느 비트선 쌍(BL[s], ZBL[s])(s는 0 내지 n의 정수)에 접속된 MC는 대응하는 ARVDD[s]에 접속된다.

어드레스 제어 회로(ADRCTL)는, 디코드 기동 신호(TDEC)를 트리거로서 SRMD의 외부 어드레스 단자로부터의 어드레스 신호(A[0] 내지 A[j])를 디코드(혹은 프리 디코드(pre-decode))하고, 행 선택 신호(X[0] 내지 X[k])와, 열 선택 신호(Y[0] 내지 Y[i])를 출력한다. 워드 드라이버 블록(WLD)은, X[0] 내지 X[k]에 따라서 (m+1)개의 워드선 중 어느 1개를 선택(활성화)한다. 열 선택 회로(YSW)는, Y[0] 내지 Y[i]에 따라서 (n+1)개의 비트선 쌍 중 어느 1개를 선택한다. 워드 드라이버용 전원 회로 블록(VGEN)은, WLD 내의 각 워드 드라이버(도시 생략)에 대하여 워드 드라이버 전원 전압(WLVDD)을 공급한다.

판독 기입 제어 회로(RWCTL)는, SRMD의 외부 제어 단자로부터의 각종 제어 신호(WEN, CLK, CEN)에 따라서, 디코드 기동 신호(TDEC), 내부 라이트 인에이블 신호(internal write enable signal)(WE), 기입 보조 인에이블 신호(write assist enable signal)(WTE), 센스 앰프 인에이블 신호(SE)를 생성한다. WEN은 판독 명령과 기입 명령을 식별하는 라이트 인에이블 신호이고, CLK는 기록 및 판독 동작이 기준으로 되는 클럭 신호이고, CEN은 클럭 신호의 유효ㆍ무효를 제어하는 클럭 인에이블 신호이다. 입출력 버퍼 회로(IOB)는, SRMD의 외부 데이터 단자로부터의 데이터 입력 신호(Di)를 취득하여 기입 드라이버(WTD)에 전송하고, 또한, 센스 앰프(SA)로부터의 출력 신호를 취득하여 데이터 출력 신호(Do)로서 외부 데이터 단자에 출력한다.

WTD는, 내부 라이트 인에이블 신호(WE)에 따라서 IOB로부터의 데이터를 차동 증폭하고, 전술한 열 선택 회로(YSW)를 통하여 소정의 비트선 쌍에 전송한다. 기입 보조 타이밍 생성 회로(TDG)는, 기입 보조 인에이블 신호(WTE)를 받아서 기입 보조 회로(WAST)에 제어 신호를 출력한다. WAST는, 기입 동작시에, 선택된 메모리 셀(MC)의 메모리 셀 전원 전압(ARVDD)을, TDG로부터의 제어 신호를 이용하여 제어한다. 상세한 것은 후술하지만, 이 TDG, WAST의 부분이 본 실시 형태 1의 주요한 특징의 하나로 되어 있다. 센스 앰프(SA)는, 센스 앰프 인에이블 신호(SE)를 트리거로서, 소정의 비트선 쌍으로부터 YSW를 통하여 전송된 신호 쌍을 차동 증폭하고, IOB를 향하여 출력한다.

도 2는, 도 1의 메모리 모듈에 있어서의 각 메모리 셀의 구성예를 나타내는 회로도이다. 도 2에 도시하는 메모리 셀(MC)은, 4개의 NMOS 트랜지스터(MN1 내지 MN4)와, 2개의 PMOS 트랜지스터(MP1, MP2)를 구비한 SRAM 메모리 셀로 되어 있다. MN1, MN2는 드라이버용 트랜지스터이고, MN3, MN4는 액세스용 트랜지스터이고, MP1, MP2는 부하용 트랜지스터이다. MN3은, 게이트가 워드선(WL)에 접속되고, 소스ㆍ드레인의 한쪽이 정극 측의 비트선(BL)에 접속된다. MN4는, 게이트가 WL에 접속되고, 소스ㆍ드레인의 한쪽이 부극 측의 비트선(ZBL)에 접속된다.

MN1, MP1과 MN2, MP2는, 각각, 메모리 셀 전원 전압(ARVDD)과 접지 전원 전압(VSS) 사이에서 CMOS 인버터 회로를 구성한다. 이 2개의 CMOS 인버터 회로는, 한쪽의 입력이 다른 쪽의 출력에 접속됨으로써 래치 회로를 구성한다. MN4의 소스ㆍ드레인의 다른 쪽은, CMOS 인버터 회로(MN1, MP1)의 입력(CMOS 인버터 회로(MN2, MP2)의 출력)에 접속되고, MN3의 소스ㆍ드레인의 다른 쪽은, CMOS 인버터 회로(MN2, MP2)의 입력(CMOS 인버터 회로(MN1, MP1)의 출력)에 접속된다.

《메모리 모듈 전체의 개략 동작》

도 3은, 도 1의 메모리 모듈의 개략적인 동작예를 나타내는 파형도이다. 도 3의 예에서는, 클럭 신호(CLK)가 상승하였을 때에, 클럭 인에이블 신호(CEN)가 'L' 레벨 또한 라이트 인에이블 신호(WEN)가 'H' 레벨인 경우에는 판독(리드) 사이클(T0)이 실행되고, CEN이 'L' 레벨 또한 WEN이 'L' 레벨인 경우에는 기입(라이트) 사이클(T1)이 실행된다. 또한, CLK이 상승하였을 때에, CEN이 'H' 레벨인 경우에는 노 오퍼레이션(no operation) 사이클(T2)이 되고, 판독 동작도 기입 동작도 실행되지 않는다.

리드 사이클(T0)에 있어서는, 우선, 판독 기입 제어 회로(RWCTL)가, 클럭 신호(CLK)의 상승을 받아서 디코드 기동 신호(TDEC)를 'L' 레벨로부터 'H' 레벨로 천이시킨다. 또한, RWCTL은, 내부 라이트 인에이블 신호(WE) 및 기입 보조 인에이블 신호(WTE)로서 'L' 레벨을 출력한다. 어드레스 제어 회로(ADRCTL)는, TDEC의 'H' 레벨로의 천이를 받아서, 어드레스 신호(A[0] 내지 A[j])에 따른 행 선택 신호(X[0] 내지 X[k]) 및 열 선택 신호(Y[0] 내지 Y[i])(도 3에서는 Y[0]을 표시)를 생성한다. 도 3의 예는, X[0] 내지 X[k]에 의해 워드선(WL[0])이 선택되고, Y[0] 내지 Y[i]에 의해 비트선 쌍(BL[0], ZBL[0])이 선택되는 것으로 한다.

워드 드라이버 블록(WLD)은, X[0] 내지 X[k]에 따라서 WL[0]을 상승시키고, 이에 따라서 WL[0]에 접속된 각 메모리 셀(MC)의 기억 데이터가 대응하는 비트선 쌍에 판독된다. 이 예에서는, 그 중 BL[0], ZBL[0]에 있어서의 판독 신호가 열 선택 회로(YSW)를 통하여 센스 앰프(SA)에 전송된다. 판독 기입 제어 회로(RWCTL)는, TDEC의 'H' 레벨로의 천이로부터 소정의 지연 시간이 경과된 후, 센스 앰프 인에이블 신호(SE)를 유효 상태('H' 레벨)로 천이시킨다. SA는, 이 SE의 'H' 레벨을 트리거로서, 전술한 YSW를 통하여 전송된 BL[0], ZBL[0]의 판독 신호를 증폭한다. 그리고, 이 증폭된 신호가, 입출력 버퍼 회로(IOB)를 통하여 데이터 출력 신호(Do)로서 외부 단자에 출력된다. 또한, 상승된 워드선(WL[0])은, 여기서는, TDEC의 'H' 레벨로부터 'L' 레벨로의 천이를 받아서 하강된다.

여기서, 이와 같은 판독 동작시에, 워드 드라이버용 전원 회로 블록(VGEN)은, 디코드 기동 신호(TDEC)의 'H' 레벨을 받아서, 워드 드라이버 전원 전압(WLVDD)을 소정의 전압 레벨로 저하시킨다. 예를 들면, VGEN은, WLVDD의 전압 레벨을 메모리 셀 전원 전압(ARVDD)의 전압 레벨로부터 그것보다도 낮은 전압 레벨로 저하된다. 선택된 워드선(WL[0])의 전압 레벨은, 이 WLVDD의 전압 레벨에 따라서 정해진다. 이에 의해, WL[0] 상에 접속된 각 MC에서는, 드라이버용 트랜지스터와 액세스용 트랜지스터의 β 레시오(ratio)의 향상에 수반하여 스태틱 노이즈 마진(SNM)이 향상되고, 판독 마진의 향상이 도모된다. 그 후, VGEN은, 여기서는 TDEC의 'L' 레벨을 받아서 WLVDD의 전압 레벨을 원래의 전압 레벨(예를 들면 ARVDD의 전압 레벨)로 되돌아간다.

다음으로, 라이트 사이클(T1)에 있어서는, 우선, 판독 기입 제어 회로(RWCTL)가, 클럭 신호(CLK)의 상승을 받아서 디코드 기동 신호(TDEC)를 'L' 레벨로부터 'H' 레벨로 천이시킨다. 또한, RWCTL은, 내부 라이트 인에이블 신호(WE) 및 기입 보조 인에이블 신호(WTE)로서 'H' 레벨을 출력한다. 어드레스 제어 회로(ADRCTL)는, TDEC의 'H' 레벨로의 천이를 받아서 행 선택 신호(X[0] 내지 X[k]) 및 열 선택 신호(Y[0] 내지 Y[i])를 생성하고, 워드 드라이버 블록(WLD)은, X[0] 내지 X[k]에 따른 워드선(여기서는 WL[0])을 상승시킨다.

한편, 이와 병행하여, 외부 단자로부터의 데이터 입력 신호(Di)가 입출력 버퍼 회로(IOB)를 통하여 기입 드라이버(WTD)에 입력된다. WTD는, 전술한 WE의 'H' 레벨을 받아서 IOB로부터의 입력 신호를 증폭하고, 열 선택 회로(YSW)는, 이 WTD의 출력을 Y[0] 내지 Y[i]에 따른 비트선 쌍(여기서는 BL[0], ZBL[0])에 접속한다. 이에 의해, 선택된 메모리 셀(MC)에 Di의 정보가 기입된다. 그 후, 상승된 워드선(WL[0])은, 여기서는, TDEC의 'H' 레벨로부터 'L' 레벨로의 천이를 받아서 하강된다. 이에 의해, 선택된 메모리 셀(MC)은 Di의 정보를 보유한다.

여기서, 이와 같은 기입 동작시에, 기입 보조 회로(WAST)는, 기입 보조 인에이블 신호(WTE)의 'H' 레벨을 기입 보조 타이밍 생성 회로(TDG)를 통하여 받고, 기입 대상의 메모리 셀 전원 전압(여기서는 ARVDD[0])을 소정의 전압 레벨로 저하시킨다. 이에 의해, 기입 대상의 메모리 셀(여기서는 WL[0]과 BL[0], ZBL[0]의 교점의 MC)에서는, 드라이버용 트랜지스터의 구동 능력의 저하에 수반하여 스태틱 노이즈 마진(SNM)이 저하되고, 결과적으로 기입 마진의 향상이 도모된다. 그 후, WAST는, 여기서는 WTE의 'L' 레벨을 받아서 WLVDD의 전압 레벨을 원래의 전압 레벨(예를 들면 ARVDD의 전압 레벨)로 되돌아간다. 또한, 이와 같은 기입 동작시에, 워드 드라이버용 전원 회로 블록(VGEN)은, 전술한 판독 동작의 경우와 마찬가지로, 워드 드라이버 전원 전압(WLVDD)을 소정의 전압 레벨로 저하시킨다. 이에 의해, 선택된 워드선(WL[0]) 상의 비기입 대상의 메모리 셀은, SNM(판독 마진)이 향상되므로 기억 데이터를 확실하게 보유하는 것이 가능해진다.

《반도체 장치 전체의 개략 구성》

도 4는, 본 발명의 실시 형태 1에 의한 반도체 장치에 있어서, 그 전체의 개략 구성예를 나타내는 블록도이다. 도 4에는, 1개의 반도체 칩 내에 각종 로직 회로와 메모리 회로가 형성된 SOC(System On a Chip) 등이라고 불리는 반도체 장치(LSI)가 도시되어 있다. 도 4의 반도체 장치는, 예를 들면 휴대 전화용(LSI)이고, 2개의 프로세서 유닛(CPU1, CPU2)과, 어플리케이션 유닛(APPU)과, 메모리 유닛(MEMU)과, 베이스밴드 유닛(BBU)과, 입출력 유닛(IOU)을 구비한다. MEMU는, 각각 어레이 구성(행수(워드선의 개수) 및 열수(비트선 쌍의 개수))이 다른 복수(여기서는 3개)의 스태틱형 메모리 모듈(SRMD1 내지 SRMD3)을 구비하고, 해당 각 메모리 모듈에 도 1의 구성예가 적용된다.

CPU1, CPU2는 프로그램에 기초하는 소정의 연산 처리를 행하고, APPU는 휴대 전화로 필요로 되는 소정의 어플리케이션 처리를 행하고, BBU는 무선 통신에 수반하는 소정의 베이스밴드 처리를 행하고, IOU는 외부와의 사이의 입출력 인터페이스를 담당한다. 여기서, MEMU 내의 SRMD1 내지 SRMD3은, 이와 같은 각종 회로 블록의 처리시에 예를 들면 캐쉬 메모리로서 각각 액세스된다. 최적인 캐쉬 메모리의 구성(라인수 및 비트폭)은, 각종 회로 블록의 구성이나 처리 내용 등에 따라서 적절히 바뀔 수 있기 때문에, 이에 따라서 각 메모리 모듈의 어레이 구성도 각각 서로 다를 수 있다. 이에 의해, 반도체 장치 내에는, 도 4에 도시하는 바와 같이, 세로 길이 구성(SRMD1), 가로 길이 구성(SRMD2), 대략 정사각형 구성(SRMD3) 등의 다양한 어레이 구성을 갖는 메모리 모듈이 실장되는 경우가 있다. 특별히 한정되지 않지만, 각 메모리 모듈은, 예를 들면 8 내지 512개의 행수와 16 내지 512개의 열수 중으로부터 최적인 어레이 구성에 적절히 정해진다.

이와 같은 반도체 장치 내의 각 메모리 모듈은, 예를 들면 메모리 컴파일러 등이라고 불리는 자동 설계 툴에 대하여 행수 및 열수를 지정함으로써 자동적으로 생성된다. 이와 같이 하여 생성된 각 메모리 모듈은, 전술한 바와 같이 컴파일드 SRAM 등이라고 불린다. 컴파일드 SRAM은, 미리 규정한 각종 요소 회로(예를 들면 워드 드라이버 등)의 레이아웃을 이용하여 자동 생성되기 때문에, 각 메모리 모듈마다 각종 요소 회로(예를 들면 워드 드라이버 등)의 구동 능력(트랜지스터 사이즈)을 어레이 구성에 따라서 개개에 최적화하는 일은 행하기 어렵다. 그 반도체 장치 내에는, 경우에 따라서는 10개를 초과하는 컴파일드 SRAM이 실장되는 경우가 있고, 전술한 각 메모리 모듈마다의 최적화는, 특별히 이와 같은 경우에 있어서 보다 곤란하게 될 수 있다. 그 결과, 도 24 및 도 25에서 설명한 바와 같이, 어레이 구성에 따라서 동작 마진(판독 마진, 기입 마진)의 저하나 액세스 시간의 지연이 생길 우려가 있다.

《기입 보조 회로(본 실시 형태 1의 주요한 특징)의 개요》

도 5는, 도 1의 메모리 모듈에 있어서, 그 기입 보조 회로 주위의 기능의 일례를 나타내는 개략도이다. 도 5의 스태틱형 메모리 모듈(SRMDa)에서는, 도 1의 구성예 중으로부터 대표적으로 워드 드라이버 블록(WLD), 제어 회로 블록(CTLBK), 기입 보조 타이밍 생성 회로(TDG1), 입출력 버퍼 회로(IOB), 기입 보조 회로(WAST1[0] 내지 WAST1[q]) 및 복수의 메모리 셀(MC)이 나타내어져 있다. WAST1[0]은 전술한 메모리 셀 전원 전압(ARVDD[0])을 제어하고, WAST1[q]는 전술한 메모리 셀 전원 전압(ARVDD[n])을 제어한다. 기입 보조 타이밍 생성 회로(TDG1)에는, 미리 행수 정보(XSET)가 설정된다. XSET는, 그 SRMDa에 포함되는 워드선의 개수를 나타낸 디지털 코드이고, 특별히 한정되지 않지만, 미리 회로적으로 만들어 넣는 방식이나, 혹은 레지스터 등에 의해 보유 지지되고, 반도체 장치의 초기화시에 불휘발성 메모리 등으로부터 로드되는 방식 등에 의해 정해진다. TDG1은, XSET에 의해 설정되는 행수가 많을수록 넓은 펄스폭을 갖는 기입 보조 펄스 신호(WPT)를 출력한다.

WAST1[0]은, ARVDD[0]에 접속된 메모리 셀(MC)을 대상에 기입 동작이 행해질 때에, 기입 보조 인에이블 신호(WTE)에 따라서 스위치(SWm)를 온으로 구동함으로써 ARVDD[0]의 전압 레벨을 소정의 전압 레벨(VM1)로 저하시킨다. 또한, WAST1[0]은, 이 ARVDD[0]의 전압 레벨을 저하시킬 때에, WPT의 펄스 기간에서 스위치(SWs)를 온으로 구동하고, 일시적으로 ARVDD[0]의 전하를 전압 레벨(VM2)(예를 들면 VM1 이하의 전압 레벨)을 향하여 방전함으로써 전압 레벨의 저하 속도를 제어한다. 마찬가지로, WAST1[q]는, ARVDD[n]에 접속된 메모리 셀(MC)을 대상에 기입 동작이 행해질 때에, WTE에 따라서 SWm을 온으로 구동함으로써 ARVDD[n]의 전압 레벨을 VM1로 저하시킨다. 또한, WAST1[q]는, 이 ARVDD[n]의 전압 레벨을 저하시킬 때에, WPT의 펄스 기간에서 SWs를 온으로 구동함으로써, 전압 레벨의 저하 속도를 제어한다.

도 6은, 도 4의 메모리 유닛에 있어서, 그 각 스태틱형 메모리 모듈에 도 5의 기입 보조 회로를 적용한 경우의 효과의 일례를 나타내는 개략도이다. 도 6에 도시하는 메모리 유닛(MEMU)은, 워드선(도시 생략)의 연신 방향을 가로 방향(X축 방향), 비트선(도시 생략) 및 메모리 셀 전원 라인(ARVDD)의 연신 방향을 세로 방향(Y축 방향)으로서, 세로 길이 형상의 스태틱형 메모리 모듈(SRMD1)과 가로 길이 형상의 스태틱형 메모리 모듈(SRMD2)을 포함하고 있다. SRMD1은 SRMD2에 비해 행수가 많기(Y축 방향의 길이가 길기) 때문에, SRMD1의 기입 보조 회로(WAST1_1)에는 펄스폭이 넓은 기입 보조 펄스 신호(WPT)가 인가되고, SRMD2의 기입 보조 회로(WAST1_2)에는 펄스폭이 좁은 WPT가 인가된다.

여기서, 가령, 도 5에 있어서의 스위치(SWm)의 구동 능력이, 메모리 모듈을 취할 수 있는 최소의 행수값에 따른 구동 능력으로 설정된 것으로 하고, SRMD2의 행수가 해당 최소의 행수값보다도 약간 많은 것으로 한다. SRMD1, SRMD2에 있어서, 가령 WPT(도 5의 스위치(SWs))를 구비하지 않고 WTE의 제어만으로 메모리 셀 전원 전압(ARVDD)을 저하시킨 경우, 도 6의 비교예에 나타내는 바와 같이 그 메모리 셀 전원 라인의 길이(부하의 크기)에 따라서 소정의 전압 레벨로 도달할 때까지의 시간이 변동된다. 여기서는, SRMD2의 경우에 비해 SRMD1의 경우에 긴 시간을 요하게 된다. 이와 같이, 소정의 전압 레벨로 도달할 때까지의 시간이 길어지면, 도 24의 (b)에서 설명한 바와 같이, 기입 마진이 저하될 우려가 있다.

따라서, SRMD1의 경우에는, 넓은 펄스폭을 갖는 WPT를 이용하여 ARVDD의 하강 속도를 조장함으로써, 소정의 전압 레벨로 도달할 때까지의 시간을 크게 단축하고, SRMD2의 경우에는, 좁은 펄스폭을 갖는 WPT를 이용하여 그 하강 속도를 약간 조장함으로써, 그 시간을 약간 단축한다. 이에 의해, 메모리 모듈의 어레이 구성에 상관없이, 기입 마진을 향상시키는 것이 가능해진다. 또한, 도 5에 있어서의 스위치(SWm)의 구동 능력은, 예를 들면, 메모리 모듈을 취할 수 있는 최소의 행수값에 따른 구동 능력이거나, 혹은 그것보다도 낮게 설정된다. 전자의 경우, 메모리 모듈이 그 최소의 행수값을 구비하는 경우에는 예를 들면 WPT에 펄스 입력이 행해지지 않는 설계 사양이 되고, 후자의 경우, 메모리 모듈이 그 최소의 행수값을 구비하는 경우에도 예를 들면 WPT에 좁은 펄스 입력이 행해지는 설계 사양이 된다.

또한, 여기서는, WPT의 펄스폭을 바꿈으로써, 어레이 구성에 수반하는 기입 마진의 변동을 보상하였지만, 경우에 따라서는, 도 5의 스위치(SWm)나 SWs에 구동 능력이 가변한 회로 구성을 적용함으로써 그 보상을 행하는 것도 가능하다. 즉, 예를 들면, SWm이나 SWs를 병렬 접속된 복수의 스위치로 구성하고, 실제로 사용하는 스위치의 수를 어레이 구성에 따라서 선택하는 방식을 이용하는 것도 가능하다. 단, 이 경우, 구동 능력을 광범위하게 가변시키기 위해서는, 많은 스위치가 필요로 되기 때문에, 회로 면적의 증대 등이 생길 수 있다. 이 관점에서, 도 5에 도시하는 바와 같은 WPT의 펄스폭에 의해 조정하는 방식을 이용하는 것이 바람직하다.

《기입 보조 회로의 상세》

도 7의 (a)는, 도 5에 있어서의 기입 보조 회로의 상세한 구성예를 나타내는 회로도이고, 도 7의 (b)는, 도 7의 (a)와는 다른 구성예를 나타내는 회로도이다. 도 8은, 도 7의 (a), (b)에 있어서의 기입 보조 회로의 동작예를 나타내는 파형도이다. 우선, 도 7의 (a)에 도시하는 기입 보조 회로(WAST1a)는, PMOS 트랜지스터(MP10 내지 MP12) 및 NMOS 트랜지스터(MN10, MN11)로 이루어지는 스태틱부(VSBK)와, NMOS 트랜지스터(MN12)로 이루어지는 다이내믹부(VDBK1a)를 구비하고 있다. VSBK는, 기입 동작시에 메모리 셀 전원 전압을 있는 전압 레벨로부터 그것보다도 낮은 소정의 전압 레벨로 절환함과 함께 주로 그 소정의 전압 레벨의 설정이나 안정 공급을 행하는 회로이다. 한편, VDBK1a는, 전압 레벨의 절환시만으로 동작하고, 그 절환 속도를 제어하는 회로이다. 개념적으로는, VSBK는 도 5에 있어서의 스위치(SWm)의 부분에 해당하고, VDBK1a는 도 5에 있어서의 스위치(SWs)의 부분에 해당한다.

VSBK에 있어서, MP10, MP12는, 전원 전압(VDDM)과 공통 전원 노드(CWSRC[0]) 사이에 소스ㆍ드레인 경로가 병렬 접속된다. MP11, MN11, MN10은, CWSRC[0]과 접지 전원 전압(VSS) 사이에서, MP11을 CWSRC[0]측, MN10을 VSS측으로서 소스ㆍ드레인 경로가 순서대로 직렬 접속된다. MP10, MN10의 게이트는, 기입 보조 인에이블 신호(WTE)에 의해 제어되고, MP11의 게이트에는 고정 전압(TE)이 인가된다. MN11의 게이트에는 CWSRC[0]의 전압 레벨이 귀환되고, MP12의 게이트에는 MP11과 MN11의 공통 접속 노드의 전압 레벨이 귀환된다. 한편, VDBK1a에 있어서, MN12는, CWSRC[0]과 VSS 사이에 소스ㆍ드레인 경로가 접속되고, 기입 보조 펄스 신호(WPT)에 의해 게이트가 제어된다.

또한, 공통 전원 노드(CWSRC[0])는, 여기서는 4개의 PMOS 트랜지스터의 소스ㆍ드레인 경로를 통하여, 메모리 셀 전원 라인(ARVDD[0] 내지 ARVDD[3])에 각각 접속된다. 여기서는, 그 4개의 PMOS 트랜지스터의 하나로서 ARVDD[0]에 대응하는 PMOS 트랜지스터(MP21)가 대표적으로 나타내어져 있다. 또한, ARVDD[0] 내지 ARVDD[3]의 각각과 전원 전압(VDDM) 사이에도 PMOS 트랜지스터의 소스ㆍ드레인 경로가 접속된다. 여기서는, 대표적으로 ARVDD[0]에 대응하는 PMOS 트랜지스터(MP20)가 나타내어져 있다.

MP20의 게이트는 기입용 열 선택 신호(CWSE[0])에 의해 제어되고, MP21의 게이트는 판독용 열 선택 신호(CRSE[0])에 의해 제어된다. MP20, MP21은, 도 1에 있어서의 열 선택 회로(YSW)의 일부에 해당하는 것이다. 또한, 여기서는, 도 1의 구성예에 있어서, 기입 동작시에는 4개의 비트선 쌍에 1개의 I/O가 할당되는(즉 4개의 비트선 쌍 내의 1개를 대상으로 기입 동작이 행해지는) 것을 전제로 하고, 도 7의 (a)의 구성예에서는 1개의 기입 보조 회로에 대하여 4개의 메모리 셀 전원 라인이 할당되어 있다.

여기서, 예를 들면 ARVDD[0]에 접속된 메모리 셀에 기입을 행하는 경우, 도 8의 기입 사이클(T1)에 나타내는 바와 같이, 기입 보조 인에이블 신호(WTE)와 기입용 열 선택 신호(CWSE[0])가 'L' 레벨로부터 'H' 레벨로 천이되고, 판독용 열 선택 신호(CRSE[0])가 'H' 레벨로부터 'L' 레벨로 천이한다. 이 때에, 그 밖의 기입용 열 선택 신호(여기서는 ARVDD[1]에 대응하는 CWSE[1]을 예시)는 'L' 레벨을 유지하고, 그 밖의 판독용 열 선택 신호(여기서는 ARVDD[1]에 대응하는 CRSE[1]을 예시)는 'H' 레벨을 유지한다. 이에 의해, MP20이 오프로 제어됨과 함께 ARVDD[0]이 MP21을 통하여 CWSRC[0]에 접속되고, ARVDD[1] 내지 ARVDD[3]에는, ARVDD[0]의 MP20에 대응하는 PMOS 트랜지스터를 통하여 VDDM이 인가된다.

또한, VSBK에 있어서의 CWSRC[0]에는, WTE가 'L' 레벨일 때, MP10을 통하여 VDDM이 인가된다. 이 때에, MN10, MP12는 오프로 된다. 한편, WTE가 'H' 레벨로 천이되면, MP10이 오프, MN10이 온으로 천이되고, 그 결과, MN11이 온 상태로 된다. MP11의 게이트에는, 적당한 온 저항을 갖도록 TE가 인가되어 있다. 이에 의해, CWSRC[0]의 전하가 MP11, MN11, MN10을 통하여 방전되고, CWSRC[0]의 전압 레벨이 저하되고, MP12가 온 상태로 된다. 여기서, CWSRC[0]의 전압 레벨이 지나치게 저하되면 MP12의 온이 강해지고, MN11의 온이 약해지기 때문에 그 전압 레벨 상승하고, 반대로, 그 전압 레벨이 지나치게 상승하면 MP12의 온이 약해지고, MN11의 온이 강해지기 때문에 그 전압 레벨이 하강한다. 그 결과, CWSRC[0]의 전압 레벨은, MP12, MP11, MN11, MN10이 모두 온 상태에서 밸런스한 시점의 온 저항의 비율에 의해 정해지는 소정의 전압 레벨로 수속한다. 이 CWSRC[0]의 전압 레벨은, MP21을 통하여 ARVDD[0]의 전압 레벨로 된다.

또한, 상기 기입 사이클(T1)일 때에는, WTE의 'H' 레벨로의 천이와 함께 기입 보조 펄스 신호(WPT)에 'H' 펄스가 인가된다. 이에 의해, VDBK1a 내의 MN12가 온으로 되고, WPT의 'H' 펄스 기간에서 CWSRC[0]의 전하가 VSS를 향하여 급속히 방전되고, CWSRC[0]의 전압 레벨이 급속히 저하된다. 따라서, 이 WPT의 'H' 펄스 기간을 제어함으로써, CWSRC[0](ARVDD[0])의 전압 레벨의 저하 속도를 제어하는 것이 가능해진다. 그 후, 그 기입 동작이 종료되면, WTE, CWSE[0]이 'L' 레벨로 천이되고, CRSE[0]이 'H' 레벨로 천이한다. 이에 의해, CWSRC[0] 및 ARVDD[0] 모두, 전압 레벨이 VDDM으로 되돌아간다.

다음으로, 도 7의 (b)에 도시하는 기입 보조 회로(WAST1b)는, 도 7의 (a)의 WAST1a와 비교하여 다이내믹부의 회로 구성이 다르다. 도 7의 (b)의 WAST1b에 있어서의 다이내믹부(VDBK1b)는, 스태틱부(VSBK)에 있어서의 MP11과 MN11의 공통 접속 노드와, 공통 전원 노드(CWSRC[0]) 사이에 소스ㆍ드레인 경로가 접속된 PMOS 트랜지스터(MP13)를 구비하고 있다. MP13의 게이트는, 기입 보조 펄스 신호(WPT)의 반전 신호(/WPT)에 의해 제어된다.

도 7의 (b)의 VDBK1b를 이용하면, 도 7의 (a)의 VDBK1a를 이용하는 경우와 달리 CWSRC[0]의 전압 레벨을 지나치게 내리는 사태를 용이하게 방지하는 것이 가능해진다. 즉, CWSRC[0]의 전압 레벨을 지나치게 내리면 VSBK 내의 MN11이 오프로 구동되기 때문에, 전압 레벨의 저하를 자동적으로 정지시킬 수 있다. 그 결과, 기입 보조 펄스 신호(WPT(/WPT))의 타이밍 설계를 용이화하는 것이 가능해진다. 또한, 도 7의 (a), (b)에 도시하는 바와 같은 귀환 회로형의 스태틱부(VSBK)를 이용함으로써, 예를 들면, 단순한 저항 분압 등에 의해 소정의 전압 레벨을 생성하는 경우와 비교하여, 보다 안정된 전압 레벨을 생성하는 것이 가능해진다. 또한, 그 기입 사이클(T1)시에, VSBK 내의 각 트랜지스터는, 주로 DC적인 전압 레벨을 정하는 기능을 가지므로, 트랜지스터 사이즈는 작아도 좋다. 한편, VDBK1a, VDBK1b 내의 트랜지스터는, 고속으로 전하를 인발하기 위해 비교적 큰 구동 능력을 갖는 것이 바람직하고, VSBK 내의 각 트랜지스터보다도 트랜지스터 사이즈가 큰 쪽이 바람직하다.

《기입 보조 타이밍 생성 회로의 상세》

도 9는, 도 5에 있어서의 기입 보조 타이밍 생성 회로의 상세한 구성예를 나타내는 회로도이다. 도 9에 도시하는 기입 보조 타이밍 생성 회로(TDG1)는, 인버터 회로(IV1)와, 복수(여기서는 3개)의 지연 회로 블록(DLYBK1 내지 DLYBK3)과, NAND 연산 회로(ND1)와, 버퍼 회로(BF)를 구비하고 있다. ND1의 2 입력의 한쪽에는 기입 보조 인에이블 신호(WTE)가 입력되고, ND1의 2 입력의 다른 쪽에는 IV1을 통한 WTE의 반전 신호가 DLYBK1 내지 DLYBK3을 순차적으로 통하여 입력된다. BF는, ND1의 출력을 버퍼링하고, 기입 보조 펄스 신호(WPT)의 반전 신호(/WPT)를 출력한다. 이 WPT의 반전 신호(/WPT)는, 도 7의 (b)에 도시한 회로 구성을 갖는 기입 보조 회로(WAST1b([0], [1], [2], …))에 입력된다.

DLYBK1 내지 DLYBK3의 각각은, 일단부가 지연 회로 블록의 입력 노드에 공통 접속된 2개의 경로와, 그 2개의 경로의 타단부를 2 입력으로 하고, 출력이 지연 회로 블록의 출력 노드에 접속된 셀렉터 회로(SEL)를 구비하고 있다. 그 2개의 경로의 한쪽에는 소정의 지연량을 갖는 지연 소자(DLY)(예를 들면 복수단 접속의 인버터 회로 등)가 삽입된다. DLYBK1의 출력 노드는 DLYBK2의 입력 노드에 접속되고, DLYBK2의 출력 노드는 DLYBK3의 입력 노드에 접속된다. 여기서, DLYBK1 내지 DLYBK3에 각각 포함되는 SEL의 선택(즉 DLY를 통하는지 여부)이 전술한 행수 정보(XSET)에 기초하여 행해진다.

이에 의해, ND1의 2 입력의 한쪽에는 WTE의 'H' 펄스가 입력되고, ND1의 2 입력의 다른 쪽에는 그 'H' 펄스의 반전 신호가 되는 'L' 펄스를 XSET에 기초하여 지연된 신호가 입력된다. 그 결과, ND1은, XSET에 기초하는 지연 시간을 펄스폭으로 하는 'L' 펄스 신호를 출력한다. 또한, DLYBK1 내지 DLYBK3 내에 포함되는 각 지연 소자(DLY)에는, 각각 가중치 부여를 갖게 하는 것이 바람직하다. 예를 들면, DLYBK1:DLYBK2:DLYBK3 내의 각 DLY의 지연량을, 각각 1:2:4 등으로 설정함으로써, XSET의 값에 따라서 0 내지 7의 범위로 펄스폭을 조정하는 것이 가능해진다.

《기입 보조 회로(변형예)의 개요》

도 10은, 도 5와는 일부 다른 기입 보조 회로 주위의 기능의 일례를 나타내는 개략도이다. 도 10의 스태틱형 메모리 모듈(SRMDa)에서는, 도 5에 도시한 WAST1[0] 내지 WAST1[q] 대신에 기입 보조 회로(WAST2[0] 내지 WAST2[q])가 구비되어 있다. 기입 보조 회로(WAST2[0] 내지 WAST2[q])의 각각은, 도 5에 있어서의 기입 보조 인에이블 신호(WTE)용의 스위치(SWm)의 부분을 구비하지 않고, 기입 보조 펄스 신호(WPT)용의 스위치(SWs)만을 구비한 구성으로 되어 있다. 구체적으로는, WAST2[0] 내지 WAST2[q]의 각각은, 예를 들면 도 7의 (a)에 있어서, 스태틱부(VSBK)를 구비하지 않고, 다이내믹부(VDBK1a)만을 구비한 구성으로 된다.

SRAM 메모리 셀은, 통상적으로, 소비 전류가 매우 작기 때문에, 경우에 따라서는, 스태틱부를 구비하지 않고, 다이내믹부(스위치(SWs))에서 메모리 셀 전원 전압을 소정의 전압 레벨로 저하시킨 후, SWs를 오프로 하여 메모리 셀 전원 라인을 하이 임피던스 상태로 함으로써도 그 전압 레벨을 어느 정도 유지할 수 있다. 따라서, 기입 보조 회로를 도 10에 도시하는 바와 같은 구성으로 실현하는 것도 가능하고, 이에 의해, 회로 면적의 저감 등을 도모할 수 있다. 단, 메모리 셀 전원 라인을 하이 임피던스 상태로 하면, 예를 들면 외부 노이즈의 혼입 등에 의한 오동작 등이 염려되므로, 이와 같은 관점에서는 도 5와 같은 구성예를 이용하는 쪽이 바람직하다.

도 11은, 도 4의 메모리 유닛에 있어서, 그 각 스태틱형 메모리 모듈에 도 10의 기입 보조 회로를 적용한 경우의 효과의 일례를 나타내는 개략도이다. 도 11에 도시하는 메모리 유닛(MEMU)은, 도 6의 경우와 마찬가지로, 세로 길이 형상의 스태틱형 메모리 모듈(SRMD1)과 가로 길이 형상의 스태틱형 메모리 모듈(SRMD2)을 포함하고 있다. SRMD1은 SRMD2에 비해 행수가 많기(Y축 방향의 길이가 길기) 때문에, SRMD1의 기입 보조 회로(WAST2_1)에는 펄스폭이 넓은 기입 보조 펄스 신호(WPT)가 인가되고, SRMD2의 기입 보조 회로(WAST2_2)에는 펄스폭이 좁은 WPT가 인가된다.

SRMD1, SRMD2에 있어서, 가령 도 10에 있어서의 스위치(SWs)의 구동 능력이나 WPT의 펄스폭을 동일하게 한 경우, 도 11의 비교예에 나타내는 바와 같이 메모리 셀 전원 라인의 길이(부하의 크기)에 따라서, 저하 후의 메모리 셀 전원 전압(ARVDD)의 전압 레벨이 서로 다를 수 있다. 여기서는, SRMD1에 있어서 ARVDD의 전압 레벨이 너무 높은 사태가 생기고, SRMD2에 있어서 ARVDD의 전압 레벨이 지나치게 낮은 사태가 생기고 있다. ARVDD의 전압 레벨이 지나치게 높으면, 전술한 바와 같이 기입 마진의 저하가 생길 우려가 있고, ARVDD의 전압 레벨이 지나치게 낮으면, 예를 들면 기입 종료시의 래치 동작이 불충분하게 되거나, 혹은 그 ARVDD에 접속되는 비기입 대상의 메모리 셀에 있어서 래치 능력이 부족한 사태가 생길 수 있다. 따라서, 도 11에 도시하는 바와 같이, 메모리 셀 전원 라인의 길이(워드선의 개수(행수))에 따라서 WPT의 펄스폭을 변경함으로써, ARVDD의 전압 레벨을 어레이 구성에 상관없이 일정하게 할 수 있어, 전술한 바와 같은 사태를 회피하는 것이 가능해진다.

이상, 본 실시 형태 1의 반도체 장치를 이용함으로써, 대표적으로는, 그에 포함되는 복수의 스태틱형 메모리 모듈의 동작 마진을 향상시키는 것이 가능해진다.

《그 밖의 변형예》

지금까지의 설명에서는, 펄스폭의 조정에 의해, 메모리 셀 전원 라인으로부터의 전하를 인발하는 방식을 나타냈다. 단, 펄스폭의 조정이 아니라, 예를 들면, 도 7의 트랜지스터(MN12, MP13)의 트랜지스터의 사이즈(예를 들면 게이트폭)에 의해, 조정해도 좋다. 즉, 2개의 메모리 모듈에서, 워드선의 개수가 많은 메모리 모듈의 쪽이 워드선 수가 적은 메모리 모듈보다, 트랜지스터(MN12, MP13)의 트랜지스터의 사이즈를 크게 해 둔다. 또한, 트랜지스터는 복수 설치해도 좋고, 그들의 사이즈(게이트폭)의 합(바꿔 말하면, 구동 능력)은, 워드선의 개수가 많은 것의 쪽이 크다. 이에 의해, 워드선의 개수가 많은 메모리 모듈의 메모리 셀 전원 라인의 전하를 인발하는 능력을 크게 할 수 있다.

(실시 형태 2)

《기입 보조 타이밍 생성 회로(변형예) 주위의 개요》

도 12는, 본 발명의 실시 형태 2에 의한 반도체 장치에 있어서, 도 5와는 다른 기입 보조 타이밍 생성 회로 주위의 구성예를 나타내는 개략도이다. 도 12의 스태틱형 메모리 모듈(SRMDb)에서는, 도 5의 경우와 마찬가지로, 워드 드라이버 블록(WLD), 제어 회로 블록(CTLBK), 입출력 버퍼 회로(IOB), 기입 보조 회로(WAST1[0] 내지 WAST1[q]) 및 복수의 메모리 셀(MC)이 대표적으로 나타내어져 있다. 또한, 도 12의 SRMDb는, 도 5와는 다른 기입 보조 타이밍 생성 회로(TDG2)를 구비함과 함께, 행수 더미 부하 회로(XDMY)가 새롭게 추가되어 있다.

행수 더미 부하 회로(XDMY)는, 워드 드라이버 블록(WLD)의 Y축 방향의 사이즈(워드선의 개수(행수))에 비례한 Y축 방향의 사이즈를 구비하고, Y축 방향의 사이즈가 커질수록 큰 지연량을 생성하는 기능을 구비하고 있다. XDMY의 Y축 방향의 사이즈는, 대표적으로는 WLD의 Y축 방향의 사이즈와 동등하게 설정된다. 기입 보조 타이밍 생성 회로(TDG2)는, 도 5의 TDG1과 달리 행수 정보(XSET)가 입력되지 않고, 그 대신에 XDMY에 의해 생성된 지연량에 의해 행수를 취득하고, 이 지연량에 따른 펄스폭을 갖는 기입 보조 펄스 신호(WPT)를 출력한다. WAST1[0] 내지 WAST1[q]의 각각은, 기입 동작시에, 도 5의 경우와 마찬가지로 WPT를 이용하여 메모리 셀 전원 전압(ARVDD[0] 내지 ARVDD[n])의 하강 속도를 제어한다.

이와 같은 구성예를 이용하면, XDMY에 의해 행수에 따른 지연량을 용이하게 또는 고정밀도로 생성하는 것이 가능하게 되기 때문에, 결과적으로, 기입 보조 회로를 이용한 메모리 셀 전원 전압의 하강 속도의 제어를 용이화 또는 고정밀도화하는 것이 가능해진다. 즉, 예를 들면 전술한 도 9의 TDG1을 이용하여 WPT의 펄스폭을 조정하는 경우, 펄스폭이 소정의 눈금폭에 의해 디지털적으로 제어되기 때문에, 행수를 WPT의 펄스폭에 고정밀도로 반영시키기 위해서는, 각 지연 소자(DLY)의 지연량을 작게 함과 함께 많은 지연 회로 블록(DLYBK)을 설치할 필요가 있다. 이 경우, 회로 면적의 증대나 회로의 복잡화 등이 생길 우려가 있다. 한편, 도 12에 도시하는 바와 같이, 그 펄스폭을 XDMY를 이용하여 제어하면, XDMY의 사이즈(즉 행수)가 커질수록, 그 기생 성분(기생 용량, 기생 저항)을 이용하여 큰 지연량을 생성할 수 있어, 펄스폭의 아날로그적인 제어가 용이하게 실현 가능해진다. 또한, 행수 정보(XSET)가 불필요해지기 때문에, 이 설정에 수반하는 번잡함을 해소할 수 있다.

《기입 보조 타이밍 생성 회로(변형예) 주위의 상세》

도 13은, 도 12에 있어서의 행수 더미 부하 회로 및 기입 보조 타이밍 생성 회로의 상세한 구성예를 나타내는 회로도이다. 도 13에 있어서, 행수 더미 부하 회로(XDMY)는, 인버터 회로(IV10 내지 IV12)와, Y축 방향(비트선(도시 생략), 메모리 셀 전원 라인(ARVDD)의 연신 방향)을 향하여 나란히 연신하는 2개의 더미 비트선(DBL1, DBL2)과, 용량(C1, C2)을 구비하고 있다. IV10은, 기입 보조 인에이블 신호(WTE)를 입력으로 하고, DBL1의 일단부를 향하여 반전 신호를 출력한다. IV11은, DBL1의 타단부를 입력으로 하고, DBL2의 일단부를 향하여 반전 신호를 출력한다. IV12는, DBL2의 타단부를 입력으로 하고, 반전 신호를 기입 보조 타이밍 생성 회로(TDG2)를 향하여 출력한다. 여기서, DBL1은 왕로 배선이 되고, DBL2는 귀로 배선이 된다.

DBL1, DBL2의 배선 길이는, 전술한 바와 같이, 워드 드라이버 블록(WLD)의 Y축 방향의 사이즈에 따라서 정해진다. 용량(C1)은 DBL1과 접지 전원 전압(VSS) 사이에 접속되고, 용량(C2)은 DBL2와 VSS 사이에 접속된다. C1에는 DBL1의 기생 용량이 포함되고, C2에는 DBL2의 기생 용량이 포함된다. 이에 의해, C1, C2의 용량값은, DBL1, DBL2가 길어질수록 커진다. 또한, C1, C2에는, 별도 형성한 용량 소자가 포함되어 있어도 좋다. 구체적으로는, 예를 들면, DBL1, DBL2에 대하여 일정한 길이마다 용량 소자(예를 들면 확산층 용량이나 MOS 용량 등)가 부가되는 회로 구성 및 레이아웃 구성을 이용할 수 있다. 이 경우도, C1, C2의 용량값은, DBL1, DBL2가 길어질수록 커진다.

XDMY는, IV10으로부터 입력된 WTE의 'H' 펄스를, 주로 DBL1, DBL2의 기생 저항값과 C1, C2의 용량값에 따른 시간만큼 지연시키고, IV12를 통하여 'L' 펄스를 출력한다. 한편, 도 13의 기입 보조 타이밍 생성 회로(TDG2)는, 도 9에 도시한 TDG1로부터, 인버터 회로(IV1) 및 지연 회로 블록(DLYBK1 내지 DLYBK3)을 포함하는 지연 경로가 삭제되고, 그 대신에 그 경로가 XDMY를 통한 지연 경로로 치환된 바와 같은 구성으로 되어 있다.

즉, NAND 연산 회로(ND1)의 2 입력의 한쪽에는 WTE가 입력되고, ND1의 2 입력의 다른 쪽에는, WTE를 XDMY를 통하여 지연 및 반전시킨 신호(IV12의 출력 신호)가 입력된다. 이에 의해, ND1은, TDG1의 경우와 마찬가지로, XDMY에 기초하는 지연 시간을 펄스폭으로 하는 'L' 펄스 신호를 출력한다. 이 'L' 펄스 신호는, 버퍼 회로(BF)를 통하여 기입 보조 펄스 신호(WPT)의 반전 신호(/WPT)가 되고, 기입 보조 회로(WAST1b([0], [1], [2], …))는, 그 신호(/WPT)를 이용하여 메모리 셀 전원 전압(ARVDD)의 하강 속도를 제어한다. 그 결과, 어레이 구성에 상관없이 기입 마진의 향상이 실현 가능해진다. 또한, 도 13의 XDMY에서는, 1 왕복의 배선(DBL1, DBL2)에 의해 지연 시간의 설정을 행하였지만, 경우에 따라서는, 2 왕복 이상의 배선을 설치하여 지연 시간의 설정을 행하는 것도 가능하다.

이상, 본 실시 형태 2의 반도체 장치를 이용함으로써, 대표적으로는, 그에 포함되는 복수의 스태틱형 메모리 모듈의 동작 마진을 향상시키는 것이 가능해진다. 또한, 실시 형태 1, 2에서 나타낸 메모리 모듈의 행수의 차는, 통상적으로, 2의 멱승이 다르다. 예를 들면, 1개의 메모리 모듈의 워드선 수(행수)가 256(2의 8승)인 경우, 이보다 적은 경우는, 예를 들면 128(2의 7승), 이보다 많은 경우에는, 예를 들면 512(2의 9승)가 된다.

(실시 형태 3)

《워드 드라이버용 전원 회로 블록(본 실시 형태 3의 주요한 특징)의 개요》

도 14는, 본 발명의 실시 형태 3에 의한 반도체 장치에 있어서, 도 4의 메모리 유닛 내의 각 스태틱형 메모리 모듈에 포함되는 워드 드라이버용 전원 회로 블록의 특징의 일례를 나타내는 개략도이다. 도 14에 도시하는 메모리 유닛(MEMU)은, 워드선(WL)의 연신 방향을 가로 방향(X축 방향), 비트선(도시 생략) 및 워드 드라이버 전원 라인(WLVDD)의 연신 방향을 세로 방향(Y축 방향)으로서, 세로 길이 형상의 스태틱형 메모리 모듈(SRMD1)과 가로 길이 형상의 스태틱형 메모리 모듈(SRMD2)을 포함하고 있다.

SRMD1은, 메모리 어레이(MARY1) 내의 워드선(WL)의 개수에 따른 수의 워드 드라이버(WD)를 포함한 워드 드라이버 블록(WLD1)과, WLD1 내의 각 WD에 WLVDD를 통하여 워드 드라이버 전원 전압을 공급하는 워드 드라이버용 전원 회로 블록(VGEN1)을 구비한다. 마찬가지로, SRMD2는, 메모리 어레이(MARY2) 내의 WL의 개수에 따른 수의 WD를 포함한 워드 드라이버 블록(WLD2)과, WLD2 내의 각 WD에 WLVDD를 통하여 워드 드라이버 전원 전압을 공급하는 워드 드라이버용 전원 회로 블록(VGEN2)을 구비한다.

이 도 14의 구성예에서는, VGEN1이 VGEN2보다도 큰 사이즈(구동 능력)를 구비하는 것이 특징으로 되어 있다. 구체적으로는, 워드 드라이버용 전원 회로 블록 내의 트랜지스터의 게이트폭이 크게 된다(도 16에서 말하면 트랜지스터(MP30 내지 MP32, MN30)의 게이트폭). VGEN1, VGEN2는, 도 3 등에서 설명한 바와 같이, 판독 동작(기입 동작)시에, 워드 드라이버 전원 라인(워드 드라이버 전원 전압)(WLVDD)의 전압 레벨을 저하시키는 기능을 갖는다. 이에 의해, 스태틱 노이즈 마진(SNM)이 향상되어, 판독 마진의 향상을 도모할 수 있다. 단, 가령 SRMD1, SRMD2에 있어서 워드 드라이버용 전원 회로 블록의 사이즈(구동 능력)를 동일하게 한 경우, 이하와 같은 경우가 염려된다.

우선, SRMD1에서는 워드 드라이버 전원 라인(WLVDD)의 길이가 길기(부하가 크기) 때문에, 도 14의 비교예에 나타내는 바와 같이, 워드 드라이버 전원 전압(WLVDD)을 소정의 전압 레벨까지 저하시키는 데 시간을 필요로 할 우려가 있다. 또한, SRMD1에서는 워드선(WL)의 길이가 짧기(부하가 작기) 때문에, 도 14의 비교예에 나타내는 바와 같이, WL의 상승 속도가 빠르고, WL의 전압 레벨에 오버 슈트가 생길 우려가 있다. 그 결과, SRMD1에서는, 도 25의 (b)에서 설명한 바와 같이, WL의 전압 레벨이 과잉으로 높아지기 쉬워, 충분한 판독 마진을 확보할 수 없을 우려가 있다.

한편, SRMD2에서는 WLVDD의 길이가 짧기(부하가 작기) 때문에, 도 14의 비교예에 나타내는 바와 같이, WLVDD가 소정의 전압 레벨을 향하여 급속히 저하되고, 경우에 따라서는 언더 슈트가 생길 우려가 있다. 또한, SRMD2에서는 WL의 길이가 길기(부하가 크기) 때문에, 도 14의 비교예에 나타내는 바와 같이, WL의 상승에 지연이 생길 수 있다. 그 결과, SRMD2에서는, 도 25의 (a)에서 설명한 바와 같이, WL의 상승 속도가 과잉으로 늦어지기 쉬워, 액세스 시간의 고속화를 도모할 수 없을 우려가 있다.

따라서, 본 실시 형태 3의 반도체 장치에서는, 행수(워드선의 개수)가 많을수록, 또한, 열수(비트선쌍의 개수)가 적을수록 워드 드라이버용 전원 회로 블록(VGEN)의 사이즈(구동 능력)를 크게 하는 것이 주요한 특징의 하나로 되어 있다. 즉, 행수가 많은 경우에는, VGEN의 구동 능력을 크게 함으로써, WLVDD의 하강 속도를 빠르게 하여 판독 마진을 확보한다. 반대로 행수가 적은 경우에는, VGEN의 구동 능력을 작게 함으로써, WLVDD의 과잉인 전압 저하를 억제하여 충분한 워드선의 상승 속도(액세스 시간)를 확보한다. 또한, 열수가 적은 경우에는, VGEN의 구동 능력을 크게 함으로써, WLVDD의 하강 속도를 빠르게 하고, 워드선의 전압 레벨이 과잉으로 높아지는 것을 억제하여 판독 마진을 확보한다. 반대로 열수가 많은 경우에는, VGEN의 구동 능력을 작게 함으로써, WLVDD에 필요 충분한 높은 전압 레벨을 확보하여, 워드선의 상승 속도(액세스 시간)가 늦어지는 것을 억제한다.

도 14의 구성예에서는, 행수가 많고, 또한 열수가 적은 SRMD1에서는, VGEN1의 구동 능력(사이즈)이 크게 설정되고, 반대로, 행수가 적고, 또한 열수가 많은 SRMD2에서는, VGEN2의 구동 능력(사이즈)이 작게 설정된다. 그 결과, 도 14에 도시하는 바와 같이, 워드 드라이버 전원 전압(WLVDD)이 적절한 하강 속도로 적절한 전압 레벨로 저하되고, 또한, 워드선(WL)의 상승 속도도 적절한 속도로 되기 때문에, 메모리 어레이 구성에 상관없이, 충분한 판독 마진과, 충분한 액세스 시간을 확보하는 것이 가능해진다.

도 15의 (a) 내지 (c)는, 메모리 유닛 내의 각 스태틱형 메모리 모듈의 어레이 구성이 도 14와는 다른 경우에, 각 워드 드라이버용 전원 회로 블록의 사이즈의 관계를 예시하는 개략도이다. 우선, 도 15의 (a)에서는, 메모리 유닛(MEMU) 내에, 각각 행수는 다르지만, 동일한 열수를 가진 2개의 스태틱형 메모리 모듈(SRMD4, SRMD5)이 구비되어 있다. SRMD4는, X축 방향의 사이즈(열수)가 X4, Y축 방향의 사이즈(행수)가 Y4의 메모리 어레이(MARY4)를 갖고, SRMD5는, X축 방향의 사이즈(열수)가 마찬가지로 X4, Y축 방향의 사이즈(행수)가 Y5의 메모리 어레이(MARY5)를 갖는다. 여기서는, Y4>Y5이므로, SRMD4의 워드 드라이버용 전원 회로 블록(VGEN4)의 사이즈(구동 능력)가 SRMD5의 워드 드라이버용 전원 회로 블록(VGEN5) 사이즈(구동 능력)보다도 크게 설정된다.

다음으로, 도 15의 (b)에서는, MEMU 내에, 각각 열수는 다르지만, 동일한 행수를 갖는 2개의 스태틱형 메모리 모듈(SRMD4, SRMD6)이 구비되어 있다. SRMD4는, 전술한 바와 같이 X4와 Y4의 MARY4를 갖고, SRMD6은, X축 방향의 사이즈(열수)가 X6, Y축 방향의 사이즈(행수)가 마찬가지로 Y4의 메모리 어레이(MARY6)를 갖는다. 여기서는, X4>X6이므로, SRMD6의 워드 드라이버용 전원 회로 블록(VGEN6)의 사이즈(구동 능력)가 SRMD4의 VGEN4의 사이즈(구동 능력)보다도 크게 설정된다. 계속해서, 도 15의 (c)에서는, MEMU 내에, 각각 행수와 열수가 모두 다른 2개의 스태틱형 메모리 모듈(SRMD4, SRMD7)이 구비되어 있다. SRMD4는, 전술한 바와 같이 X4와 Y4의 MARY4를 갖고, SRMD7은, X축 방향의 사이즈(열수)가 X7, Y축 방향의 사이즈(행수)가 Y7의 메모리 어레이(MARY7)를 갖는다. 여기서는, Y4>Y7이지만, X4>X7이므로, 경우에 따라서는 SRMD7의 워드 드라이버용 전원 회로 블록(VGEN7)의 사이즈(구동 능력)와 SRMD4의 VGEN4의 사이즈(구동 능력)가 동등하게 될 수 있다.

또한, 여기서는, 2개의 스태틱형 메모리 모듈간에서 사이즈가 동등하고, 구체적으로는 행수가 동등하고, 또는 열수가 동등한 것을 설명하였지만, 다소의 차가 있어도 좋고, 실질적으로 동등하면 좋다. 행수나 열수는 통상 2의 멱승으로 구성된다. 가령 행수가 제1 스태틱형 메모리 모듈로 512(2의 9승)인 경우, 제2 스태틱형 메모리 모듈로 512에 예를 들면 10 전후의 수의 차가 있어도 된다. 이 차에는 용장행을 포함해도 좋다. 이에 대해, 제2 스태틱형 메모리 모듈로 256(2의 8승)이나 1024(2의 10승)인 경우에는, 즉 2의 승수가 다른 경우, 동등한 범위에 들어가지 않는다.

《워드 드라이버용 전원 회로 블록 주위의 상세》

도 16은, 도 14의 각 스태틱형 메모리 모듈에 있어서, 그 워드 드라이버용 전원 회로 블록, 워드 드라이버 블록 및 메모리 어레이의 상세한 구성예를 나타내는 회로도이다. 도 17은, 도 16에 있어서의 워드 드라이버용 전원 회로 블록의 동작예를 나타내는 파형도이다. 도 16에 있어서, 워드 드라이버용 전원 회로 블록(VGENa)은, PMOS 트랜지스터(MP30 내지 MP32)와, NMOS 트랜지스터(MN30)를 구비한다. MP30은, 전원 전압(VDDM)과 워드 드라이버 전원 라인(워드 드라이버 전원 전압)(WLVDD) 사이에 소스ㆍ드레인 경로가 접속된다. MP31, MP32는, WLVDD와 MN30 드레인의 사이에 소스ㆍ드레인 경로가 병렬로 접속되고, MN30의 소스는 접지 전원 전압(VSS)에 접속된다. MP30 내지 MP32의 게이트는, 각각 인에이블 신호(EN1 내지 EN3)에 의해 제어되고, MN30의 게이트는 인에이블 신호(VDDEN)에 의해 제어된다.

워드 드라이버 블록(WLDa)은, (m+1)개의 워드 드라이버(WD[0] 내지 WD[m])를 구비한다. WD[0] 내지 WD[m]의 각각은, 여기서는 PMOS 트랜지스터(MP40) 및 NMOS 트랜지스터(MN40)로 이루어지는 CMOS 인버터 회로로 되어 있다. 그 CMOS 인버터 회로의 전원 전압이 VGENa로부터의 워드 드라이버 전원 라인(WLVDD)을 통하여 공통으로 공급된다. 메모리 어레이(MARY)는, (m+1)개의 워드선(WL[0] 내지 WL[m])과, (n+1)개의 비트선쌍(BL[0], ZBL[0] 내지 BL[n], ZBL[n])과, 그 워드선과 그 비트선쌍의 교점에 배치된 복수(여기서는 (m+1)×(n+1)개)의 메모리 셀(MC)을 구비한다. WL[0] 내지 WL[m]은, WLDa 내의 WD[0] 내지 WD[m]에 의해 각각 구동된다.

VGENa는, 판독 동작(기입 동작)시에, 도 17에 도시하는 바와 같은 동작을 행한다. 우선, 도 1 및 도 3에 도시한 디코드 기동 신호(TDEC)가 'L' 레벨의 상태에서는, EN1, EN2가 'L' 레벨, VDDEN이 'L' 레벨로 되어 있다. 이에 의해, VGENa 내의 MP30, MP31이 온, MN30이 오프로 되고, 워드 드라이버 전원 전압(WLVDD)은, VDDM이 된다. 그 후, 판독 동작(기입 동작)에 수반하여 TDEC가 'H' 레벨로 천이되면, 이에 따라서 VDDEN이 'H' 레벨로 천이한다. 그 결과, WLVDD의 전압 레벨은, VDDM으로부터, MP30, MP31, MN30의 온 저항비에 의해 정해지는 전압 레벨로 저하한다.

이 때에, EN3은, 'H' 레벨인지 'L' 레벨 중 어느 하나에 미리 설정되어 있다. 가령, EN3이 'L' 레벨로 설정되어 있는 경우, MP32가 온으로 되고, MP31, MP32의 병렬 회로에 있어서의 온 저항이 저하되므로, EN3이 'H' 레벨로 설정되어 있는 경우와 비교하여 WLVDD의 전압 레벨의 저하폭이 증대된다. EN3의 설정은, 예를 들면, 판독 동작시에 이용하는 전원 전압(VDDM)(VGENa의 전원 전압 및 메모리 셀(MC)의 전원 전압에 대응)의 크기에 따라서 행해진다.

예를 들면, 스태틱형 메모리 모듈이 통상 동작 모드와 고속 동작 모드를 구비하는 경우, 고속 동작 모드시에는 통상 동작 모드시와 비교하여 VDDM의 전압 레벨이 높게 설정된다. 이 경우, MC 내의 각 트랜지스터의 임계값 전압 변동과의 관계에서, 통상 동작 모드시와 비교하여 스태틱 노이즈 마진(SNM)(판독 마진)이 저하되는 경우가 있다. 따라서, 고속 동작 모드시에는 통상 동작 모드시와 비교하여 WLVDD의 전압 레벨의 저하폭을 크게 함으로써, 이 판독 마진의 저하분을 보상할 수 있다. 또한, 이 EN3, MP32에 수반하는 기능은, 물론 생략하는 것도 가능하다.

한편, 이와 같은 VGENa의 동작과 병행하여, WLDa 내의 선택 대상의 워드 드라이버(WD[s])(s는 0 내지 m의 정수)는, 도 17에 도시하는 바와 같이, TDEC의 'H' 레벨로의 천이에 따라서 대응하는 워드선(WL[s])을 활성화한다. 이때의 WL[s]의 전압 레벨은, 전술한 WLVDD의 전압 레벨에 의해 정해진다. 그 후, TDEC가 'L' 레벨로 천이되면, WD[s]를 통하여 WL[s]가 비활성화되고, 또한, VDDEN이 'L' 레벨로 되돌아가고, 이에 따라서 WLVDD의 전압 레벨이 VDDM으로 되돌아간다.

여기서, 도 16의 구성예에서는, VGENa 내의 각 MOS 트랜지스터(MP30 내지 MP32, MN30)의 트랜지스터 사이즈가, 행수(워드선 수)(m+1)가 많아질수록, 또한 열수(비트선쌍 수)(n+1)가 적어질수록 크게 설정되는 것이 특징으로 되어 있다. 이에 의해, 도 14에서 설명한 바와 같이, 메모리 어레이 구성에 상관없이, 충분한 판독 마진과, 충분한 액세스 시간을 확보하는 것이 가능해진다.

이상, 본 실시 형태 3의 반도체 장치를 이용함으로써, 대표적으로는, 그에 포함되는 복수의 스태틱형 메모리 모듈의 동작 마진을 향상시키는 것이 가능해진다. 또한, 복수의 스태틱형 메모리 모듈의 고속화를 도모하는 것이 가능해진다.

(실시 형태 4)

《워드 드라이버용 전원 회로 블록 주위(변형예 [1])의 상세》

도 18은, 본 발명의 실시 형태 4에 의한 반도체 장치에 있어서, 도 14의 각 스태틱형 메모리 모듈에 있어서의 워드 드라이버용 전원 회로 블록, 워드 드라이버 블록 및 메모리 어레이의 상세한 구성예를 나타내는 회로도이다. 도 18에 도시하는 구성예는, 전술한 도 16의 구성예와 비교하여 워드 드라이버용 전원 회로 블록의 내부 구성이 다르다. 이 이외의 구성에 관해서는 도 16과 마찬가지이므로, 상세한 설명은 생략한다. 도 18에 있어서의 워드 드라이버용 전원 회로 블록(VGENb)은, (p+1)개의 워드 드라이버용 전원 회로(VG[0] 내지 VG[p])를 구비하고 있다.

VG[0] 내지 VG[p]의 각각은, 도 16에 도시한 VGENa와 마찬가지로, PMOS 트랜지스터(MP30 내지 MP32)와, NMOS 트랜지스터(MN30)를 구비한다. 각 VG[0] 내지 VG[p] 내에 포함되는 MP30 내지 MP32의 게이트는, 각각 인에이블 신호(EN1 내지 EN3)에 의해 공통으로 제어된다. 마찬가지로, 각 VG[0] 내지 VG[p] 내에 포함되는 MN30의 게이트는, 각각 인에이블 신호(VDDEN)에 의해 공통으로 제어된다. 그리고, 각 VG[0] 내지 VG[p] 내에 포함되는 MP30의 드레인(MP31, MP32의 소스)이 공통으로 접속되고, 그 공통 접속 노드로부터 워드 드라이버 전원 전압(WLVDD)이 출력된다.

여기서, 도 18의 구성예에서는, 워드 드라이버용 전원 회로의 수(VG[0] 내지 VG[p]의 「p」의 값)가 행수(워드선의 개수)가 많아질수록, 또한 열수(비트선 쌍의 개수)가 적어질수록 많아지는 것이 특징으로 되어 있다. 즉, VG[0] 내지 VG[p] 내에 포함되는 각 MOS 트랜지스터의 사이즈가 동일한 것으로 하고, 전술한 도 16의 구성예에서는 각 MOS 트랜지스터 자신의 사이즈에 의해 WLVDD의 구동 능력을 조정한 것에 대해, 도 18의 구성예에서는 워드 드라이버용 전원 회로의 수에 의해 구동 능력의 조정을 행하고 있다. 회로적으로 관점을 바꾸면, 도 16의 구성예에 있어서 각 MOS 트랜지스터를 병렬 접속으로 구성하고, 그 병렬 접속 개수에 의해 구동 능력의 조정을 행하고 있다. 이에 의해, 도 14에서 설명한 바와 같이, 메모리 어레이 구성에 상관없이, 충분한 판독 마진과, 충분한 액세스 시간을 확보하는 것이 가능해진다.

또한, 도 18의 방식은, 도 16의 방식과 비교하여, 보다 컴파일드 SRAM에 적합한 방식이라고 말할 수 있다. 예를 들면, 도 16의 방식을 이용하는 경우, 각각 트랜지스터 사이즈가 다른 복수의 레이아웃 셀의 준비가 필요로 되는 경우가 있지만, 도 18의 방식을 이용하는 경우, 1개의 레이아웃 셀을 준비하면 좋다. 또한, 도 18의 구성예에 있어서, 각 워드 드라이버용 전원 회로에 포함되는 MP31, MP32는, 예를 들면, 메모리 셀(MC) 내에 포함되는 부하용 트랜지스터(도 2의 MP1, MP2)와 동일한 임계값 전압 특성을 갖도록 구성할 수 있다. 이 경우, MC에 있어서의 MP1, MP2의 임계값 전압의 변동이 각 워드 드라이버용 전원 회로에 있어서의 MP31, MP32에도 반영되고, MP1, MP2의 임계값 전압의 변동에 따라서 WLVDD의 전압 레벨을 보정할 수 있다.

이상, 본 실시 형태 4의 반도체 장치를 이용함으로써, 대표적으로는, 실시 형태 3과 마찬가지로, 그에 포함되는 복수의 스태틱형 메모리 모듈의 동작 마진을 향상시키는 것이 가능해진다. 또한, 복수의 스태틱형 메모리 모듈의 고속화를 도모하는 것이 가능해진다.

(실시 형태 5)

《워드 드라이버용 전원 회로 블록 주위(변형예 [2])의 상세》

도 19는, 본 발명의 실시 형태 5에 의한 반도체 장치에 있어서, 도 14의 각 스태틱형 메모리 모듈에 있어서의 워드 드라이버용 전원 회로 블록, 워드 드라이버 블록 및 메모리 어레이의 상세한 구성예를 나타내는 회로도이다. 도 19에 도시하는 구성예는, 전술한 도 18의 구성예와 비교하여, 주로 워드 드라이버용 전원 회로 블록 내의 각 워드 드라이버용 전원 회로의 출력처가 다르다. 여기서는, 이 상위점에 주목하여 설명을 행한다. 도 19에 도시하는 워드 드라이버용 전원 회로 블록(VGENb')은, 도 18의 VGENb와 마찬가지로, 인에이블 신호(EN1 내지 EN3, VDDEN)에 의해 공통으로 제어되는 (p+1)개의 워드 드라이버용 전원 회로(VG[0] 내지 VG[p])를 구비하고 있다.

또한, 도 19에 도시하는 워드 드라이버 블록(WLDa')에서는, 비트선쌍의 연신 방향을 향하여 순서대로, (m+1)개의 워드 드라이버(WD([0], …, [d], [d+1], … [2d+1], …, …, [m -d], …, [m]))가 배치되어 있다. (m+1)개의 WD에는, 비트선쌍의 연신 방향으로 연장되는 1개의 워드 드라이버 전원 라인(WLVDD)에 의해 전원이 공급된다. 여기서, 이 WLVDD 상에는 (d+1)개의 WD마다 접속 노드가 존재하고, 워드 드라이버용 전원 회로(VG[0] 내지 VG[p])는, 그 접속 노드 중의 각각 다른 노드에 대하여 출력을 행한다. 즉, VG[0]은 WD[0] 근변의 접속 노드에 대하여 출력을 행하고, VG[1]은 WD[d+1] 근변의 접속 노드에 대하여 출력을 행하고, 이후 마찬가지로 하여, VG[p]는 WD[m-d] 근변의 접속 노드에 대하여 출력을 행한다.

이와 같이, 워드 드라이버 전원 라인(WLVDD)에 있어서 소정의 간격으로 분산된 노드에 워드 드라이버용 전원 회로(VG[0] 내지 VG[p])가 각각 전원 공급을 행함으로써, 예를 들면 WLVDD의 일단부만으로부터 전원 공급을 행하는 경우와 비교하여 WLVDD 상의 소위 원근 단차를 저감할 수 있다. 즉, 예를 들면 판독 동작시에 워드 드라이버용 전원 회로를 이용하여 WLVDD의 전압 레벨을 저하시킨 경우, 그 전압 레벨의 도달 시간이 워드 드라이버용 전원 회로의 가까이 배치된 워드 드라이버와 멀리 배치된 워드 드라이버에 의해 다를 수 있다. 이 경우, 메모리 어레이(MARY) 내의 각 메모리 셀(MC)에서 판독 마진 등에 차분이 생길 우려가 있다. 따라서, 전술한 바와 같이, 분산된 노드에 전원 공급을 행함으로써, 이와 같은 차분을 저감하는 것이 가능해진다.

또한, VG[0] 내지 VG[p] 내의 각 트랜지스터 사이즈 Wp[0](Wn[0]) 내지 Wp[p](Wn[p])는 각각 동일하게 하는 것도 가능하지만, 경우에 따라서는 약간 다른 값으로 하는 것도 가능하다. 즉, 이와 같이 VG[0] 내지 VG[p]의 출력처를 분산시킨 경우라도, 각 워드 드라이버용 전원 회로의 트랜지스터 사이즈와 각 워드 드라이버의 트랜지스터 사이즈의 부하 밸런스 등에 의해, WLVDD 상에서 전술한 원근 단차와 마찬가지인 차분이 생기는 경우가 있다. 따라서, VG[0] 내지 VG[p] 내의 각 트랜지스터 사이즈를 적절히 조정함으로써, 이와 같은 차분을 더 저감하는 것도 가능하다.

이상, 본 실시 형태 5의 반도체 장치를 이용함으로써, 대표적으로는, 실시 형태 3과 마찬가지로, 그에 포함되는 복수의 스태틱형 메모리 모듈의 동작 마진을 향상시키는 것이 가능해진다. 또한, 복수의 스태틱형 메모리 모듈의 고속화를 도모하는 것이 가능해진다.

(실시 형태 6)

《워드 드라이버용 전원 회로 블록 주위(변형예 [3])의 상세》

도 20은, 본 발명의 실시 형태 6에 의한 반도체 장치에 있어서, 도 14의 각 스태틱형 메모리 모듈에 있어서의 워드 드라이버용 전원 회로 블록, 워드 드라이버 블록 및 메모리 어레이의 상세한 구성예를 나타내는 회로도이다. 도 20에 도시하는 구성예는, 전술한 도 19의 구성예와 비교하여, 워드 드라이버 전원 라인(WLVDD)가 (p+1)개의 워드 드라이버 전원 라인(WLVDD[0] 내지 WLVDD[p])으로 분할된 점이 다르다. 이 이외의 구성에 관해서는, 도 19와 마찬가지이므로 상세한 설명은 생략한다.

WLVDD[0]은 워드 드라이버용 전원 회로 블록(VGENb') 내의 워드 드라이버용 전원 회로 VG[0]의 출력에 접속되고, WLVDD[1]은 VGENb' 내의 VG[1]의 출력에 접속되고, 이후 마찬가지로 하여, WLVDD[p]는 VGENb' 내의 VG[p]의 출력에 접속된다. 워드 드라이버 블록(WLDb)에는, 도 19의 경우와 마찬가지로, (m+1)개의 워드 드라이버(WD[0], …, [d], [d+1], … [2d+1], …, …, [m -d], …, [m])가 배치되어 있다. 단, 도 19의 경우와 달리, (d+1)개의 워드 드라이버마다, 각각 다른 워드 드라이버 전원 라인을 통하여 전원이 공급된다. 즉, WD[0] 내지 WD[d]는 WLVDD[0]을 통하여 전원이 공급되고, WD[d+1] 내지 WD[2d+1]은 WLVDD[1]을 통하여 전원이 공급되고, 이후 마찬가지로 하여, WD[m-d] 내지 WD[m]은 WLVDD[p]를 통하여 전원이 공급된다. 이와 같은 구성예를 이용함으로써도, 도 19의 경우와 마찬가지의 효과가 얻어진다. 단, VG[0] 내지 VG[p]마다 특성 변동이 생길 우려가 있기 때문에, 이 관점에서는 특성 변동을 평균화하는 것이 가능한 도 19의 구성예의 쪽이 바람직하다.

이상, 본 실시 형태 6의 반도체 장치를 이용함으로써, 대표적으로는, 실시 형태 3과 마찬가지로, 그에 포함되는 복수의 스태틱형 메모리 모듈의 동작 마진을 향상시키는 것이 가능해진다. 또한, 복수의 스태틱형 메모리 모듈의 고속화를 도모하는 것이 가능해진다.

(실시 형태 7)

《워드 드라이버용 전원 회로의 배치예》

도 21의 (a), (b)는, 본 발명의 실시 형태 7에 의한 반도체 장치에 있어서, 그 스태틱형 메모리 모듈에 있어서의 각 워드 드라이버용 전원 회로의 개략적인 배치예를 나타내는 평면도이다. 도 21의 (a), (b)에서는, 스태틱형 메모리 모듈(SRMD)에 있어서의 메모리 어레이(MARY)와 워드 드라이버 블록(WLD)과 워드 드라이버용 전원 회로(VG)의 배치 관계예가 나타내어져 있다. 도 21의 (a)에서는, 행수가 많기 때문에, Y축 방향(비트선(도시 생략)의 연신 방향)에 있어서, 메모리 어레이(MARY)가 복수(여기서는 3개의 메모리 어레이 MARY[0] 내지 MARY[2])로 분할하여 배치되어 있다.

여기서, Y축 방향에 있어서 각 메모리 어레이의 양측에는 탭 영역(TAP)[0] 내지 TAP[3]이 구비되어 있다. 여기서는, TAP[0]과 TAP[1] 사이에 MARY[0]이 배치되고, TAP[1]과 TAP[2] 사이에 MARY[1]이 배치되고, TAP[2]와 TAP[3] 사이에 MARY[2]가 배치된다. 여기서, 탭 영역이란, 각 메모리 어레이 내에 포함되는 p형 웰 및 n형 웰에 각각 급전을 행하기 위한 영역이다. 가령, 행수가 많은 1개의 메모리 어레이를 배치하고, 그 Y축 방향의 양측에 탭 영역을 배치하여 급전을 행한 경우, 그 메모리 어레이에 있어서의 Y축 방향의 중간 부근에서 충분한 급전이 행해지지 않을 우려가 있다. 따라서, 도 21의 (a)와 같이 메모리 어레이를 분할 배치하고, 각 분할 메모리 어레이의 틈에 탭 영역을 배치하는 것이 유익해진다.

또한, X축 방향(워드선(도시 생략)의 연신 방향)에 있어서, MARY[0]의 옆에는 워드 드라이버 블록(WLD[0])이 배치된다. 마찬가지로, MARY[1]의 옆에는 워드 드라이버 블록(WLD[1])이 배치되고, MARY[2]의 옆에는 워드 드라이버 블록(WLD[2])이 배치된다. Y축 방향에 있어서, MARY[0] 내지 MARY[2]의 각각의 사이즈와, WLD[0] 내지 WLD[2]의 각각의 사이즈는 동등해진다. 또한, X축 방향에 있어서, MARY[0] 내지 MARY[2]의 각각의 사이즈와, TAP[0] 내지 TAP[3]의 각각의 사이즈는 동등해진다. 따라서, X축 방향에서 탭 영역과 인접하고, Y축 방향에서 2개의 워드 드라이버 블록 사이에 끼워지는 영역에 빈 영역을 확보할 수 있다. 따라서, 이 빈 영역을 이용하여 워드 드라이버용 전원 회로(VG[0] 내지 VG[3])가 분산되어 배치된다. VG[0] 내지 VG[3]은, X축 방향에 있어서 각각 TAP[0] 내지 TAP[3]에 인접하여 배치된다.

한편, 도 21의 (b)에서는, 행수가 적기 때문에, Y축 방향(비트선(도시 생략)의 연신 방향)에 있어서, 1개의 메모리 어레이(MARY[0])가 배치된다. 도 21의 (a)의 경우와 마찬가지로, Y축 방향에 있어서, MARY[0]의 양측에는 탭 영역(TAP[0], TAP[1])이 배치된다. 또한, X축 방향에 있어서, MARY[0]의 옆에는 워드 드라이버 블록(WLD[0])이 배치되고, TAP[0], TAP[1]의 옆에는 워드 드라이버용 전원 회로(VG[0], VG[1])가 배치된다.

이와 같은 배치예를 이용하면, 행수가 많을수록 워드 드라이버용 전원 회로의 수를 증가시키는 방식(즉 전술한 도 19 및 도 20의 구성예)을 효율적으로 실현하는 것이 가능해진다. 구체적으로는, 우선, 레이아웃 면적의 관점에서, 빈 영역을 이용할 수 있기 때문에 효율적으로 된다. 또한, 설계 툴이 컴파일드 SRAM의 레이아웃을 자동 생성할 때에도, 도 21의 (a)로부터 알 수 있는 바와 같이, 예를 들면 WLD[0], MARY[0], VG[0] 및 TAP[0]의 영역을 단위로서, 행수에 따른 규칙적인 배치를 행하면 좋기 때문에, 처리의 효율화를 도모할 수 있다. 또한, 전술한 바와 같이, 워드 드라이버용 전원 회로에는 열수의 영향도 반영시킬 필요가 있지만, 이 반영은, 예를 들면 도 21의 (a)에 있어서의 각 VG[0] 내지 VG[3]의 각 트랜지스터 사이즈를 적절히 조정하는 것(즉 도 16과 같은 방식) 등으로 행하는 것이 가능하다.

도 22는, 도 21의 (a)의 스태틱형 메모리 모듈에 있어서, 그 일부 영역의 모식적인 레이아웃 구성예를 나타내는 평면도이다. 도 22에는, 예를 들면, 도 21의 (a)에 있어서의 VG[1], TAP[1] 주위의 상세한 레이아웃 구성예가 나타내어져 있다. 도 22에서는, n형 웰(NW1 내지 NW3)과 p형 웰(PW1 내지 PW3)이, X축 방향에 있어서 NW1, PW1, NW2, PW2, NW3, PW3의 순서대로 교대로 배치되어 있다. 또한, 실제로는, PW3의 옆에 또한 열수에 따른 수의 n형 웰과 p형 웰이 배치되지만, 여기서는 생략하고 있다. NW1, PW1에는 워드 드라이버 블록(WLD)이 형성되고, PW1, NW2, PW2, NW3, PW3, …에는 메모리 어레이(MARY)가 형성된다.

WLD에 있어서, NW1 및 PW1의 상부(Z축 방향)에는, X축 방향으로 나란히 연신하는 복수의 게이트층(GT)이 게이트 절연막을 개재하여 배치된다. NW1 내에 있어서, 복수의 GT의 양측(Y축 방향)에는 p형의 반도체층(확산층)(DFP)이 형성되고, 이에 의해, 복수의 PMOS 트랜지스터가 실장된다. PW1 내에 있어서, 복수의 GT의 양측에는 n형의 반도체층(확산층)(DFN)이 형성되고, 이에 의해, 복수의 NMOS 트랜지스터가 실장된다. 또한, NW1 내에는, X축 방향으로 연신하는 n⁺형의 반도체층(확산층) N⁺가 형성되고, PW1 내에는, X축 방향으로 연신하는 p⁺형의 반도체층(확산층) P⁺가 형성된다. N⁺는 NW1의 급전층이 되고, P⁺는 PW1의 급전층이 된다. n⁺형은 n형보다도 불순물 농도가 높게 설정되고, p⁺형은 p형보다도 불순물 농도가 높게 설정된다.

또한, NW1 및 PW1에는, 전술한 워드 드라이버용 전원 회로의 형성 영역(VG_AREA)이 구비되어 있다. 예를 들면, 도 22의 VG_AREA를 도 21의 (a)의 VG[1]로 한 경우, 도 22의 VG_AREA를 Y축 방향 사이에 끼우는 한쪽의 측에는 도 21의 (a)의 WLD[0]이 형성되고, 다른 쪽의 측에는 도 21의 (a)의 WLD[1]이 형성된다. 도 22에 있어서, VG_AREA 내의 레이아웃 구성예는 생략하고 있지만, 전술한 워드 드라이버WLD의 경우와 마찬가지로 하여 PMOS 트랜지스터 및 NMOS 트랜지스터가 실장되고, 이에 의해 소정의 회로가 형성된다.

MARY에 있어서, 여기서는, 2개의 p형 웰(예를 들면 PW1과 PW2)과 그 사이의 1개의 n형 웰(예를 들면 NW2)에 의해 1개의 메모리 셀(MC)이 형성된다. MC에 있어서, PW1 상에는 X축 방향으로 나란히 연신하는 2개의 게이트층(GT)이 배치되고, PW2 상에도 X축 방향으로 나란히 연신하는 2개의 게이트층(GT)이 배치된다. NW2 상에는, PW1 상의 2개의 GT 중 1개와, PW2 상의 2개의 GT 중 1개가 X축 방향을 향하여 연속적으로 연신됨으로써 2개의 게이트층(GT)이 배치된다. 각 GT는, 실제로는 게이트 절연막을 개재하여 배치된다.

PW1 내에는, 2개의 GT의 양측에 n형의 반도체층(확산층)(DFN)이 형성되고, 이에 의해, 소스ㆍ드레인의 일단부를 DFN에서 공유하는 한쪽의 액세스용 트랜지스터(MN3) 및 드라이버용 트랜지스터(MN1)가 실장된다. PW2 내에도, 2개의 GT의 양측에 DFN이 형성되고, 이에 의해, 소스ㆍ드레인의 일단부를 DFN에서 공유하는 다른 쪽의 액세스용 트랜지스터(MN4) 및 드라이버용 트랜지스터(MN2)가 실장된다. NW2 내에는, 2개의 GT의 양측에 p형의 반도체층(확산층)(DFP)가 형성되고, 이에 의해, MN1과 GT를 공유하는 한쪽의 부하용 트랜지스터(MP1)와, MN2와 GT를 공유하는 다른 쪽의 부하용 트랜지스터(MP2)가 실장된다. 마찬가지로 하여, MARY에서는, X축 방향에 있어서 PW2와 PW3과 그 사이의 NW3을 이용하여 MC가 형성되고, Y축 방향에 있어서도 게이트층(GT) 및 반도체층(확산층)(DFN, DFP)을 순차적으로 배치함으로써 MC가 순차적으로 형성된다.

또한, MARY에는, 전술한 탭 영역(TAP)이 구비되어 있다. 예를 들면, 도 22의 TAP를 도 21의 (a)의 TAP[1]로 한 경우, 도 22의 TAP를 Y축 방향 사이에 끼우는 한쪽의 측에는 도 21의 (a)의 MARY[0]이 형성되고, 다른 쪽의 측에는 도 21의 (a)의 MARY[1]이 형성된다. 도 22의 TAP는, PW1, PW2, PW3, … 내로 순차적으로 형성된 p⁺형의 반도체층(확산층)(P⁺)과, NW2, NW3, … 내로 순차적으로 형성된 n⁺형의 반도체층(확산층)(N⁺)을 구비하고 있다. 각 웰은, 대응하는 N⁺, P⁺를 통하여 급전이 행해진다.

이상, 본 실시 형태 7의 반도체 장치를 이용함으로써, 대표적으로는, 실시 형태 3과 마찬가지로, 그에 포함되는 복수의 스태틱형 메모리 모듈의 동작 마진을 향상시키는 것이 가능해진다. 또한, 복수의 스태틱형 메모리 모듈의 고속화를 도모하는 것이 가능해진다. 또한, 전술한 레이아웃 구성의 고안에 의해, 이와 같은 효과를 보다 효율적으로 얻는 것이 가능해진다.

(실시 형태 8)

《메모리 유닛의 개요》

도 23은, 본 발명의 실시 형태 8에 의한 반도체 장치에 있어서, 그에 포함되는 메모리 유닛의 구성예를 나타내는 개략도이다. 도 23에 나타내는 메모리 유닛은, 도 6 등에 도시한 기입 보조 회로의 특징과, 도 14 등에 도시한 워드 드라이버용 전원 회로 블록의 특징을 겸비한 구성으로 되어 있다. 도 23에 도시하는 메모리 유닛은, 도 6 및 도 14의 경우와 마찬가지로, 세로 길이 형상의 스태틱형 메모리 모듈(SRMD1)과, 가로 길이 형상의 스태틱형 메모리 모듈(SRMD2)을 구비하고 있다.

SRMD1, SRMD2는, 각각, 도 6 등에서 설명한 기입 보조 회로(WAST1_1, WAST1_2)를 구비한다. SRMD1은, SRMD2에 비해 행수가 많기(메모리 셀 전원 라인(ARVDD)이 길기) 때문에, WAST1_1에는, WAST1_2보다도 펄스폭이 넓은 기입 보조 펄스 신호(WPT)가 인가된다. WAST1_1, WAST1_2는, 기입 동작시에, 이 WPT를 이용하여 ARVDD의 전압 레벨의 저하 속도를 제어한다. 이에 의해, 어레이 구성에 상관없이 기입 마진의 향상을 도모할 수 있다.

또한, SRMD1, SRMD2는, 각각, 도 14 등에서 설명한 워드 드라이버용 전원 회로 블록(VGEN1, VGEN2)을 구비한다. SRMD1은, SRMD2에 비해 행수가 많고(워드 드라이버 전원 라인(WLVDD)이 길고), 열수가 적기(워드선(WL)이 짧기) 때문에, VGEN1은 VGEN2보다도 사이즈(구동 능력)가 크게 설정된다. VGEN1, VGEN2는, 판독 동작(기입 동작)시에, WLVDD의 전압 레벨을 저하시킨다. 이 때에, WLVDD의 전압 레벨을 저하시킬 때의 구동 능력이 어레이 구성에 따라서 호적화되어 있기 때문에, 어레이 구성에 상관없이, 판독 마진의 향상이나, 액세스 시간의 단축을 도모하는 것이 가능해진다.

기입 보조 회로(WAST1_1, WAST1_2)에는, 예를 들면 도 7의 (a), (b)에 도시하는 바와 같은 스태틱부(VSBK)와, 다이내믹부(VDBK)를 구비한 회로 구성예가 적용된다. 한편, 워드 드라이버용 전원 회로 블록(VGEN1, VGEN2)에는, 도 16에 도시하는 바와 같은, 말하자면 스태틱부만을 구비하는 회로 구성예가 적용된다. 스태틱부는, 출력 전압을, 어떤 전압 레벨로부터 그것보다도 낮은 소정의 전압 레벨로 절환함과 함께 주로 이 소정의 전압 레벨을 안정적으로 공급하는 기능을 갖고, 다이내믹부는, 이 전압 레벨의 절환시만으로 동작하고, 그 절환 속도를 제어하는 기능을 갖는다.

여기서, 기입 보조 회로와 워드 드라이버용 전원 회로 블록은, 개념적으로는, 전압 레벨을 저하시키고, 그 저하 속도를 제어한다고 하는 거의 유사한 동작을 행하기 위해, 경우에 따라서는, 기입 보조 회로와 마찬가지로 워드 드라이버용 전원 회로 블록에 다이내믹부를 적용하는 것도 가능하다. 혹은, 워드 드라이버용 전원 회로 블록과 마찬가지로 기입 보조 회로를 스태틱부만으로 구성하는 것도 가능하다. 단, 이들의 구성을 적용하는 점에서, 기입 보조 회로와 워드 드라이버용 전원 회로 블록에서는, 본질적으로 이하와 같은 차이가 생긴다.

우선, 워드 드라이버용 전원 회로 블록은, 판독 동작(기입 동작)의 기간에서 전원을 계속적으로 공급하는 것이 바람직하지만, 기입 보조 회로는, 도 7에서 설명한 바와 같이 기입 동작의 기간에서 반드시 전원을 계속적으로 공급할 필요는 없다. 또한, 기입 보조 회로는, CMOS 래치형의 메모리 셀에 대하여 정보 보유에 필요로 되는 작은 전력을 공급하기 위한 충분히 낮은 전원 공급 능력(풀 업(pull-up) 능력)을 구비하고 있으면 좋다. 한편, 워드 드라이버용 전원 회로 블록은, MOS 트랜지스터의 게이트층을 구동하는 워드 드라이버에 전원 공급을 행함과 함께, 그 풀 업 능력이 액세스 시간에도 관계되기 때문에, 어느 정도 높은 풀 업 능력을 구비할 필요가 있다.

그 결과, 워드 드라이버용 전원 회로 블록은, 충분히 높은 풀 업 능력을 갖는 스태틱부를 구비할 필요가 있기 때문에, 기입 보조 회로와 같이, 스태틱부의 풀 업 능력(및 전원 인발 능력(풀 다운(pull-down) 능력))을 고정화하고, 풀 다운 능력을 다이내믹부에서 보강하는 방식은 적합하지 않다. 즉, 가령 스태틱부의 풀 업 능력을 고정화하는 경우에는 높은 측에 고정할 필요가 있고, 예를 들면 도 16과 같은 회로 구성을 이용한 경우, 결과적으로 풀 다운 능력도 증대하기 때문에 다이내믹부는 불필요해진다.

또한, 회로 방식에 따라서는, 스태틱부에 충분한 풀 업 능력과 어느 정도 조금 낮은 풀 다운 능력을 구비하는 전제로, 풀 다운 능력을 다이내믹부에서 보강하는 것도 가능하다. 단, 다이내믹부에는, 원래 큰 사이즈의 트랜지스터를 갖는 스태틱부에서도 더 큰 사이즈의 트랜지스터가 필요로 되기 때문에 면적 효율의 저하 등을 생길 수 있다. 이와 같은 점으로부터, 워드 드라이버용 전원 회로 블록은, 스태틱부만으로 구성하고, 그 구동 능력(풀 업 및 풀 다운 능력)을 전체적으로 조정함으로써, 결과적으로 전압 레벨의 하강 속도를 제어하는 방식을 이용하는 것이 바람직하다.

한편, 기입 보조 회로는, 전술한 바와 같이, 풀 업 능력은 그다지 요구되지 않기 때문에, 어레이 구성에 상관없이 고정적인 능력을 갖는 스태틱부를 적용하는 것이 가능하다. 따라서, 워드 드라이버용 전원 회로 블록과 같이 스태틱부의 풀 업 능력(및 풀 다운 능력)을 조정하는 방식은, 적용 가능하지만, 면적이나 레이아웃 설계 등의 관점에서 효율적이라고는 말하기 어렵다. 이와 같이, 기입 보조 회로에는, 고정적인 풀 업 능력(및 풀 다운 능력)을 갖는 스태틱부를 설치하는 것이 가능하지만, 그 한편, 필요로 되는 풀 다운 능력은, 전술한 바와 같이 어레이 구성에 따라서 변할 수 있다. 따라서, 기입 보조 회로에서는, 스태틱부 외에, 풀 다운 능력을 어레이 구성에 따라서 보강하는 다이내믹부를 설치하는 방식을 적용하는 것이 바람직하다.

이상, 본 실시 형태 8의 반도체 장치를 이용함으로써, 대표적으로는, 그에 포함되는 복수의 스태틱형 메모리 모듈의 동작 마진(기입 마진, 판독 마진)을 향상시키는 것이 가능해진다. 또한, 복수의 스태틱형 메모리 모듈의 고속화를 도모하는 것이 가능해진다.

이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능하다.

예를 들면, 여기서는, SOC나 마이크로컴퓨터 등의 반도체 장치에 탑재되는 내장 SRAM에 대해서 설명을 행하였지만, 반드시 이에 한정되는 것이 아니라, 경우에 따라서는 범용적인 단체의 SRAM 제품(반도체 기억 장치)에 대하여 적용하는 것도 가능하다. 또한, 여기서는 싱글 포트 SRAM을 나타냈지만, 물론, 듀얼 포트 SRAM 등이어도 된다. 또한, 본 실시 형태의 반도체 장치는, 특히, 동작 마진의 저하가 염려되는 선단 프로세스를 이용함과 함께, 컴파일드 SRAM을 이용한 경우에 유익한 것이지만, 물론, 이에 한정되는 것이 아니라, 각종 프로세스를 이용하여 복수의 SRAM 메모리 어레이를 실장한 반도체 장치에 대하여 적용 가능하다.

A : 어드레스 신호
ADRCTL : 어드레스 제어 회로
APPU : 어플리케이션 유닛
ARVDD : 메모리 셀 전원 전압(메모리 셀 전원 라인)
BBU : 베이스밴드 유닛
BF : 버퍼 회로
BL, ZBL : 비트선
C : 용량
CEN : 클럭 인에이블 신호
CLK : 클럭 신호
CPU : 프로세서 유닛
CRSE : 판독용 열 선택 신호
CTLBK : 제어 회로 블록
CWSE : 기입용 열 선택 신호
CWSRC : 공통 전원 노드
DBL : 더미 비트선
DFP, DFN, N⁺, P⁺ : 반도체층(확산층)
DLY : 지연 소자
DLYBK : 지연 회로 블록
Di : 데이터 입력 신호
Do : 데이터 출력 신호
EN, VDDEN : 인에이블 신호
GT : 게이트층
IOB : 입출력 버퍼 회로
IOU : 입출력 유닛
IV : 인버터 회로
MARY : 메모리 어레이
MC : 메모리 셀
MEMU : 메모리 유닛
MN NMOS : 트랜지스터
MP PMOS : 트랜지스터
ND : NAND 연산 회로
NW : n형 웰
PW : p형 웰
RWCTL : 판독 기입 제어 회로
SA : 센스 앰프
SE : 센스 앰프 인에이블 신호
SEL : 셀렉터 회로
SRMD : 스태틱형 메모리 모듈
SW : 스위치
TAP : 탭 영역
TDEC : 디코드 기동 신호
TDG : 기입 보조 타이밍 생성 회로
TE : 고정 전압
VDBK : 다이내믹부
VDDM : 전원 전압
VG : 워드 드라이버용 전원 회로
VG_AREA : 워드 드라이버용 전원 회로의 형성 영역
VGEN, VGEN' : 워드 드라이버용 전원 회로 블록
VM : 전압 레벨
VSBK : 스태틱부
VSS : 접지 전원 전압
WAST, WAST' : 기입 보조 회로
WD : 워드 드라이버
WE : 내부 라이트 인에이블 신호
WEN : 라이트 인에이블 신호
WL : 워드선
WLD : 워드 드라이버 블록
WLVDD : 워드 드라이버 전원 전압(워드 드라이버 전원 라인)
WPT : 기입 보조 펄스 신호
WTD : 기입 드라이버
WTE : 기입 보조 인에이블 신호
X : 행 선택 신호
XDMY : 행수 더미 부하 회로
XSET : 행수 정보
Y : 열 선택 신호
YSW : 열 선택 회로

Claims

제1 방향을 향하여 나란히 연신하는 복수의 제1 워드선과, 상기 제1 방향과 교차하는 제2 방향을 향하여 나란히 연신하는 복수의 제1 비트선과, 상기 복수의 제1 워드선과 상기 복수의 제1 비트선의 교점에 배치되는 복수의 제1 SRAM 메모리 셀을 포함하는 제1 메모리 모듈과,
제3 방향을 향하여 나란히 연신하는 복수의 제2 워드선과, 상기 제3 방향과 교차하는 제4 방향을 향하여 나란히 연신하는 복수의 제2 비트선과, 상기 복수의 제2 워드선과 상기 복수의 제2 비트선의 교점에 배치되는 복수의 제2 SRAM 메모리 셀을 포함하는 제2 메모리 모듈
을 구비하고,
상기 제1 메모리 모듈은,
상기 제2 방향을 향하여 나란히 연신하고, 상기 복수의 제1 SRAM 메모리 셀에 전원을 공급하는 복수의 제1 메모리 셀 전원선과,
기입 동작시에, 기입 대상의 상기 제1 SRAM 메모리 셀에 대응하는 상기 제1 메모리 셀 전원선의 전하를 제1 기간 방전하는 제1 기입 보조 회로를 더 갖고,
상기 제2 메모리 모듈은,
상기 제4 방향을 향하여 나란히 연신하고, 상기 복수의 제2 SRAM 메모리 셀에 전원을 공급하는 복수의 제2 메모리 셀 전원선과,
기입 동작시에, 기입 대상의 상기 제2 SRAM 메모리 셀에 대응하는 상기 제2 메모리 셀 전원선의 전하를 제2 기간 방전하는 제2 기입 보조 회로를 더 갖고,
상기 복수의 제1 워드선의 개수는, 상기 복수의 제2 워드선의 개수보다도 많고,
상기 제1 기간은 상기 제2 기간보다도 긴 반도체 장치.
제1항에 있어서,
상기 제1 기입 보조 회로는,
상기 기입 동작시에, 상기 기입 대상의 상기 제1 메모리 셀 전원선에 대하여 전압을 출력함과 함께, 그 전압의 전압 레벨을 제1 전압 레벨로부터 상기 제1 전압 레벨보다도 낮은 제2 전압 레벨로 천이시키는 제1 전압 생성 회로와,
상기 제1 전압 생성 회로가 상기 제1 전압 레벨로부터 상기 제2 전압 레벨로의 천이 동작을 행할 때에 병행하여 동작하고, 상기 제1 메모리 셀 전원선의 전하를 상기 제1 기간 방전함으로써 상기 제1 전압 레벨로부터 상기 제2 전압 레벨로의 천이 속도를 제어하는 제1 방전 회로를 갖고,
상기 제2 기입 보조 회로는,
상기 기입 동작시에, 상기 기입 대상의 상기 제2 메모리 셀 전원선에 대하여 전압을 출력함과 함께, 그 전압의 전압 레벨을 상기 제1 전압 레벨로부터 상기 제2 전압 레벨로 천이시키는 제2 전압 생성 회로와,
상기 제2 전압 생성 회로가 상기 제1 전압 레벨로부터 상기 제2 전압 레벨로의 천이 동작을 행할 때에 병행하여 동작하고, 상기 제2 메모리 셀 전원선의 전하를 상기 제2 기간 방전함으로써 상기 제1 전압 레벨로부터 상기 제2 전압 레벨로의 천이 속도를 제어하는 제2 방전 회로를 갖는 반도체 장치.
제2항에 있어서,
상기 제1 전압 생성 회로는,
상기 제1 전압 레벨과 상기 제1 메모리 셀 전원선 사이에 소스ㆍ드레인 경로가 병렬로 결합되는 제1 도전형의 제1 및 제2 MIS 트랜지스터와,
상기 제1 메모리 셀 전원선과 상기 제2 전압 레벨보다도 낮은 제3 전압 레벨 사이에서, 상기 제1 메모리 셀 전원선측으로부터 순서대로 소스ㆍ드레인 경로가 직렬로 결합되는 상기 제1 도전형의 제3 MIS 트랜지스터, 제2 도전형의 제4 MIS 트랜지스터, 상기 제2 도전형의 제5 MIS 트랜지스터를 구비하고,
상기 제1 및 제5 MIS 트랜지스터의 게이트는 공통으로 결합되고,
상기 제3 MIS 트랜지스터의 게이트에는, 소정의 고정 전압이 입력되고,
상기 제2 MIS 트랜지스터의 게이트는 상기 제3 MIS 트랜지스터와 상기 제4 MIS 트랜지스터의 공통 결합 노드에 결합되고,
상기 제4 MIS 트랜지스터의 게이트는 상기 제1 메모리 셀 전원선에 결합되고,
상기 제2 전압 생성 회로는,
상기 제1 전압 레벨과 상기 제2 메모리 셀 전원선 사이에 소스ㆍ드레인 경로가 병렬로 결합되는 상기 제1 도전형의 제6 및 제7 MIS 트랜지스터와,
상기 제2 메모리 셀 전원선과 상기 제3 전압 레벨 사이에서, 상기 제2 메모리 셀 전원선측으로부터 순서대로 소스ㆍ드레인 경로가 직렬로 결합되는 상기 제1 도전형의 제8 MIS 트랜지스터, 상기 제2 도전형의 제9 MIS 트랜지스터, 상기 제2 도전형의 제10 MIS 트랜지스터를 구비하고,
상기 제6 및 제10 MIS 트랜지스터의 게이트는 공통으로 결합되고,
상기 제8 MIS 트랜지스터의 게이트에는, 소정의 고정 전압이 입력되고,
상기 제7 MIS 트랜지스터의 게이트는 상기 제8 MIS 트랜지스터와 상기 제9 MIS 트랜지스터의 공통 결합 노드에 결합되고,
상기 제9 MIS 트랜지스터의 게이트는 상기 제2 메모리 셀 전원선에 결합되는 반도체 장치.
제3항에 있어서,
상기 제1 방전 회로는, 상기 제1 메모리 셀 전원선과, 상기 제3 MIS 트랜지스터와 상기 제4 MIS 트랜지스터의 공통 결합 노드 사이에 소스ㆍ드레인 경로가 결합되고, 상기 제1 기간에서 온으로 제어되는 상기 제2 도전형의 제11 MIS 트랜지스터를 구비하고,
상기 제2 방전 회로는, 상기 제2 메모리 셀 전원선과, 상기 제8 MIS 트랜지스터와 상기 제9 MIS 트랜지스터의 공통 결합 노드 사이에 소스ㆍ드레인 경로가 결합되고, 상기 제2 기간에서 온으로 제어되는 상기 제2 도전형의 제12 MIS 트랜지스터를 구비하는 반도체 장치.
제1항에 있어서,
상기 제1 메모리 모듈은, 상기 제1 기간의 펄스폭을 갖는 제1 펄스 신호를 생성하는 제1 타이밍 생성 회로를 더 구비하고,
상기 제2 메모리 모듈은, 상기 제2 기간의 펄스폭을 갖는 제2 펄스 신호를 생성하는 제2 타이밍 생성 회로를 더 구비하고,
상기 제1 타이밍 생성 회로는, 상기 제1 펄스 신호의 펄스폭을 정하는 제1 가변 지연 회로를 갖고,
상기 제2 타이밍 생성 회로는, 상기 제2 펄스 신호의 펄스폭을 정하는 제2 가변 지연 회로를 갖고,
상기 제1 가변 지연 회로의 지연량은, 상기 복수의 제1 워드선의 개수에 따른 디지털값을 갖는 제1 설정값에 의해 미리 정해지고,
상기 제2 가변 지연 회로의 지연량은, 상기 복수의 제2 워드선의 개수에 따른 디지털값을 갖는 제2 설정값에 의해 미리 정해지는 반도체 장치.
제1항에 있어서,
상기 제1 메모리 모듈은, 상기 제1 기간의 펄스폭을 갖는 제3 펄스 신호를 생성하는 제3 타이밍 생성 회로를 더 구비하고,
상기 제2 메모리 모듈은, 상기 제2 기간의 펄스폭을 갖는 제4 펄스 신호를 생성하는 제4 타이밍 생성 회로를 더 구비하고,
상기 제3 타이밍 생성 회로는, 상기 제3 펄스 신호의 펄스폭을 정하는 제1 지연 회로를 갖고,
상기 제4 타이밍 생성 회로는, 상기 제4 펄스 신호의 펄스폭을 정하는 제2 지연 회로를 갖고,
상기 제1 지연 회로는,
상기 제2 방향을 향하여 연신하는 제1 더미 비트선과,
상기 제1 더미 비트선과 나란히 배치되고, 상기 제1 더미 비트선과의 사이에서 왕복 배선을 형성하는 제2 더미 비트선을 구비하고,
상기 제2 지연 회로는,
상기 제2 방향을 향하여 연신하는 제3 더미 비트선과,
상기 제3 더미 비트선과 나란히 배치되고, 상기 제3 더미 비트선과의 사이에서 왕복 배선을 형성하는 제4 더미 비트선을 구비하고,
상기 제1 및 제2 더미 비트선은, 상기 복수의 제1 비트선의 각각의 길이에 비례한 길이를 갖고,
상기 제3 및 제4 더미 비트선은, 상기 복수의 제2 비트선의 각각의 길이에 비례한 길이를 갖고,
상기 제1 지연 회로의 지연량은, 상기 제1 및 제2 더미 비트선의 기생 성분을 이용하여 정해지고,
상기 제2 지연 회로의 지연량은, 상기 제3 및 제4 더미 비트선의 기생 성분을 이용하여 정해지는 반도체 장치.
제1항에 있어서,
상기 제1 및/또는 제2 메모리 모듈을 이용하여 소정의 연산 처리를 실행하는 프로세서 유닛을 더 구비하고,
상기 제1 및 제2 메모리 모듈과 상기 프로세서 유닛은 1개의 반도체 칩 상에 실장되는 반도체 장치.
제7항에 있어서,
상기 제1 및 제2 메모리 모듈의 각각은, 또한 컴파일드 SRAM인 반도체 장치.
제1항에 있어서,
상기 제1 메모리 모듈은,
상기 복수의 제1 워드선을 구동하는 복수의 제1 워드 드라이버와,
상기 제2 방향을 향하여 연신하고, 상기 복수의 제1 워드 드라이버에 전원을 공급하는 제1 워드 드라이버 전원선과,
판독 동작시에, 상기 제1 워드 드라이버 전원선의 전압 레벨을 제1 구동 능력으로 저하시키는 제1 전원 회로 블록을 더 구비하고,
상기 제2 메모리 모듈은,
상기 복수의 제2 워드선을 구동하는 복수의 제2 워드 드라이버와,
상기 제4 방향을 향하여 연신하고, 상기 복수의 제2 워드 드라이버에 전원을 공급하는 제2 워드 드라이버 전원선과,
판독 동작시에, 상기 제2 워드 드라이버 전원선의 전압 레벨을 제2 구동 능력으로 저하시키는 제2 전원 회로 블록을 더 구비하고,
상기 복수의 제1 비트선의 개수와 상기 복수의 제2 비트선의 개수가 동등하고,
상기 제1 구동 능력은, 상기 제2 구동 능력보다도 큰 반도체 장치.
제1 방향으로 신장하는 제1 개수의 제1 워드선과,
상기 제1 방향과 교차하는 제2 방향으로 신장하는 복수의 제1 비트선과,
상기 제1 개수의 제1 워드선과 상기 복수의 제1 비트선에 접속되는 복수의 제1 SRAM 메모리 셀과,
상기 제2 방향으로 신장하고, 상기 복수의 제1 SRAM 메모리 셀에 전원을 공급하는 복수의 제1 메모리 셀 전원선과,
기입 동작시에, 기입 대상의 상기 제1 SRAM 메모리 셀에 대응하는 상기 제1 메모리 셀 전원선의 전위를 내리는 제1 트랜지스터를 포함하는 제1 메모리 모듈과,
제3 방향으로 신장하는 상기 제1 개수보다 적은 제2 개수의 제2 워드선과,
상기 제3 방향과 교차하는 제4 방향으로 신장하는 복수의 제2 비트선과,
상기 제2 개수의 제2 워드선과 상기 복수의 제2 비트선에 접속되는 복수의 제2 SRAM 메모리 셀과,
상기 제4 방향으로 신장하고, 상기 복수의 제2 SRAM 메모리 셀에 전원을 공급하는 복수의 제2 메모리 셀 전원선과,
기입 동작시에, 기입 대상의 상기 제2 SRAM 메모리 셀에 대응하는 상기 제2 메모리 셀 전원선의 전위를 내리는, 상기 제1 트랜지스터보다 사이즈가 작은 제2 트랜지스터를 포함하는 제2 메모리 모듈
을 구비하는 반도체 장치.
제10항에 있어서,
상기 제1 개수와 상기 제2 개수는 2의 멱승이 다른 반도체 장치.
제1 방향을 향하여 나란히 연신하는 복수의 제1 워드선과, 상기 제1 방향과 교차하는 제2 방향을 향하여 나란히 연신하는 복수의 제1 비트선과, 상기 복수의 제1 워드선과 상기 복수의 제1 비트선의 교점에 배치되는 복수의 제1 SRAM 메모리 셀을 포함하는 제1 메모리 모듈과,
제3 방향을 향하여 나란히 연신하는 복수의 제2 워드선과, 상기 제3 방향과 교차하는 제4 방향을 향하여 나란히 연신하는 복수의 제2 비트선과, 상기 복수의 제2 워드선과 상기 복수의 제2 비트선의 교점에 배치되는 복수의 제2 SRAM 메모리 셀을 포함하는 제2 메모리 모듈
을 구비하고,
상기 제1 메모리 모듈은,
상기 복수의 제1 워드선을 구동하는 복수의 제1 워드 드라이버와,
상기 제2 방향을 향하여 연신하고, 상기 복수의 제1 워드 드라이버에 전원을 공급하는 제1 워드 드라이버 전원선과,
판독 동작시에, 상기 제1 워드 드라이버 전원선의 전압 레벨을 제1 구동 능력으로 저하시키는 제1 전원 회로 블록을 더 구비하고,
상기 제2 메모리 모듈은,
상기 복수의 제2 워드선을 구동하는 복수의 제2 워드 드라이버와,
상기 제4 방향을 향하여 연신하고, 상기 복수의 제2 워드 드라이버에 전원을 공급하는 제2 워드 드라이버 전원선과,
판독 동작시에, 상기 제2 워드 드라이버 전원선의 전압 레벨을 제2 구동 능력으로 저하시키는 제2 전원 회로 블록을 더 구비하고,
상기 복수의 제1 워드선의 개수와 상기 복수의 제2 워드선의 개수가 동등하고,
상기 복수의 제1 비트선의 개수가 상기 복수의 제2 비트선의 개수보다도 많고,
상기 제1 구동 능력은, 상기 제2 구동 능력보다도 작은 반도체 장치.
제1 방향으로 신장하는 복수의 제1 워드선과, 상기 제1 방향과 교차하는 제2 방향으로 신장하는 복수의 제1 비트선과, 상기 복수의 제1 워드선과 상기 복수의 제1 비트선의 교점에 배치되는 복수의 제1 SRAM 메모리 셀을 포함하는 제1 메모리 모듈과,
제3 방향으로 신장하는 복수의 제2 워드선과, 상기 제3 방향과 교차하는 제4 방향을 향하여 나란히 신장하는 복수의 제2 비트선과, 상기 복수의 제2 워드선과 상기 복수의 제2 비트선의 교점에 배치되는 복수의 제2 SRAM 메모리 셀을 포함하는 제2 메모리 모듈
을 구비하고,
상기 제1 메모리 모듈은,
상기 복수의 제1 워드선을 구동하는 복수의 제1 워드 드라이버와,
상기 제2 방향으로 신장하고, 상기 복수의 제1 워드 드라이버에 전원을 공급하는 제1 워드 드라이버 전원선과,
판독 동작시에, 상기 제1 워드 드라이버 전원선의 전압 레벨을 제1 구동 능력으로 저하시키는 제1 전원 회로 블록을 더 구비하고,
상기 제2 메모리 모듈은,
상기 복수의 제2 워드선을 구동하는 복수의 제2 워드 드라이버와,
상기 제4 방향으로 신장하고, 상기 복수의 제2 워드 드라이버에 전원을 공급하는 제2 워드 드라이버 전원선과,
판독 동작시에, 상기 제2 워드 드라이버 전원선의 전압 레벨을 제2 구동 능력으로 저하시키는 제2 전원 회로 블록을 더 구비하고,
상기 복수의 제1 비트선의 개수와 상기 복수의 제2 비트선의 개수가 동등하고,
상기 복수의 제1 워드선의 개수가 상기 복수의 제2 워드선의 개수보다도 많고,
상기 제1 구동 능력은, 상기 제2 구동 능력보다도 큰 반도체 장치.
제12항에 있어서,
상기 제1 전원 회로 블록은, 상기 제1 워드 드라이버 전원선을 공통으로 구동하는 N(N은 2 이상의 정수)개의 제1 전원 회로를 구비하고,
상기 제2 전원 회로 블록은, 상기 제2 워드 드라이버 전원선을 공통으로 구동하는 M(M은 2 이상의 정수)개의 제2 전원 회로를 구비하고,
상기 제1 구동 능력은, 상기 N의 수에 의해 정해지고,
상기 제2 구동 능력은, 상기 M의 수에 의해 정해지고,
상기 N개의 제1 전원 회로는, 각각 상기 제1 워드 드라이버 전원선 상의 다른 위치에 결합되고,
상기 M개의 제2 전원 회로는, 각각 상기 제2 워드 드라이버 전원선 상의 다른 위치에 결합되는 반도체 장치.
제13항에 있어서,
상기 제1 전원 회로 블록은, 상기 제1 워드 드라이버 전원선을 공통으로 구동하는 N(N은 2 이상의 정수)개의 제1 전원 회로를 구비하고,
상기 제2 전원 회로 블록은, 상기 제2 워드 드라이버 전원선을 공통으로 구동하는 M(M은 2 이상의 정수)개의 제2 전원 회로를 구비하고,
상기 제1 구동 능력은, 상기 N의 수에 의해 정해지고,
상기 제2 구동 능력은, 상기 M의 수에 의해 정해지고,
상기 N개의 제1 전원 회로는, 각각 상기 제1 워드 드라이버 전원선 상의 다른 위치에 결합되고,
상기 M개의 제2 전원 회로는, 각각 상기 제2 워드 드라이버 전원선 상의 다른 위치에 결합되는 반도체 장치.
제14항에 있어서,
상기 제1 메모리 모듈은,
각각이, 상기 제2 방향을 향하여 순서대로 배치되고, 상기 복수의 제1 워드선 중 소정의 개수의 제1 워드선과, 상기 복수의 제1 비트선과, 상기 소정의 개수의 제1 워드선과 상기 복수의 제1 비트선의 교점에 배치되는 상기 제1 SRAM 메모리 셀을 포함하는 복수의 메모리 어레이 영역과,
상기 제2 방향에 있어서 상기 복수의 메모리 어레이 영역 사이에 배치되고, 상기 제2 방향에 있어서 근접하는 상기 메모리 어레이 영역 내의 상기 제1 SRAM 메모리 셀에 소정의 기판 전위를 공급하는 단수 또는 복수의 탭 영역과,
각각이, 상기 제1 방향에 있어서 상기 복수의 메모리 어레이 영역과 근접하여 배치되고, 상기 복수의 제1 워드 드라이버 중 소정의 수의 제1 워드 드라이버를 포함하는 복수의 워드 드라이버 배치 영역과,
상기 제2 방향에 있어서 상기 복수의 워드 드라이버 배치 영역 사이에 배치되고, 상기 제1 방향에 있어서 상기 단수 또는 복수의 탭 영역과 근접하여 배치되는 단수 또는 복수의 제1 배치 영역을 구비하고,
상기 단수 또는 복수의 제1 배치 영역의 각각에는, 상기 N개의 제1 전원 회로 중 1개가 형성되는 반도체 장치.
제14항에 있어서,
상기 N개의 제1 전원 회로의 각각은,
제1 전압 레벨과 상기 제1 워드 드라이버 전원선 사이에 소스ㆍ드레인 경로가 결합되는 제1 도전형의 제1 MIS 트랜지스터와,
상기 제1 워드 드라이버 전원선과 상기 제1 전압 레벨보다도 낮은 제2 전압 레벨 사이에서, 상기 제1 워드 드라이버 전원선측으로부터 순서대로 소스ㆍ드레인 경로가 직렬로 결합되는 상기 제1 도전형의 제2 MIS 트랜지스터, 제2 도전형의 제3 MIS 트랜지스터를 구비하고,
상기 M개의 제2 전원 회로의 각각은,
상기 제1 전압 레벨과 상기 제2 워드 드라이버 전원선 사이에 소스ㆍ드레인 경로가 결합되는 상기 제1 도전형의 제4 MIS 트랜지스터와,
상기 제2 워드 드라이버 전원선과 상기 제2 전압 레벨 사이에서, 상기 제2 워드 드라이버 전원선측으로부터 순서대로 소스ㆍ드레인 경로가 직렬로 결합되는 상기 제1 도전형의 제5 MIS 트랜지스터, 상기 제2 도전형의 제6 MIS 트랜지스터를 구비하고,
상기 제1 메모리 모듈의 판독 동작의 개시 전에서는, 상기 제1 및 제2 MIS 트랜지스터가 온으로, 상기 제3 MIS 트랜지스터가 오프로 제어되고, 상기 제1 메모리 모듈의 판독 동작을 개시할 때에는, 상기 제3 MIS 트랜지스터가 오프로부터 온으로 제어되고,
상기 제2 메모리 모듈의 판독 동작의 개시 전에서는, 상기 제4 및 제5 MIS 트랜지스터가 온으로, 상기 제6 MIS 트랜지스터가 오프로 제어되고, 상기 제2 메모리 모듈의 판독 동작을 개시할 때에는, 상기 제6 MIS 트랜지스터가 오프로부터 온으로 제어되는 반도체 장치.
제14항에 있어서,
상기 제1 및/또는 제2 메모리 모듈을 이용하여 소정의 연산 처리를 실행하는 프로세서 유닛을 더 구비하고,
상기 제1 및 제2 메모리 모듈과 상기 프로세서 유닛은 1개의 반도체 칩 상에 실장되는 반도체 장치.
제18항에 있어서,
상기 제1 및 제2 메모리 모듈의 각각은, 또한 컴파일드 SRAM인 반도체 장치.
제9항에 있어서,
상기 제1 구동 능력은, 상기 제1 전원 회로 블록을 구성하는 각 트랜지스터의 사이즈에 의해 정해지고,
상기 제2 구동 능력은, 상기 제2 전원 회로 블록을 구성하는 각 트랜지스터의 사이즈에 의해 정해지는 반도체 장치.