CN107526528B - 一种片上低延迟存储器的实现机制 - Google Patents

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Abstract

本发明公开了一种片上低延迟存储器的实现机制，该实现机制涉及到的片上低延迟存储器包括一级SRAM、二级SRAM；二级SRAM的物理空间内同时设置有TCM存储器和二级CACHE；TCM存储器的容量可伸缩；TCM存储器空间以存储器物理地址进行索引；TCM存储器的地址空间以内存最小页面为单位进行管理；TCM存储器各个页面的起始地址由对应的二级SRAM的TAG标记表示；TCM存储器和二级CACHE共用一套数据通路；TCM存储器可以被多个共享二级CACHE的处理器核心共享；TCM存储器的访问延迟与二级CACHE相同；TCM的数据可以选择进入一级CACHE进行缓存。本发明能有效提升实时处理器的实时性，缩短访问延迟周期；扩展性较好；采用独特的页面管理的方式，具有较强的实用性。

Description

一种片上低延迟存储器的实现机制
技术领域
本发明涉及一种实现机制，尤其涉及一种片上低延迟存储器的实现机制。
背景技术
工业控制芯片目前已成为应用在工业控制设备当中的核心部件。随着工业4.0的到来，我国对工业控制芯片的需求越来越强烈，同时对工业控制芯片的要求也越来越高。目前工业控制芯片的市场种类较为丰富，因为需要实时处理器和微控制器能够提供多样化的性能、功耗以及价格组合，用以满足不同应用场合的需要。
工业生产中常见的实时控制系统对处理器芯片的实时性有较高的要求。实时性技术的核心是中断请求或者固定的运算能够在确定的时间内得到响应和完成执行。影响中断响应时间和程序运行时间的一个重要因素就是访存延时的不确定性，一般会从几个处理器周期到上百个处理器周期不等。因此，开发一种可以有效缩短访存延迟的存储器的实现方法，将会给工业生产带来一场技术性的改革。
发明内容
为了解决上述技术所存在的不足之处，本发明提供了一种片上低延迟存储器的实现机制。
为了解决以上技术问题，本发明采用的技术方案是：一种片上低延迟存储器的实现机制，该实现机制涉及到的片上低延迟存储器包括一级SRAM、二级SRAM；二级SRAM的物理空间内同时设置有TCM存储器和二级CACHE，TCM存储器和二级CACHE的容量均占用二级SRAM的总容量；TCM存储器的容量可伸缩，其容量空间与普通的DRAM空间一样接受处理器MMU部件的分配管理；TCM存储器容量空间的实时分配由处理器MMU部件根据数据或者代码使用情况动态决定；TCM存储器的最大分配容量为二级SRAM总容量的一半；
TCM存储器空间以存储器物理地址进行索引；TCM存储器的地址空间以内存最小页面为单位进行管理；TCM存储器各个页面的起始地址由对应的二级SRAM的TAG标记表示；二级SRAM的TCM存储器页面与片上存储器的页面是一一对应的，这种映射关系由编译器根据需要以页面为单位进行动态调整；
TCM存储器和二级CACHE共用一套数据通路；TCM存储器可以被多个共享二级CACHE的处理器核心共享；TCM存储器的访问延迟与二级CACHE相同；TCM的数据可以选择进入一级CACHE进行缓存；
一级CACHE存在于一级SRAM的物理空间内；一级CACHE分为指令CACHE、数据CACHE；TCM存储器可以由指令CACHE和数据CACHE分时进行访问；
TCM存储器的初始内容由系统初始化程序预布或者由编译器生成的代码进行控制；TCM存储器初始化程序由专门的CACHE操作指令实现；在二级CACHE发生淘汰时，具有TCM属性的CACHE块不参与二级CACHE的淘汰轮换，即淘汰算法只在非TCM属性的CACHE块中选择候选的淘汰路；TCM存储器可以由普通的load和store指令进行访问；
一种片上低延迟存储器的实现机制，主要工作流程如下：
①处理器执行TCM存储器初始化程序，通过Load指令把DRAM存储器页面J的部分内容装入通用寄存器文件；
②处理器执行内部状态寄存器写操作指令，把通用寄存器内容写入到二级CACHE对应的的内部状态寄存器；
③处理器执行特殊的CACHE操作指令，请求在二级SRAM分配TCM存储器对应的CACHE行，并请求把状态寄存器内容写入到二级SRAM的指定位置；
④二级SRAM把TCM存储器页面K的部分数据的原标记和原数据读出，若为脏页则回写到片外主存；
⑤二级SRAM的TAG阵列被修改为DRAM存储器页面J的物理地址高位部分，并从状态寄存器获取新数据，写入到TCM页面J对应的位置；
处理器在完成TCM存储器页面J在二级SRAM的初始化后，当处理器执行对页面J的访问时，若一级CACHE不命中，则访问二级SRAM；命中二级SRAM的TCM存储器后，根据命中的路选择读出的数据。
本发明实现了一种在二级SRAM内，与二级CACHE融合实现TCM存储器的技术方案，该技术方案可以有效提升实时处理器的实时性，并且容量范围足够大，可有效缩短访问延迟周期；此外，本发明的扩展性较好，TCM存储器的容量空间可由软件动态分配；本发明还采用页面管理的方式，能同时为软件提供几十个独立的页面，也能提供连续的页面，具有较强的实用性。
附图说明
图1为片上低延迟存储器在物理空间内的整体结构框图。
图2为本发明的工作流程示意图。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步详细的说明。
如图1、图2所示，本发明中的存储器包括一级SRAM、二级SRAM；SRAM(StaticRandom Access Memory)即静态随机存取存储器，是ARM处理器的RAM的一种。RAM(RandomAccess Memory)又称作随机存储器,是与CPU直接交换数据的内部存储器，也叫主存(内存)；它可以随时读写，而且速度很快，通常作为操作系统或其他正在运行中的程序的临时数据存储媒介。
ARM处理器的RAM还包括动态随机存取存储器(DRAM：Dynamic Random AccessMemory)和TCM(Tightly Coupled Memories)存储器。TCM存储器是一个固定大小的RAM，通过紧密地耦合至处理器内核，提供与CACHE相当的性能，其相比于CACHE的优点是，程序代码可以精确地控制什么函数或代码放在哪里。
CACHE是一个通用目的的加速器，它可以加速所有的代码，而不依赖于存储方式；与CACHE相比，TCM存储器只能加速被有意放入TCM的代码，其余的代码只能通过CACHE加速。所以，CACHE是一个通用目的解决方案，而TCM在某些特殊情况下是非常有用的。
本发明中二级SRAM的物理空间内同时设置有TCM存储器和二级CACHE，TCM存储器和二级CACHE的容量均占用二级SRAM的总容量；TCM存储器的容量可伸缩，其容量空间与普通的DRAM空间一样接受处理器MMU部件的分配管理；TCM存储器容量空间的实时分配由处理器MMU部件根据数据或者代码使用情况动态决定；TCM存储器的最大分配容量为二级SRAM总容量的一半；
TCM存储器空间以存储器物理地址进行索引；TCM存储器的地址空间以内存最小页面为单位进行管理；TCM存储器的空间数据分布于二级SRAM各个路中，但不固定占用二级SRAM的若干路；TCM存储器同一个页面总是连续地分布在二级SRAM的同一个路中；TCM存储器各个页面的起始地址实际上是由对应的二级SRAM的TAG标记表示，具体是在二级CACHE的标记阵列中实现的；TCM存储器最大的页面数为二级SRAM容量除以最小页面容量；二级SRAM的TCM存储器页面与片上存储器的页面是一一对应的，这种映射关系可以由编译器根据需要以页面为单位进行动态调整；当某个存储器页面的TCM映射有效时，TCM存储器代替那段被映射到TCM存储器的片上存储器进行数据存储和读取操作；映射到TCM存储器的数据段和代码段由编译器根据用户应用的提示或者编译器自带的算法动态决定。
TCM存储器和二级CACHE共用一套数据通路；TCM存储器可以被多个共享二级CACHE的处理器核心共享；TCM存储器的访问延迟与二级CACHE相同；TCM的数据可以选择进入一级CACHE进行缓存；
一级CACHE存在于一级SRAM的物理空间内；一级CACHE分为指令CACHE、数据CACHE；TCM存储器可以由指令CACHE和数据CACHE分时进行访问；
TCM存储器的初始内容由系统初始化程序预布或者由编译器生成的代码进行控制；TCM存储器初始化程序由专门的CACHE操作指令实现；具有TCM属性的CACAHE块在装入二级SRAM时，标记为TCM属性，在二级CACHE发生淘汰时，具有TCM属性的CACHE块不参与二级CACHE的淘汰轮换，即它不能被其它请求从二级CACHE中顶替出去；淘汰算法只在非TCM属性的CACHE块中选择候选的淘汰路；TCM存储器可以由普通的load和store指令进行访问；
TCM存储器与一级CACHE的关系：若要获得较高的性能，则TCM存储器的命中块需要在一级CACHE分配，否则不分配一级CACHE给TCM命中块。
TCM存储器与二级CACHE的容量冲突：TCM可能占用过多的SRAM容量，导致CACHE性能下降，因此将TCM存储器的最大分配容量限制为二级SRAM的一半。
为了保证一个片上存储器页面可以放置在二级CACHE的任何对界的页面上，标记阵列的条目需要保存的完整的物理页帧号。另外，TAG标记阵列需要按物理页帧号进行组织，若二级SRAM的容量为256KB，则TCM存储器最多可以占用128KB；若最小的页容量为4KB，二级CACHE为8路组相联映射，则标记阵列需要分为4个(128KB/8/4K)独立的体实现，以保证一个请求对TCM各个页面的命中查找能够并行实现。
为了加速TCM存储器的映射调整，为TCM存储器配置一个DMA(Direct MemoryAccess)控制器，可以通过对DMA控制器编程自动完成数据和代码在DRAM与TCM存储器之间的迁移。在完成必要的数据迁移后，再唤醒该进程进入就绪状态等待继续执行。DMA控制器除了需要进行数据“搬家”以外，还需要对TCM存储器的起始地址进行修改，即对标记阵列进行修改，记录SRAM数据块为TCM属性，以保证一个请求能像访问二级CACHE一样在统一的流水的控制下访问TCM存储器的页面。
一种片上低延迟存储器的实现机制，其主要工作流程如下：
①处理器执行TCM存储器初始化程序，通过Load指令把DRAM存储器页面J的部分内容装入通用寄存器文件；
②处理器执行内部状态寄存器写操作指令，把通用寄存器内容写入到二级CACHE对应的的内部状态寄存器；
③处理器执行特殊的CACHE操作指令，请求在二级SRAM分配TCM存储器对应的CACHE行，并请求把状态寄存器内容写入到二级SRAM的指定位置；
④二级SRAM把TCM存储器页面K的部分数据的原标记和原数据读出，若为脏页则回写到片外主存；
⑤二级SRAM的TAG阵列被修改为DRAM存储器页面J的物理地址高位部分，并从状态寄存器获取新数据，写入到TCM页面J对应的位置；
处理器在完成TCM存储器页面J在二级SRAM的初始化后，当处理器执行对页面J的访问时，若一级CACHE不命中，则访问二级SRAM；命中二级SRAM的TCM存储器后，根据命中的路选择读出的数据。
本发明跟现有技术相比，具有以下优势：
(1)、为了提升实时处理器的实时性，需要为处理器配置容量足够大、延迟相对固定的存储器。传统技术在一级SRAM实现的TCM存储器，为了保持一级CACHE数据单周期的访问延迟，其容量一般比较小，只有16kB～64KB。而本发明在二级SRAM实现TCM存储器，容量范围为16KB～1MB，可以进一步满足各种实时处理器应用对容量的需求，并且可以实现访问延迟在十个周期以内。对于不需要使用TCM存储器的系统环境，二级CACHE可以完全占有二级SRAM的空间。
(2)、TCM存储器的容量空间可由软件动态分配，所以二级SRAM实现的TCM存储器具有很好的扩展性。
(3)、传统的TCM存储器一般以物理存储器连续空间为单位进行管理，无法实现更精细的管理；本发明采用页面管理，能同时为软件提供几十个独立的页面，也能提供连续的页面，方便软件实用。
(4)、各个TCM存储器页面的起始地址借助于二级CACHE的标记阵列实现存储和比较，不需要额外的硬件开销。
上述实施方式并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的技术人员在本发明的技术方案范围内所做出的变化、改型、添加或替换，也均属于本发明的保护范围。

Claims (1)

1.一种片上低延迟存储器的实现机制，其特征在于：所述实现机制涉及到的片上低延迟存储器包括一级SRAM、二级SRAM；所述二级SRAM的物理空间内同时设置有TCM存储器和二级CACHE，TCM存储器和二级CACHE的容量均占用二级SRAM的总容量；所述TCM存储器的容量可伸缩，其容量空间与普通的DRAM空间一样接受处理器MMU部件的分配管理；所述TCM存储器容量空间的实时分配由处理器MMU部件根据数据或者代码使用情况动态决定；所述TCM存储器的最大分配容量为二级SRAM总容量的一半；
所述TCM存储器空间以存储器物理地址进行索引；所述TCM存储器的地址空间以内存最小页面为单位进行管理；所述TCM存储器各个页面的起始地址由对应的二级SRAM的TAG标记表示；所述二级SRAM的TCM存储器页面与片上存储器的页面是一一对应的，这种映射关系由编译器根据需要以页面为单位进行动态调整；
所述TCM存储器和二级CACHE共用一套数据通路；所述TCM存储器可被多个共享二级CACHE的处理器核心共享；所述TCM存储器的访问延迟与二级CACHE相同；所述TCM的数据可以选择进入一级CACHE进行缓存；
所述一级CACHE存在于一级SRAM的物理空间内；所述一级CACHE分为指令CACHE、数据CACHE；所述TCM存储器可以由指令CACHE和数据CACHE分时进行访问；
所述TCM存储器的初始内容由系统初始化程序预布或者由编译器生成的代码进行控制；所述TCM存储器初始化程序由专门的CACHE操作指令实现；在二级CACHE发生淘汰时，具有TCM属性的CACHE块不参与二级CACHE的淘汰轮换，即淘汰算法只在非TCM属性的CACHE块中选择候选的淘汰路；所述TCM存储器可以由load和store指令进行访问；
所述实现机制的工作流程如下：
①处理器执行TCM存储器初始化程序，通过Load指令把DRAM存储器页面J的部分内容装入通用寄存器文件；
②处理器执行内部状态寄存器写操作指令，把通用寄存器内容写入到二级CACHE对应的内部状态寄存器；
③处理器执行CACHE操作指令，请求在二级SRAM分配TCM存储器对应的CACHE行，并请求把状态寄存器内容写入到二级SRAM的指定位置；
④二级SRAM把TCM存储器页面K的部分数据的原标记和原数据读出，若为脏页则回写到片外主存；
⑤二级SRAM的TAG阵列被修改为DRAM存储器页面J的物理地址高位部分，并从状态寄存器获取新数据，写入到TCM页面J对应的位置；
处理器在完成TCM存储器页面J在二级SRAM的初始化后，当处理器执行对页面J的访问时，若一级CACHE不命中，则访问二级SRAM；命中二级SRAM的TCM存储器后，根据命中的路选择读出的数据。
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