CN103021454B - 半导体装置 - Google Patents

Abstract

本发明涉及半导体装置。提供了例如用于在写操作中控制与要写的SRAM存储单元耦接的存储单元电源线的电压电平的写辅助电路。写辅助电路响应于在写操作中使能的写辅助使能信号将存储单元电源线的电压电平降低到预定的电压电平。同时，写辅助电路根据写辅助脉冲信号的脉冲宽度来控制存储单元电源线的电压电平的降低速度。写辅助脉冲信号的脉冲宽度被定义为使得行的数量越大（或存储单元电源线的长度越长），则脉冲宽度越大。

Description

半导体装置

相关申请的交叉引用

将2011年9月22日提交的日本专利申请No.2011-207674的公开内容（包括说明书、附图以及摘要）通过参考全部并入在本申请中。

技术领域

本发明涉及半导体装置，并且更特别地涉及在包括存储部件（诸如SRAM）的半导体装置的应用中有效的技术。

背景技术

例如，日本的未经审查的专利公开No.2007-4960公开了用于在数据被写入SRAM中时降低单元电源线的电压电平的配置。日本的未经审查的专利公开No.2009-252256公开了用于降低在SRAM中的所选的字线的电压电平的配置。日本的未经审查的专利公开No.2008-210443公开了用于在字线的上升时将存储部件的电源电压电平供应给字线驱动器的电源节点并且在字线的上升之后将比存储部件的电源电压电平低的电压电平供应给字线驱动器的电源节点的配置。

发明内容

例如，随着包括静态随机访问存储器（SRAM）存储器模块或者其它介质的半导体装置的小型化，从可靠性、功率消耗等的观点来看，一般执行电压按比例缩小（scaling）。然而，在半导体装置变小时，存在作为增大的生产波动或其它因素的结果而减小SRAM存储单元的操作裕度（margin）的问题。因此，必须执行各种手段以便在低电压处维持恒定的操作裕度。

图24A和图24B示出作为本发明的前提的半导体装置，在其中图24A是半导体装置的静态存储器模块的主要部分的操作示例和配置的示意图，并且图24B是与图24A中示出的示例不同的操作示例和配置的示意图。图24A和图24B中示出的静态存储器模块包括存储器阵列MARY、字驱动器块WLD以及写辅助电路WAST′。在MARY中，设置有由WLD驱动并且在X轴方向上延伸的字线WL、由WL选择的存储单元（SRAM存储单元）MC以及由WAST′驱动的存储单元电源线。存储单元电源线在Y轴方向上延伸并且将存储单元电源电压ARVDD供应给特定的MC。WAST′具有用于在写操作中降低所选的存储单元MC的ARVDD持续预定时间的功能。以这种方式，信息保持能力（锁存能力）被降低，即，静态噪声裕度（SNM）被降低。结果，特定的MC可以被容易地重写（写裕度增大）。

这里，图24A中示出的MARY具有在横向上较长的形状，在其中Y轴方向（存储单元电源线（ARVDD）的延伸方向或未示出的位线的延伸方向）为纵向方向，并且X轴方向（WL的延伸方向）为横向方向。图24B中示出的MARY具有在纵向上较长的形状，不同于图24A的情况。例如，假设WAST'被设计成关于图24A中示出的MARY在最佳条件处降低ARVDD的电压电平。在该情况下，在特定的WAST'被应用于图24B中示出的MARY时，MARY的存储单元电源线（ARVDD）的负载在图24B中比在图24A中大。因此，ARVDD的电压电平到达期望的电平会花费时间。在这个时候，所选的MC具有相对高的信息保持能力（锁存能力），即，大的SNM。结果，特定的MC可能不被容易地写。换句话说，可能降低写裕度。

图25A是作为本发明的假设的前提的半导体装置中的静态存储器模块的主要部分的操作示例和配置的示意图。图25B是与图25A中示出的示例不同的配置和操作示例的示意图。图25A和图25B中的静态存储器模块包括存储器阵列MARY、字驱动器块WLD以及字驱动器电源电路块VGEN′。在MARY中，设置有由WLD驱动并且在X轴方向上延伸的字线WL、由特定的WL选择的存储单元（SRAM存储单元）MC以及由VGEN′驱动的字驱动器电源线。字驱动器电源线在Y轴方向上延伸并且将字驱动器电源电压WLVDD供应给WLD的每个字驱动器。

在预定的WL由WLD激活时，VGEN′降低特定的WLD的（字驱动器的）电源电压WLVDD持续预定时间。在具有该功能的情况下，可以增大在特定的WL上保持信息的MC的信息保持能力（锁存能力）。结果，可以增大读裕度等。换句话说，在SRAM存储单元中的访问NMOS晶体管的驱动能力被等同地降低时，可以增大所谓的β比，该β比是SRAM存储单元中的访问NMOS晶体管的驱动能力与驱动NMOS晶体管的驱动能力的比。因此，静态噪声裕度（SNM）可以被增大。

这里，图25A中示出的MARY具有在横向上较长的形状，在其中Y轴方向（字驱动器电源线（WLVDD）的延伸方向或未示出的位线的延伸方向）为纵向方向，并且X轴方向（WL的延伸方向）为横向方向。图25B中示出的MARY具有在纵向上较长的形状，与图25A的情况不同。MARY的字驱动器电源线（WLVDD）的负载在图25A中比在图25B中小，使得WLVDD的电压电平被快速地降低。结果，WLVDD的电压电平可能不足以使WL快速地上升。此外，图25A中示出的MARY中的WL的负载比图25B中的大，使得难以增大WL的上升速率。结果，会更难以增大上升速率，因为上面描述的WLVDD的协同效应（synergistic effect）。为此，在图25A中示出的MARY中，在WL的上升速率的延迟的情况下，访问时间可能不足够长。

另一方面，MARY中的字驱动器电源线（WLVDD）的负载在图25B中比在图25A中大，使得WLVDD的电压电平被降低到期望的电平会花费时间。在这个时候，所选的MC的电压电平相对高。然后，在特定的WL之上的MC具有相对低的静态噪声裕度（SNM）。结果，可以降低特定的MC的读裕度。另外，图25B中示出的MARY中的WL的负载比图25A中的MARY中的WL的负载小，使得上升速率可能增大。换句话说，WL的电压由于过冲而可能增大。结果，静态噪声裕度（SNM）的减小会进一步被加速，因为WLVDD的协同效应。因此，在图25B中示出的MARY中可能难以获得足够的读裕度。

如上所述，在具有不同的形状（诸如纵向上较长的形状和横向上较长的形状）的存储器阵列存在于半导体装置中时，可能存在根据存储器阵列的形状的、操作裕度（读裕度，写裕度）的减小和访问时间的延迟。特别地，在编译的（compiled）SRAM等被安装在半导体装置（诸如芯片上系统（SOC））之上时，可能存在在其中根据产品市场需求而将大量的具有不同形状的SRAM存储器模块安装在SOC之上的情况。在这种情况下，已发现操作裕度和访问时间可以是显著的问题。注意，编译的SRAM是通过自动设计工具（例如通过指定位线的数量或字线的数量）自动产生的宏单元（macro cell）。在编译的SRAM中，通过由自动设计工具针对位线/字线的数量自动布置各种电路组件（例如，字驱动器或其它组件）的布局来形成存储器阵列和外围电路。

鉴于上述问题，已经提出本发明。因此，本发明的一个目的在于增大包括多个静态存储器模块的半导体装置的操作裕度。本发明的其它目的和新颖的特征将根据与所附权利要求以及附图一起阅读时的以下详细描述而清楚的。

下面将简单地描述在本申请中公开的发明的典型的实施例的概述。

根据本发明的示例性实施例的半导体装置包括第一存储器模块和第二存储器模块。第一存储器模块包括多个第一字线、多个第一位线、以及位于第一字线和第一位线的交点处的多个第一SRAM存储单元。另外，第一存储器模块还包括在与第一位线相同的方向上延伸的用于将电力供应给第一SRAM存储单元的多个第一存储单元电源线、以及第一写辅助电路。第一写辅助电路在写操作中将与要写的第一SRAM存储单元对应的第一存储单元电源线的电荷放电持续第一时段。类似地，第二存储器模块包括多个第二字线、多个第二位线、以及位于第二字线和第二位线的交点处的多个第二SRAM存储单元。另外，第二存储器模块还包括在与第二位线相同的方向上延伸的用于将电力供应给第二SRAM存储单元的多个第二存储单元电源线、以及第二写辅助电路。第二写辅助电路在写操作中将与要写的第二SRAM存储单元对应的第二存储单元电源线的电荷放电持续第二时段。这里，在第一字线的数量大于第二字线的数量时，第一时段被设定为比第二时段长。

在具有该配置的情况下，可以在写操作中降低要写的SRAM存储单元的电源电压。因此，写裕度可以被增大。另外，可以通过第一和第二时段控制特定的电源电压的降低速度（以及降低宽度）。因此，无论每个存储器模块的字线的数量如何，写裕度都可以被增大。

此外，根据本发明实施例的半导体装置，上面描述的第一存储器模块还包括多个第一字驱动器、字驱动器电源线以及第一电源电路块。上面描述的第二存储器模块还包括多个第二字驱动器、第二字驱动器电源线以及第二电源电路块。第一字驱动器驱动第一字线。第一字驱动器电源线在与第一位线相同的方向上延伸以便将电力供应给第一字驱动器。第一电源电路块在读操作中通过第一驱动能力来降低第一字驱动器电源线的电压电平。类似地，第二字驱动器驱动第二字线。第二字驱动器电源线在与第二位线相同的方向上延伸以便将电力供应给第二字驱动器。第二电源电路块在读操作中通过第二驱动能力来降低第二字驱动器电源线的电压电平。这里，第一和第二驱动能力被限定为使得字线的数量越大或者位线的数量越小，第一和第二驱动能力越大。换句话说，在第一字线的数量和第二字线的数量基本相同时，以及在第一位线的数量大于第二位线的数量时，第一驱动能力被设定为比第二驱动能力小。此外，在第一位线的数量和第二位线的数量基本相同时，以及在第一字线的数量大于第二字线的数量时，第一驱动能力被设定为比第二驱动能力大。

在具有该配置的情况下，可以在读操作中降低所选的字线的电压电平。因此，可以增大在特定的字线之上的SRAM存储单元的读裕度。此外，还可以通过第一和第二驱动能力控制特定的电压电平的降低速度（和降低宽度）。结果，无论每个存储器模块中的字线的数量和位线的数量如何，在维持预定的访问性能的同时，写裕度可以被增大。

下面将简要地描述通过在本申请中公开的发明的典型的实施例获得的效果。也就是说，在包括多个静态存储器模块的半导体装置中，可以增大操作裕度。

附图说明

图1是根据本发明第一实施例的包括在半导体装置内的静态存储器模块的示意性配置示例的框图；

图2是在图1中的存储器模块中的每个存储单元的配置示例的电路图；

图3是在图1中的存储器模块的示意性操作示例的波形图；

图4是根据本发明第一实施例的整个半导体装置的示意性配置示例的框图；

图5是图1中的存储器模块的写辅助电路周围的功能的示例的示意图；

图6是在图5中的写辅助电路被应用于特定的存储部件的每个静态存储器模块时图4中的存储部件中的效果的示例的示意图；

图7A是在图5中的写辅助电路的详细配置示例的电路图；

图7B是与图7A的情况不同的另一个配置示例的电路图；

图8是图7A和图7B中示出的写辅助电路的操作示例的波形图；

图9是在图5中的写辅助定时产生电路的详细配置示例的电路图；

图10是写辅助电路周围的功能的示例的示意图，其与图5的情况部分地不同；

图11是在图10中的写辅助电路被应用于特定的存储部件的每个静态存储器模块时图4中的存储部件中的效果的示例的示意图；

图12是在根据第二实施例的半导体装置中的与图5中的不同的写辅助定时产生电路周围的配置示例的示意图；

图13是图12中示出的写辅助定时产生电路和行虚拟（dummy）负载电路的详细配置示例的电路图；

图14是在根据本发明第三实施例的半导体装置中的包括在图4中示出的存储部件中的每个静态存储器模块内的字驱动器电源电路块的特征的示例的示意图；

图15A到15C是在存储部件中的每个静态存储器模块的阵列配置与图14的情况不同时的字驱动器电源电路块的尺寸之间的关系的示意图；

图16是图14中的每个静态存储器模块中的字驱动器电源电路块、字驱动器块和存储器阵列的详细配置示例的电路图；

图17是图16中的字驱动器电源电路块的操作示例的波形图；

图18是在根据本发明第四实施例的半导体装置中的图14中的每个静态存储器模块中的字驱动器电源电路块、字驱动器块和存储器阵列的详细配置示例的电路图；

图19是在根据本发明第五实施例的半导体装置中的图14中的每个静态存储器模块中的字驱动器电源电路块、字驱动器块和存储器阵列的详细配置示例的电路图；

图20是在根据本发明第六实施例的半导体装置中的图14中的每个静态存储器模块中的字驱动器电源电路块、字驱动器块和存储器阵列的详细配置示例的电路图；

图21A和图21B是各示出在根据本发明第七实施例的半导体装置中的静态存储器模块中的每个字驱动器电源电路的示意性布局示例的顶视图；

图22是图21A中的静态存储器模块的区域的一部分的示意性布局示例的顶视图；

图23是根据本发明第八实施例的包括在半导体装置内的存储部件的配置示例的示意图；

图24A是示意性地示出作为本发明的前提的半导体装置中的静态存储器模块的主要部分的操作示例和配置的图；

图24B是示意性地示出与图24A的示例不同的操作示例和配置的图；

图25A是示意性地示出作为本发明的前提的半导体装置中的静态存储器模块的主要部分的操作示例和配置的图；以及

图25B是示意性地示出与图25A的示例不同的操作示例和配置的图。

具体实施方式

在下面描述的实施例中，为方便起见在需要时将在多个部分或者实施例中描述本发明。然而，除非另有说明，否则这些部分或者实施例不是彼此无关的，并且一个涉及另一个的整体或者一部分作为其变型示例、细节或者补充说明。此外，在下面描述的实施例中，在提及元素的数（包括片段、值、量、范围等的数）时，除非另有说明或者除原则上该数显然限于特定的数的情况之外，元素的数不限于特定的数。比指定的数大或小的数也是可应用的。

此外，在下面描述的实施例中，不用说，除非另有说明或除原则上该组件显然必需的情况之外，组件（包括元素步骤）不一定是需要的。类似地，在下面描述的实施例中，在组件的形状、其位置关系等被叙述时，除非另有说明或除可以设想原则上它们显然被排除的情况之外，基本接近和类似的形状等被包括在其中。对于上面描述的数值和范围也同样适用。

另外，包括实施例的每个功能块的电路设备不被特别地限制，但是通过已知的集成电路技术（诸如互补MOS晶体管（CMOS））来在半导体衬底（诸如单晶硅的半导体衬底）之上形成。注意，在实施例中，作为被简单称为MIS晶体管的金属绝缘体半导体场效应晶体管（MISFET）的示例，使用被简单称为MOS晶体管的金属氧化物半导体场效应晶体管（MOSFET）。然而，不排除非氧化物膜作为栅极绝缘膜。在附图中，p沟道MOS晶体管（PMOS晶体管）的栅极由圆圈表示，以便将其与n沟道MOS晶体管（NMOS晶体管）区分开。虽然在附图中未示出MOS晶体管的衬底电位的耦接，但是在MOS晶体管的正常操作范围内耦接方法不被特别地限制。

在下文中，将参考附图详细描述本发明的实施例。原则上，在所有用于描述实施例的附图中类似的组件由类似的附图标记表示，并且说明不被重复。

第一实施例

<整个存储器模块的示例性配置>

图1是根据本发明第一实施例的包括在半导体装置内的静态存储器模块的示意性配置示例的框图。图1中的静态存储器模块SRMD包括控制电路块CTLBK、字驱动器块WLD、字驱动器电源电路块VGEN、存储器阵列MARY、列选择电路YSW、写驱动器WTD、写辅助电路WAST、灵敏放大器SA、写辅助定时产生电路TDG以及输入/输出缓冲电路IOB。CTLBK包括地址控制电路ADRCTL以及读/写控制电路RWCTL。

MARY包括在第一方向上平行地延伸的（m+1）个字线WL[0]到WL[m]、在与第一方向交叉的第二方向上平行地延伸的（n+1）个位线对（BL[0]，ZBL[0]）到（BL[n]，ZBL[n]）、以及位于（m+1）个字线与（n+1）个位线对的交点处的多个存储单元MC。每个位线对包括用于传送互补的信号的两个位线（例如，BL[0]和ZBL[0]）。此外，MARY还包括（n+1）个在第二方向上平行地延伸的存储单元电源线（存储单元电源电压）ARVDD[0]到ARVDD[n]。与一定的位线对（BL[s]，ZBL[s]）（s是0~n的整数）耦接的MC耦接到对应的ARVDD[s]。

地址控制电路ADRCTL利用解码开始信号TDEC作为触发器来对来自SRMD的外部地址端子的地址信号A[0]到A[j]进行解码（或预解码）。然后，ADRCTL输出行选择信号X[0]到X[k]以及列选择信号Y[0]到Y[i]。字驱动器块WLD根据信号X[0]到X[k]来选择（或激活）（m+1）个字线中的一个。列选择电路YSW根据信号Y[0]到Y[i]来选择（n+1）个位线对中的一对。字驱动器电源电路块VGEN将字驱动器电源电压WLVDD供应给WLD中的每个字驱动器（未示出）。

读/写控制电路RWCTL响应于来自SRMD的外部控制端子的信号（WEN、CLK、CEN）来产生解码开始信号TDEC、内部写使能（enable）信号WE、写辅助使能信号WTE以及灵敏放大器使能信号SE。WEN是在读和写命令之间进行区分的写使能信号。CLK是作为读写操作的基础的时钟信号。CEN是用于控制时钟信号的启用/禁用（disable）的时钟使能信号。输入/输出缓冲电路IOB从SRMD的外部数据端子获得数据输入信号Di，并且将Di传送到写驱动器WTD。此外，IOB从灵敏放大器SA获得输出信号，并且将其作为数据输出信号Do输出到外部数据端子。

WTD根据内部写使能信号WE来放大来自IOB的数据的电压的差，并且通过列选择电路YSW传送到预定的位线对。响应于写辅助使能信号WTE，写辅助定时产生电路TDG将控制信号输出给写辅助电路WAST。WAST在写操作中通过使用来自TDG的控制信号来控制所选的存储单元MC的存储单元电源电压ARVDD。虽然稍后将描述细节，但是TDG与WAST的部分是第一实施例的主要特征之一。灵敏放大器SA利用灵敏放大器使能信号SE作为触发器来放大通过YSW从预定的位线对传送的信号对的电压之间的差。然后，灵敏放大器SA将结果输出到IOB。

图2是在图1中的存储器模块中的每个存储单元的配置示例的电路图。图2中示出的存储单元MC是包括四个NMOS晶体管MN1到MN4、两个PMOS晶体管MP1和MP2的SRAM存储单元。这里，MN1和MN2是驱动晶体管，MN3和MN4是访问晶体管，并且MP1和MP2是负载晶体管。MN3的栅极耦接到字线WL，在其中源极/漏极的一端耦接到在正极侧的位线BL。MN4的栅极耦接到WL，在其中源极/漏极的一端耦接到在负极侧的位线ZBL。

晶体管MN1、MP1以及MN2、MP2中的每一对在存储单元电源电压ARVDD与接地电源电压VSS之间形成CMOS反相器电路。在这两个CMOS反相器电路中，一个输入耦接到另一个输出，以便形成锁存电路。MN4的源极/漏极的另一端耦接到CMOS反相器电路（MN1，MP1）的输入（CMOS反相器电路（MN2，MP2）的输出）。MN3的源极/漏极的另一端耦接到CMOS反相器电路（MN2，MP2）的输入（CMOS反相器电路（MN1，MP1）的输出）。

<整个存储器模块的示意性操作>

图3是在图1中的存储器模块的示意性操作示例的波形图。在图3中示出的示例中，当时钟信号CLK上升时，在时钟使能信号CEN处于′L′电平而写使能信号WEN处于′H′电平时执行读周期（T0）。此外，在CEN处于′L′电平而WEN也处于′L′电平时执行写周期（T1）。此外，当在CLK的上升时CEN处于′H′电平时，它变为在其中不执行读和写操作的无操作周期（T2）。

在读周期（T0）中，首先，在时钟信号CLK上升后，写控制电路RWCTL将解码开始信号TDEC从′L′电平变为′H′电平。此外，RWCTL输出′L′电平作为内部写使能信号WE以及写辅助使能信号WTE。当TDEC被变为′H′电平时，地址控制电路ADRCTL根据地址信号A[0]到A[j]来产生行选择信号X[0]到X[k]以及列选择信号Y[0]到Y[i]（这里，Y[0]在图3中被显示）。在图3中示出的示例中，假设通过X[0]到X[k]选择字线WL[0]，并且通过Y[0]到Y[i]选择位线对（BL[0]，ZBL[0]）。

字驱动器块WLD根据X[0]到X[k]使WL[0]上升。然后，与WL[0]耦接的每一存储单元MC的存储数据被读取在对应的位线对上。在该示例中，位线对BL[0]与ZBL[0]中的写信号通过列选择电路YSW被传送到灵敏放大器SA。当在TDEC转变为′H′电平之后已经逝去了预定的延迟时间时，读/写控制电路RWCTL将灵敏放大器使能信号SE变为使能状态（′H′电平）。SA利用特定的SE的′H′电平作为触发器来放大通过YSW传送的位线对（BL[0]，ZBL[0]）的读信号。然后，放大后的信号作为数据输出信号Do通过输入/输出缓冲电路IOB被输出到外部端子。这里，上升的字线WL[0]从'H'电平降低到TDEC的'L'电平。

这里，字驱动器电源电路块VGEN响应于读操作中的TDEC的'H'电平而将字驱动器电源电压WLVDD降低到预定的电压电平。例如，字驱动器电源电路块VGEN将WLVDD的电压电平降低到比存储单元电源电压ARVDD的电压电平低的电压电平。所选的字线（WL[0]）的电压电平根据特定的WLVDD的电压电平被限定。在耦接到WL[0]上的每个MC中，静态噪声裕度（SNM）随着驱动晶体管与访问晶体管的β比的增大而增大。因此，写裕度增大。然后，VGEN响应于在这里的TDEC的'L'电平而使WLVDD的电压电平回到原始的电压电平（例如，ARVDD的电压电平）。

接下来，在写周期（T1）中，首先，在时钟信号CLK上升之后，读/写控制电路RWCTL将解码开始信号TDEC从'L'电平变为'H'电平。此外，RWCTL输出'H'电平作为内部写使能信号WE以及写辅助使能信号WTE。当TDEC变为'H'电平时，地址控制电路ADRCTL产生行选择信号X[0]到X[k]以及列选择信号Y[0]到Y[i]。字驱动器块WLD使与X[0]到X [k]对应的字线（这里，WL[0]）上升。

与此并行地，来自外部端子的数据输入信号Di通过输入/输出缓冲电路IOB被输入到写驱动器WTD。WTD响应于WE的'H'电平而放大来自IOB的输入信号。列选择电路YSW将WTD的输出耦接到位线对（这里，BL[0]以及ZBL[0]）。以这种方式，Di的信息被写到所选的存储单元MC中。然后，当TDEC从'H'电平变为'L'电平时，上升的字线（WL[0]）被降低。因此，所选的存储单元MC保持Di的信息。

这里，在该写操作中，写辅助电路WAST通过写辅助定时产生电路TDG接收写辅助使能信号WTE的'H'电平。然后，写辅助电路WAST将要写的存储单元电源电压（这里，ARVDD[0]）降低到预定的电压电平。因此，在要写的存储单元（这里，位于WL[0]与BL[0]，ZBL[0]的交点处的MC）中，在驱动晶体管的驱动能力降低时静态噪声裕度（SNM）被降低。结果，写裕度增大。然后，WAST响应于WLVDD的电压电平的'L'电平而使WLVDD的电压电平回到原始的电压电平（例如，ARVDD的电压电平）。注意，在这种写操作中，字驱动器电源电路块VGEN将字驱动器电源电压WLVDD降低到预定的电压电平，类似于上面描述的写操作的情况。这确保在所选的字线（WL[0]）之上不要被写的存储单元保持存储数据，以便增大SNM（读裕度）。

<整个半导体装置的示意性配置>

图4是根据本发明第一实施例的整个半导体装置的示意性配置示例的框图。在图4中，示出了在其中各种逻辑电路和存储电路被形成在一个半导体芯片中的半导体装置（LSI），诸如所谓的芯片上系统（SOC）。图4中的半导体装置是例如用于移动电话的LSI。半导体装置包括两个处理器部件CPU1和CPU2、应用部件APPU、存储部件MEMU、基带部件BBU以及输入/输出部件IOU。MEMU包括多个（这里，三个）静态存储器模块SRMD1到SRMD3。静态存储器模块SRMD1到SRMD3在阵列配置（行（字线）的数量以及列（位线对）的数量）方面不同。图1中示出的配置示例被应用于每个存储器模块。

CPU1和CPU2基于程序执行算术运算。APPU执行为移动电话所需的预定的应用进程。BBU执行与无线通信关联的预定的基带处理。IOU用作在内外之间的输入/输出接口。这里，MEMU中的SRMD1到SRMD3中的每一个被访问例如作为在各个电路块的处理中的高速缓冲存储器。高速缓冲存储器的最佳的配置（行数和位宽度）可以根据电路块的配置和处理而改变。因此，每个存储器模块的阵列配置也可以被改变。因此，如图4所示，半导体装置可以包括具有各种阵列配置（诸如纵向上较长的配置（SRMD1）、横向上较长的配置（SRMD2）以及基本正方形的配置（SRMD3））的存储器模块。虽然没有特别地限制，但是通过选择行数（例如，在8到512的范围内）以及列数（例如，在16到512的范围内）相应地确定最佳的阵列配置。

例如通过将行数和列数指定给称为存储器编译器的自动设计工具来自动产生半导体装置中的每个存储器模块。产生的存储器模块被称为编译的SRAM等，如上所述。通过使用预先限定的各种电路组件（例如，字驱动器等）的布局来自动产生编译的SRAM。因此，难以根据阵列配置针对每个存储器模块优化电路组件（例如，字驱动器等）的驱动能力（晶体管尺寸）。半导体装置可以包括十个或更多个编译的SRAM。在该情况下，特别地，针对每个存储器模块的优化可能更难。这会导致根据阵列配置的操作裕度（读裕度、写裕度）的减小以及访问时间的延迟，如参考图24A、24B、25A和25B所描述的。

<写辅助电路（第一实施例的主要特征）的概述>

图5是图1中的存储器模块的写辅助电路周围的功能的示例的示意图。在图5中，静态存储器模块SRMDa典型地包括字驱动器WLD、控制电路块CTLBK、写辅助定时产生电路TDG1、输入/输出缓冲器IOB、写辅助电路WAST1[0]到WAST1[q]以及多个存储单元MC。WAST1[0]控制存储单元电源电压ARVDD[0]。WAST1[q]控制存储单元电源电压ARVDD[n]。行数的信息XSET被预先设置在写辅助定时产生电路TDG1中。XSET是表示包括在特定的SRMDa内的字线的数量的数字码。设置XSET的方法没有被特别地限制，并且XSET可以预先被嵌入到电路中，或者可以被存储在寄存器等中，并且在半导体装置被初始化时被从非易失性存储器或其它介质装载。TDG1输出写辅助脉冲信号WPT。在这时候，通过XSET设定的行数越大，脉冲宽度越宽。

当对于与ARVDD[0]耦接的存储单元MC执行写操作时，WAST1[0]根据写辅助使能信号WTE而使开关SWm导通以便将ARVDD[0]的电压电平降低到预定的电压电平VM1。此外，当ARVDD[0]的电压电平被降低时，WAST1[0]在WPT的脉冲时间中使开关SWs导通以便将ARVDD[0]的电荷临时放电到电压电平VM2（例如，VM1以下的电压电平）。因此，电压电平的降低速度被控制。类似地，当对于与ARVDD[n]耦接的存储单元MC执行写操作时，WAST1[q]根据WTE而使开关SWm导通以便将ARVDD[n]的电压电平降低到VM1。此外，当ARVDD[n]的电压电平被降低时，WAST1[q]在WPT的脉冲时间中使SWs导通以便控制电压电平的降低速度。

图6是在图5中的写辅助电路被应用于特定的存储部件的每个静态存储器模块时图4中的存储部件中的效果的示例的示意图。在图6中示出的存储部件MEMU中，字线（未示出）的延伸方向为横向方向（X轴方向），并且位线（未示出）以及存储单元电源线ARVDD的延伸方向为纵向方向（Y轴方向）。存储部件MEMU包括纵向上较长的静态存储器模块SRMD1以及横向上较长的静态存储器模块SRMD2。SRMD1中的行数大于SRMD2中的行数。换句话说，SRMD1在Y轴方向上的长度比SRMD2长。因此，具有宽脉冲宽度的写辅助脉冲信号WPT被施加到SRMD1的写辅助电路WAST11。然后，具有窄脉冲宽度的WPT被施加到SRMD2的写辅助电路WAS12。

这里，假设图5中的开关SWm的驱动能力根据存储器模块可以具有的最小行数而确定，并且SRMD2的行数稍微大于最小行数。在SRMD1和SRMD2中，如果存储单元电源电压ARVDD仅仅通过WTE的控制而没有使用WPT（图5中的开关SWs）来被降低，则到达预定的电压电平的时间根据特定的存储单元电源线的长度（负载的量）而改变，如图6中示出的比较示例所示。这里，SRMD2将花费比SRMD1更多的时间。如上所述，当到达预定时间的时间增加时，写裕度可能被降低，如参考图24B所描述的。

因此，在SRMD1的情况下，ARVDD的下降速率通过具有宽脉冲宽度的WPT而被加速，从而显著地减少到达预定的电压电平的时间。在SRMD2的情况下，ARVDD的下降速率通过具有窄脉冲宽度的WPT而被稍微加速，从而稍微减少特定的时间。以这种方式，可以无论存储器模块的阵列配置如何都增大写裕度。注意，图5中的开关SWm的驱动能力例如根据存储器模块可以具有的最小行数而被确定，或者被设定为下限值。在前一种情况下，当存储器模块具有最小行数时，例如，它被设计为使得脉冲没有被输入到WPT。在后一种情况下，例如，即使存储器模块具有最小行数，它也被设计为使得脉冲被输入到WPT。

此外，这里，与阵列配置关联的写裕度的改变通过改变WPT的脉冲宽度来补偿。然而，还可以通过使用在其中图5中示出的开关SWm和SWs可以根据情形而改变的电路配置来补偿写裕度的改变。换句话说，例如，还可以使用在其中SWM和SWs包括并联耦接的多个开关以便根据阵列配置来选择要使用的开关的数量的方法。然而，在该情况下，必须使用大量的开关来在较宽范围内改变驱动能力，潜在地导致增大。这可能导致电路面积或者其它面积的增大。从这一观点来看，优选的是使用如图5所示的根据WPT的脉冲宽度进行调节的方法。

<写辅助电路的细节>

图7A是在图5中的写辅助电路的详细配置示例的电路图。图7B是与图7A的情况不同的另一个配置示例的电路图。图8是图7A和图7B中的写辅助电路的操作示例的波形图。首先，图7A中示出的写辅助电路WAST1a包括静态部件VSBK，该静态部件VSBK包括PMOS晶体管MP10到MP12以及NMOS晶体管MN10和MN11。还设置有包括NMOS晶体管MN12的动态部件VDBK1a。VSBK是用于在写操作中将存储单元电压电平从一定的电压电平降低到预定的电压电平的电路。VSBK的主要功能是设定预定的电压电平以及不断地供应电力。VDBK1a仅仅在电压电平的切换时工作。VSBK1a是用于控制电压电平的切换速度的电路。概念上，VSBK对应于图5中的开关SWm的部分，并且VDBK1a对应于图5中的开关SWs的部分。

在VSBK中，MP10和MP12与并联耦接在电源电压VDDM与公共的电源节点CWSRC[0]之间的源极/漏极路径耦接。此外，MP11、MN11和MN10与串联耦接在CWSRC[0]与接地电源电压VSS之间的源极/漏极路径耦接，在其中MP11被设置在CWSRC[0]一侧并且MN10被设置在VSS一侧。MP10和MN10的栅极由写辅助使能信号WTE控制。然后，固定电压TE被施加到MP11的栅极。CWSRC[0]的电压电平被反馈到MN11的栅极。MP11和MN11的公共耦接节点的电压电平被反馈到MP 12的栅极。在VDBK1a中，MN12耦接到CWSRC[0]和VSS之间的源极/漏极路径，在其中栅极由写辅助脉冲信号WPT控制。

此外，公共的节点CWSRC[0]对此情况通过四个PMOS晶体管的源极/漏极路径分别耦接到存储单元电源线ARVDD[0]到ARVDD[3]。这里，典型地示出作为四个PMOS晶体管之一的与ARVDD[0]对应的PMOS晶体管MP21。PMOS晶体管的源极/漏极路径还被耦接在存储单元电源线ARVDD[0]到ARVDD[3]中的每一个与电源电压VDDM之间。这里，PMOS晶体管MP2020被典型地示出为与ARVDD[0]对应的PMOS晶体管。

MP20的栅极由写列选择信号CWSE[0]控制。MP 21的栅极由读列选择信号CRSE[0]控制。MP20和MP21对应于图1中的列选择电路YSW的一部分。这里，在图1中示出的配置中，一个I/O被分配给写操作中的四个位线对。换句话说，对于四个位线对之一执行写操作。此外，在图7A中示出的配置中，四个存储单元电源线被分配给一个写辅助电路。

这里，例如，当数据被写到与ARVDD[0]耦接的存储单元中时，写辅助使能信号WTE和写列选择信号CWSE[0]两者从'L'电平变为'H'电平，如图8中示出的写周期（T1）所示。然后，写列选择信号CRSE[0]从'H'电平变为'L'电平。在这时候，其它写列选择信号（这里作为示例示出了与ARVDD[1]对应的CWSE[1]）保持'L'电平，同时其它读列选择信号（这里作为示例示出了与ARVDD[1]对应的CRSE[1]）保持'H'电平。以这种方式，MP 20被截止，并且ARVDD[0]通过MP21耦接到CWSRC[0]。然后，VDDM通过与ARVDD[0]的MP20对应的PMOS晶体管被施加到ARVDD[1]到ARVDD[3]。

此外，当WTE处于'L'电平时，VDDM通过MP10被施加到VSBK中的CWSRC[0]。在这时候，MN10和MP12被截止。另一方面，当WTE变为'H'电平时，MP10被截止并且MN10被导通。结果，MN11被导通。在这时候，TE被施加到MP11的栅极以便具有适当的导通电阻。因此，CWSRC[0]的电荷通过MP11、MN11和MN10被放电。然后，CWSRC[0]的电压电平被降低并且MP12被导通。这里，如果CWSRC[0]的电压电平太低，则MP12的导通状态增大而MN11的导通状态减小。因此，电压电平增大。另一方面，如果电压电平太高，则MP12的导通状态减小而MN11的导通状态增大。因此，电压电平降低。结果，当MP12、MP11、MN11和MN10在导通状态中平衡时，CWSRC[0]的电压电平收敛到由导通电阻的比限定的预定的电压电平。然后，CWSRC[0]的电压电平通过MP21变为ARVDD[0]的电压电平。

此外，在写周期（T1）中，当WTE变为'H'电平时，'H'脉冲被施加到写辅助脉冲信号WPT。因此，VDBL1a的MN12被导通，并且CWSRC[0]的电荷在WPT的'H'脉冲时间中被迅速地放电到VSS。然后，CWSRC[0]的电压电平快速地降低。因此，可以通过控制WPT的'H'脉冲时间来控制CWSRC[0]（ARVDD[0]）的电压电平的降低速度。然后，当写操作完成时，WTE和CWSE[0]变为'L'电平，并且CRSE[0]变为'H'电平。以这种方式，CWSRC[0]和ARVDD[0]两者的电压电平回到VDDM。

接下来，图7B中示出的写辅助电路WAST1b与图7A中示出的WAST1a的不同之处在于动态部件的电路配置。在图7B中，WAST1b的动态部件VDBK1b包括PMOS晶体管MP13，其源漏路径耦接在静态部件VSBK中的MP11和MN11的公共耦接节点与公共的电源节点CWSRC[0]之间。MP13的栅极由写辅助脉冲信号WPT的反信号（/WPT）控制。

CWSRC[0]的电压电平的过度的降低可以通过使用图7B中示出的VDBK1b来容易地防止，不同于使用图7A中示出的VDBK1a的情况。换句话说，当CWSRC[0]的电压电平太低时，VSBK的NM11被截止从而自动停止电压电平的降低。结果，可以简化写辅助脉冲信号WPT（/WPT）的定时设计。此外，例如，通过使用图7A和图7B中示出的反馈电路类型的静态部件VSBK，与通过简单的电阻分压方法产生预定的电压电平的情况相比可以产生更稳定的电压电平。注意，VSBK中的每个晶体管主要具有用于确定写周期（T1）中的直流电压电平的功能，使得晶体管尺寸可以较小。然而，优选地，VDBK1a和VDBK1b中的晶体管具有相对大的驱动能力以便以高速去除电荷。因此，VDBK1a和VDBK1b中的晶体管尺寸优选地大于VSBK中的每个晶体管的尺寸。

<写辅助定时产生电路的细节>

图9是图5中示出的写辅助定时产生电路的详细配置示例的电路图。图9中示出的写辅助定时产生电路TDG1包括反相器电路IV1、多个（这里，三个）延迟电路块DLYBK1到DLYBK3、与非电路ND1以及缓冲电路BF。写辅助使能信号WTE被输入到ND1的两个输入之一。WTE的通过IV1的反信号顺序地通过DLYBK1到DLYBK3被输入到ND1的两个输入中的另一个。BF缓存ND1的输出，并且输出写辅助脉冲信号WPT的反信号（/WPT）。WPT的反信号（/WPT）被输入到具有图7B中示出的电路配置的写辅助电路WAST1b（[0]、[1]、[2]等等）。

DLYBK1到DLYBK3中的每一个包括选择器电路SEL。选择器电路SEL包括两个路径。两个路径的端部被公共地耦接到延迟电路块的输入节点。两个路径的另一端是两个输入，并且输出耦接到延迟电路块的输出节点。具有预定延迟量的延迟元件DLY（例如，多级反相器电路等等）被插入两个路径之一中。DLYTBK1的输出节点耦接到DlYBK2的输入节点。DLYTBK2的输出节点耦接到DLYBK3的输入节点。这里，包括在延迟电路块DLYBK1到DLYBK3中的每一个内的SEL的选择（即，是否通过DLY）基于行数的信息XSET来执行。

如上所述，WTE的'H'脉冲被输入到ND1的两个输入之一。然后，通过'L'脉冲（其是'H'脉冲的反信号）基于XSET延迟的信号被输入到ND1的另一个输入。结果，ND1输出具有基于XSET确定作为脉冲宽度的延迟时间的'L'脉冲信号。注意，包括在DLYBK1到DLYBK3内的延迟元件DLY中的每一个优选地被加权。例如，DLYBK1:DLYBK2:DLYBK3中的每个DLY的延迟被设定为1:2:4的比等等，以便根据XSET的值在0到7的范围内调节脉冲宽度。

<写辅助电路（变型）的概述>

图10是写辅助电路周围的功能的示例的示意图，其与图5的情况部分地不同。图10中的静态存储器模块SRMDa包括写辅助电路WAST2[0]到WAST2[q]，而不是图5中示出的WAST1[0]到WAST1[q]。写辅助电路WAST2[0]到WAST2[q]中的每一个没有包括图5中的用于写辅助使能信号WTE的开关SWm的部分，而是仅仅包括用于写辅助脉冲信号WPT的开关SWs。更具体地说，例如在图7A中，WAST2[0]到WAST2[q]中的每一个没有包括静态部件VSBK而是仅仅包括动态部件VDBK1a。

一般，电流消耗在SRAM存储单元中非常小，使得静态部件未被包括在SRAM存储单元中。在该情况下，通过由动态部件（开关SWs）将存储单元电源电压降低到预定的电压电平并且通过使SWs截止以便将存储单元电源线切换到高阻抗状态，电压电平还可以被维持持续一定的时间段。因此，还可以形成具有图10中示出的配置的写辅助电路，在其中可以实现电路面积的减少等。然而，当存储单元电源线被切换到高阻抗状态时，例如，由于外部噪声的混合或者其它因素，可能出现误操作或者其它问题。从这一观点来看，优选的是使用图5中示出的配置示例。

图11是在图10中的写辅助电路被应用于特定的存储部件的每个静态存储器模块时图4中的存储部件中的效果的示例的示意图。图11中示出的存储部件MEMU包括纵向上较长的静态存储器模块SRMD1以及横向上较长的静态存储器模块SRMD2，与图6类似。SRMD1中的行数大于SRMD2中的行数。换句话说，Y轴方向上的长度在SRMD1中更长。因此，具有宽脉冲宽度的写辅助脉冲信号WPT被施加到SRMD1的写辅助电路WAST2_1。然后，具有窄脉冲宽度的WPT被施加到SRMD2的写辅助电路WAST2_2。

例如，在图10中，开关SWs的驱动能力以及WPT的脉冲宽度在SRMD1和SRMD2中是相同的。在该情况下，降低的存储单元电源电压ARVDD的电压电平可以根据存储单元电源线的长度（负载的量）而不同，如图11中示出的比较示例所示。在这里示出了，ARVDD的电压电平在SRMD1中太高并且ARVDD的电压电平在SRMD2中太低。如果ARVDD的电压电平太高，则写裕度可以被减小，如上所述。如果ARVDD的电压电平太低，例如，锁存操作对于写操作的完成不会是足够的，或者在与特定的ARVDD耦接的未被写的存储单元中锁存能力不会是足够的。因此，如图11所示，WPT的脉冲宽度根据存储单元电源线的长度（字线（或者行）的数量）而改变。以这种方式，ARVDD的电压电平可以被保持恒定，而无论阵列配置如何。结果，可以避免上面描述的情形。

如上所述，通过使用根据第一实施例的半导体装置，典型地可以增大包括在半导体装置内的静态存储器模块的操作裕度。

<其它变型>

在以上描述中，通过调节脉冲宽度来将电荷从存储单元线去除。然而，例如，可以调节图7A和图7B中的晶体管MN12和MP13的尺寸（例如，栅极宽度），而不是调节脉冲宽度。换句话说，在两个存储器模块中，晶体管MN12和MP13的晶体管尺寸在具有较大数量的字线的存储器模块中比在具有较小数量的字线的存储器模块中大。注意，多个晶体管可以被设置。在该情况下，具有较大数量的字线的晶体管的尺寸（栅极宽度）的和（或者驱动能力）大于具有较小数量的字线的晶体管的尺寸的和。因此，可以增大去除具有较大数量的字线的存储器模块的存储单元电源线的电荷的能力。

第二实施例

<写辅助定时产生电路（变型）周围的概述>

图12是在根据第二实施例的半导体装置中的与图5中的不同的写辅助定时产生电路周围的配置示例的示意图。在图12中，与图5类似，静态存储器模块典型地包括字驱动器块WLD、控制电路块CTLBK、输入/输出缓冲电路IOB、写辅助电路WAST1[0]到WAST1[q]以及多个存储单元MC。此外，在图12中，SRMDb包括与图5不同的写辅助定时产生电路TDG2。另外，行虚拟负载电路XDMY被新近添加到SRMDb。

行虚拟负载电路XDMY在Y轴方向上具有与在字驱动器块WLD的Y轴方向上的尺寸（字线（行）的数量）成比例的尺寸。Y轴方向上的尺寸越大，通过XDMY产生的延迟越大。典型地，Y轴方向上的XDMY的尺寸被设定为与WLD的Y轴方向上的尺寸相同的值。写辅助定时产生电路TDG2与图5的TDGI的不同之处在于行数信息XSET没有被输入到TDG2。然而，TDG2通过由XDMY产生的延迟获得行数，并且根据特定的延迟输出具有脉冲宽度的写辅助脉冲信号WPT。WAST1[0]到WAST1[q]中的每一个通过WPT在写操作中控制存储单元电源电压ARVDD[0]到ARVDD[n]的下降速率，与图5类似。

利用这一配置示例，可以通过使用XDMY容易地或更精确地产生根据行数的延迟。结果，可以通过使用写辅助电路来实现存储单元电源电压的下降速率的容易的或者精确的控制。也就是说，例如，当WPT的脉冲宽度如上所述地由图9中的TDG1调节时，利用预定的步长数字地控制脉冲宽度。为了在WPT的脉冲宽度中精确反映行数，必须减少每个延迟元件DLY的延迟并且设置大量的延迟电路块（DLYBK）。在该情况下，可能引起诸如电路面积增大以及电路复杂之类的问题。另一方面，如图12所示，当脉冲宽度由XDMY控制时，在XDMY的尺寸（即，行数）增大时，可以通过使用XDMY的寄生元件（寄生电容、寄生电阻）产生大的延迟。因此，可以有利于脉冲宽度的模拟控制。另外，由于不使用行数的信息XSET，因此可以去除设定XSET的负担。

<写辅助定时产生电路（变型）的细节>

图13是图12中示出的写辅助定时产生电路以及行虚拟负载电路的详细配置示例的电路图。在图13中，行虚拟负载电路XDMY包括反相器电路IV10到IV12、两个虚拟位线DBL1和DBL2以及电容C1和C2。这里，虚拟位线DBL1和DBL2在Y轴方向（位线（未示出）和存储单元电源线ARVDD的延伸方向）上平行地延伸。IV10接收写辅助使能信号WTE作为输入，并且将反信号输出到DBL1的末端。IV11从DBL1的另一个末端接收信号作为输入，并且将反信号输出到DBL2的端部。IV12从DBL2的另一侧接收信号作为输入，并且将反信号输出到写辅助定时产生电路TDG2。这里，DBL1是向外的线并且DBL2是返回的线。

DBL1和DBL2的线长度根据字驱动器块WLD的Y轴方向上的尺寸而被限定，如上所述。电容C1被耦接在DBL1和接地电源电压VSS之间。电容C2被耦接在DBL2和VSS之间。DBL21的寄生电容被包括在C1内，并且DBL2的寄生电容包括在C2内。因此，虚拟位线DBL1和DLB2越长，C1和C2的电容值越大。此外，C1和C2可以包括分离地形成的电容元件。更具体地说，例如，可以使用电路配置和布局以使得电容元件（例如，扩散层电容，MOS电容，等等）以固定长度间隔被添加到DBL1和DBL2。也在该情况下，DBL1和DLB2越长，C1和C2的电容值越大。

XDMY将从IV10输入的WTE的'H'脉冲主要延迟了与DBL1和DBL2的寄生电阻值和C1和C2的电容值对应的时间。然后，XDMY通过IV12输出'L'脉冲。在图13中示出的写辅助定时产生电路TDG2中，反相器电路IV1和包括延迟电路块DLYBK1到DLYBK3的延迟路径被从图9中示出的TDG1中去除。作为替代，特定的路径由通过XDMY的延迟路径代替。

也就是说，WTE被输入到与非电路ND1的两个输入之一。然后，通过延迟和反转WTE通过XDMY而获得的信号（其是IV12的输出信号）被输入到ND1的两个输入中的另一个。以这种方式，与TDG1的情况类似，ND1输出具有基于XDMY的延迟时间作为脉冲宽度的'L'脉冲信号。'L'脉冲信号通过缓冲电路BF被转换为写辅助脉冲信号WPT的反信号（/WPT）。写辅助电路WAST1b（[0]，[1]，[2]，等等）通过使用反信号（/WPT）控制存储单元电源电压ARVDD的下降速率。结果，可以无论阵列配置如何都增大写裕度。注意，图13中的XDMY通过使用一对来回（to and from）线（DBL1，DBL2）设定延迟时间。然而，还可能可以通过设置两个或更多个对来回线来设定延迟时间。

如上所述，通过使用根据第二实施例的半导体装置，典型地可以增大包括在半导体装置内的静态存储器模块的操作裕度。一般，在第一和第二实施例中描述的存储器模块中的行数的差相差2的幂数。例如，假设一个存储器模块的字线（行）的数量为256（2的八次方）。在该情况下，当另一个存储器模块的字线的数量小于256时，数量为例如128（2的七次方）。当字线（行）的数量大于256时，数量为例如512（2的九次方）。

第三实施例

<字驱动器电源电路块（第三实施例的主要特征）的概述>

图14是在根据本发明第三实施例的半导体装置中的包括在图4中示出的存储部件中的每个静态存储器模块内的字驱动器电源电路块的特征的示例的示意图。图14中示出的存储部件MEMU包括纵向上较长的静态存储器模块SRMD1和横向上较长的静态存储器模块SRMD2，在其中字线WL的延伸方向为横向方向（X轴方向），并且字驱动器电源线WLVDD的延伸方向为纵向方向（Y轴方向）。

SRMD1包括字驱动器块WLD1，该字驱动器块WLD1包括与存储器阵列MARY1中的字线WL的数量对应的字驱动器WD。此外，SRMD1还包括用于将字驱动器电源电压通过WLVDD供应给WLD1中的每个WD的字驱动器电源电路块VGEN1。类似地，SRMD2包括字驱动器块WLD2，该字驱动器块WLD2包括与存储器阵列MARY2中的字线WL的数量对应的字驱动器WD。此外，SRMD2还包括用于将字驱动器电源电压通过WLVDD供应给WLD2中的每个WD的字驱动器电源电路块VGEN2。

在图14中示出的配置示例中，VGEN1的尺寸（驱动能力）大于VGEN2的尺寸。更具体地说，在字驱动器电源电路块中的晶体管的栅极宽度（即，图16中的晶体管MP30到MP32以及MP 30的栅极宽度）大。如参考图3等所描述的，VGEN1和VGEN2具有用于在读操作（写操作）中降低字驱动器电源线的电压电平（字驱动器电源电压）WLVDD的功能。以这种方式，可以增大静态噪声裕度（SNM），因此增大读裕度。然而，如果字驱动器电源电路块的尺寸（驱动能力）在SRMD1和SRMD2中是相同的，则可能出现以下问题。

首先，在SRMD1中，字驱动器电源线WLVDD较长，即，负载较大。因此，如图14中示出的比较示例所示，将字驱动器电源电压WLVDD降低到预定的电压电平会花费一些时间。另外，字线WL在SRMD1中较短，即，负载较小。因此，如图14中示出的比较示例所示，WL的上升速率高，其会导致WL的电压电平的过冲。结果，如参考图25B所描述的，WL的电压电平将可能太高而没有在SRMD1中提供足够的读裕度。

另一方面，在SRMD2中，WLVDD的长度较短，即，负载较小。因此，如图14中示出的比较示例所示，WLVDD被迅速地降低到预定的电压电平，潜在地导致下冲（undershoot）。另外，WL的长度较长，即，负载在SRMD2中较大。因此，如图14中示出的比较示例所示，WL的上升速率被延迟。结果，如参考图25A所描述的，WL的上升速率将可能太慢而增加SRMD1中的访问时间。

因此，根据第三实施例，半导体装置的主要特征之一是，行（字线）的数量越大并且列（位线对）的数量越小，则字驱动器电源电路块VGEN的尺寸（驱动能力）越大。换句话说，当行数较大时，通过增大VGEN的驱动能力来增大WLVDD的上升速率以便确保读裕度。另一方面，当行数较小时，通过减少VGEN的驱动能力来防止WLVDD的过度的电压降低，以便提供字线的足够上升速率（访问时间）。此外，当列数较小时，为了确保读裕度，通过增大VGEN的驱动能力来增大WLVDD的下降速率以便防止字线电压电平过度地高。另一方面，当列数较大时，为了防止字线的上升速率（访问时间）被延迟，减少VGEN的驱动能力来将足够高的电压提供给WLVDD。

在图14中的配置示例中，SRMD1具有较大的行数和较小的列数，在其中VGEN1的驱动能力（尺寸）较大。另一方面，SRMD2具有较小的行数和较大的列数，在其中驱动能力（尺寸）较小。结果，如图14所示，字驱动器电源电压WLVDD以适当的下降速率被降低到适当的电压电平。此外，字线WL的上升速率还被控制到适当的速率。因此，可以提供足够的读裕度和足够的访问时间，而无论存储器阵列配置如何。

图15A到15C是在存储部件中的每个静态存储器模块的阵列配置与图14的情况不同时的字驱动器电源电路块的尺寸之间的关系的示意图。首先，在图15A中，存储部件MEMU包括具有相同的列数的两个静态存储器模块SRMD4、SRMD5。然而，在SRMD4和SRMD5中行数不同。SRMD4具有存储器阵列MARY4，在其中X4还表示X轴方向上的尺寸（列数），并且Y4表示Y轴方向上的尺寸（行数）。SRMD5具有存储器阵列MARY5，在其中X4表示X轴方向上的尺寸（列数），并且Y5表示Y轴方向上的尺寸（行数）。这里，Y4>Y5，使得字驱动器电源电路块VGEN4的尺寸（驱动能力）被设定为大于SRMD5的字驱动器电源电路块VGEN5的尺寸（驱动能力）。

接下来，在图15B中，MEMU包括具有相同的行数的两个静态存储器模块SRMD4、SRMD6。然而，在SRMD4和SRMD6中列数不同。SRMD4包括具有如上所述的X4和Y4的MARY4。SRMD6包括存储器阵列MARY6，在其中X6表示X轴方向上的尺寸（列数），并且Y4表示Y轴方向上的尺寸（行数）。这里，X4>X6，使得SRMD6的字驱动器电源电路块VGEN6的尺寸（驱动能力）被设定为大于SRMD4的VGEN4的尺寸（驱动能力）。接下来，在图15C中，MEMU包括分别具有不同的行数和不同的列数的两个静态存储器模块SRMD4、SRMD7。SRMD4包括具有如上所述的X4和Y4的MARY4。SRMD7包括存储器阵列MARY7，在其中X7表示X轴方向上的尺寸（列数），并且Y7表示Y轴方向上的尺寸（行数）。这里，Y4>Y7但是X4>X7。因此，SRMD7的字驱动器电源电路块VGEN7的尺寸（驱动能力）和SRMD4的VGEN4的尺寸（驱动能力）可以是相同的。

在上述描述中，尺寸在两个静态存储器模块之间是相同的。更具体地说，行数在两个静态存储器模块之间是相同的或者列数在两个静态存储器模块之间是相同的。然而，允许较小的差别，并且尺寸在两个静态存储器模块中基本相同是可能的。一般，行数和列数是2的幂。例如，如果第一静态存储器模块的行数是512（2的九次方），则在第二静态存储器模块中可以存在与512的例如大约10的差。在这时候，差可以包括冗余线（redundant line）。另一方面，如果数量是256（2的八次方）和1024（2的十次方），即，如果数量在第一和第二静态存储器模块中相差2的幂数，则它们不被认为在相同的范围中。

<字驱动器电源电路块周围的细节>

图16是图14中示出的每个静态存储器模块中的字驱动器电源块、字驱动器块和存储器阵列的详细配置示例的电路图。图17是图16中的字驱动器电源电路块的操作示例的波形图。在图16中，字驱动器电源电路块VGENa包括PMOS晶体管MP30到MP32以及NMOS晶体管MN30。MP30与电源电压VDDM与字驱动器电源线（字驱动器电源电压）WLVDD之间的源极/漏极路径耦接。MP31和MP32与在WLVDD和MN30的漏极之间的源极/漏极路径并联耦接。MN30的源极与接地电源电压VSS耦接。MP30到MP32的栅极由使能信号EN1到EN3分别控制。MN30的栅极由使能信号VDDEN控制。

字驱动器块WLDa包括（m+1）个字驱动器WD[0]到WD[m]。WD[0]到WD[m]中的每一个是包括PMOS晶体管MP40和NMOS晶体管MN40的CMOS反相器电路。CMOS反相器电路的电源电压通过字驱动器电源线WLVDD从VGENa被公共地供应。存储器阵列MARY包括（m+1）个字线WL[0]到WL[m]、（n+1）个位线对（BL[0]，ZBL[0]）到（BL[n]，ZBL[n]）、以及位于字线和位线对的交点处的多个（这里，（m+1）×（n+1））存储单元MC。WL[0]到WL[m]由WLDa的WD[0]到WD[m]分别驱动。

VGENa在读操作（写操作）中执行图17中示出的操作。首先，当图1和图3中示出的解码开始信号TDEC处于'L'电平时，EN1和EN2处于'L'电平并且VDDEN处于'L'电平。因此，在VGENa中，MP30和MP31被导通并且MN30被截止。因此，字驱动器电源电压WLVDD变为VDDM。然后，当TDEC在读操作（写操作）中变为'H'电平时，VDDEN也变为'H'电平。结果，WLVDD的电压电平从VDDM降低到由MP30、MP31和MN30的导通电阻比限定的电压电平。

在这时候，EN3被预先设定为'H'电平或者'L'电平。如果EN3被设定为'L'电平，则MP32导通。在MP31和MP32的并联电路中的导通电阻被减小。因此，与其中EN3被设定为'H'电平的情况相比，WLVDD的电压电平的降低被增大。例如，EN3的设定根据在读操作中使用的电源电压VDDM（与VGENa的电源电压和存储单元MC的电源电压对应）的量被执行。

例如，当静态存储器模块包括正常操作模式和高速操作模式时，VDDM的电压电平被设定为在高速操作模式中比在正常操作模式中高。在该情况下，与正常操作模式的情况相比，由于MC的每个晶体管的阈值电压波动，静态噪声裕度（SNM）（读裕度）可能被减小。因此，与正常操作模式相比，在高速操作模式中WLVDD的电压电平的降低的幅度被增大。以这种方式，可以补偿读裕度的减小。不用说与EN3关联的功能、MP32可以被省略。

与VGENa的操作并行地，如图17所示，作为TDEC转变到'H'电平的结果，WLDa中的要选择的字驱动器WD[s]（s为0到m的整数）激活对应的字线WL[s]。在这时候，WL[s]的电压电平由上面描述的WLVDD的电压电平限定。然后，当TDEC变为'L'电平时，WL[s]通过WD[s]被激活。此外，VDDEN回到'L'电平。然后，WLVDD的电压电平也回到VDDM。

这里，在图16中示出的配置示例中，行（字线）的数量（m+1）越大或者列（位线对）的数量（n+1）越小，则VGENa中的MOS晶体管（MP30到MP32，MN30）中的每一个的晶体管尺寸越大。以这种方式，可以提供足够的读裕度和足够的访问时间，而无论存储器阵列配置如何，如参考图14所描述的。

如上所述，通过使用根据第三实施例的半导体装置，典型地可以增大包括在半导体装置内的静态存储器模块的操作裕度。另外，可以加速静态存储器模块。

第四实施例

<字驱动器电源电路块（变型[1]）周围的细节>

图18是在根据本发明第四实施例的半导体装置中的图14中示出的每个静态存储器模块中的字驱动器电源电路块、字驱动器块和存储器阵列的详细配置示例的电路图。图18中的配置示例与图16中的配置示例的不同之处在于字驱动器电源电路块的内部配置。其它配置与图16中示出的那些相同，因此将省略它们的详细描述。在图18中，字驱动器电源电路块VGENb包括（p+1）个字驱动器电源电路VG[0]到VG[p]。

VG[0]到VG[p]中的每一个包括PMOS晶体管MP30到MP32以及NMOS晶体管MN30，类似于图16中示出的VGENa的情况。包括在VG[0]到VG[p]中的每一个内的MP30到MP32的栅极由使能信号EN1到EN3分别公共地控制。此外，包括在VG[0]到VG[p]内的MN 30的栅极由使能信号VDDEN分别公共地控制。然后，包括在VG[0]到VG[p]内的MP30的漏极（MP31、MP32的源极）被公共地耦接为从特定的公共耦接节点输出字驱动器电源电压WLVDD。

这里，在图18中示出的配置示例中，已发现行（字线）的数量越大以及列（位线对）的数量越小，则字驱动器电源电路的数量（VG[0]到VG[p]中的“p”的值）越大。也就是说，在图16中示出的配置示例中，WLVDD的驱动能力由每个MOS晶体管本身的尺寸调节，假设包括在VG[0]到VG[p]内的MOS晶体管具有相同的尺寸。然而，在图18中示出的配置示例中，驱动能力由字驱动器电源电路的数量调节。从电路设计的观点来看，在图16中示出的配置示例中，MOS晶体管被并联地耦接以便通过并联耦接的晶体管的数量调节驱动能力。以这种方式，可以提供足够的读裕度和足够的访问时间，而无论存储器阵列配置如何，如参考图14所描述的。

图18中示出的方法比图16中示出的方法更适合于编译的SRAM。例如，当使用图16的方法时，可能必须准备具有不同的晶体管尺寸的多个布局单元。然而，图18的方法仅仅要求一个布局单元。此外在图18中示出的配置示例中，例如，MP31和MP32可以具有与包括在存储单元MC内的负载晶体管（图2中的MP1、MP2）相同的阈值电压特性。在该情况下，MC中的MP1和MP2的阈值电压的波动也被反映在每个字驱动器电源电路中的MP31和MP32中。因此，可以根据MP1和MP2的阈值电压的波动来校正WLVDD的电压电平。

如上所述，通过使用根据第四实施例的半导体装置，类似于第三实施例，典型地可以增大包括在半导体装置内的静态存储器模块的操作裕度。另外，可以加速静态存储器模块。

第五实施例

<字驱动器电源电路块（变型[2]）周围的细节>

图19是在根据本发明第五实施例的半导体装置中的图14中示出的每个静态存储器模块中的字驱动器电源电路块、字驱动器块和存储器阵列的详细配置示例的电路图。图19中的配置示例与图18中的配置示例的不同之处主要在于字驱动器电源电路块中的每个字驱动器电源电路的输出目的地。这里，描述将聚焦于这一差别上。图19中的字驱动器电源电路块VGENb'包括由使能信号EN1到EN3和VDDEN公共地控制的（p+1）个字驱动器电源电路VG[0]到VG[p]，类似于图18中示出的VGENb的情况。

此外，图19中的字驱动器块WLDa'包括在位线对的延伸方向上依次布置的（m+1）个字驱动器WD（[0]，…，[d]，[d+1]，…，[2d+1]，...，...，[m-d]，…，[m]）。电力通过在位线对的延伸方向上延伸的一个字驱动器电源线WLVDD被供应给（m+1）个WD。这里，对于每（d+1）个WD在WLVDD之上存在耦接节点。字驱动器电源电路VG[0]到VG[p]分别执行到不同的耦接节点的输出。换句话说，VG[0]执行到邻近于WD[0]的耦接节点的输出，VG[1]执行到邻近于WD[d+1]的耦接节点的输出，等等。然后，VG[p]执行到邻近于WD[m-d]的耦接节点的输出。

如上所述，字驱动器供应电路VG[0]到VG[p]将电力供应给在字驱动器电源线WLVDD中以固定距离分离的节点。因此，与仅仅从WLVDD的一个端子供应电力的情况相比，例如可以减少所谓的在WLVDD上的远近之间的差别。也就是说，例如，当通过使用字驱动器电源电路在读操作中降低WLVDD的电压电平时，电压电平的到达时间在位于字驱动器电源电路附近的字驱动器和位于远离字驱动器电源电路的字驱动器之间可能不同。在该情况下，在存储器阵列MARY中的每个存储单元MC中的读裕度等方面可能出现差别。这一差别可以通过如上所述地将电力供应给分离的节点来减少。

注意，VG[0]到VG[p]中的晶体管尺寸Wp[0]（Wn[0]）到Wp[p]（Wn[p]）可以相同或者可以稍有不同。换句话说，即使VG[0]到VG[p]的输出目的地被分布，由于在每个字驱动器电源电路的晶体管尺寸和每个字驱动器的晶体管尺寸之间的负载平衡或者其它因素，在WLVDD上也可能出现与上面描述的在远近之间的差别类似的差别。这种差别可以通过在VG[0]到VG[p]中的每个晶体管尺寸的适当的调节来被进一步减少。

如上所述，通过使用根据第五实施例的半导体装置，典型地可以增大包括在半导体装置内的静态存储器模块的操作裕度。另外，可以加速静态存储器模块。

第六实施例

<字驱动器电源电路块（变型[3]）周围的细节>

图20是在根据本发明第六实施例的半导体装置中的图14中示出的每个静态存储器模块中的字驱动器电源电路块、字驱动器块和存储器阵列的详细配置示例的电路图。图20中的配置示例与图19中的配置示例不同之处在于，字驱动器电源线WLVDD被分割成（p+1）个字驱动器电源线WLVDD[0]到WLVDD[p]。其它配置与图19中示出的那些相同，因此将省略它们的详细描述。

WLVDD[0]被耦接到字驱动器电源电路块VGENb′中的字驱动器电源电路VG[0]的输出。类似地，WLVDD[1]被耦接到VGENb'中的VG[1]的输出，等等。然后，WLVDD[p]被耦接到VGENb′中的VG [p]的输出。字驱动器块WLDb包括（m+1）个字驱动器WD（[0]，…，[d]，[d+1]，…，[2d+1]，…,…，[m-d]，…，[m]），类似于图19。然而，不同于图19的情况，电力通过不同的字驱动器电源线分别供应给（d+1）个字驱动器中的每一个。换句话说，电力通过WLVDD[0]被供应给WD[0]到WD[d]。类似地，电力通过WLVDD[1]被供应给WD[d+1]到WD[2d+1]，等等。然后，电力通过WLVDD[p]被供应给WD[m-d]到WD[m]。具有这一配置示例，也可以获得与图19的情况相同的效果。然而，特性可以针对VG[0]到VG[p]中的每一个变化。从这一观点来看，优选的是使用图19中示出的配置示例以便使特性变化平均。

如上所述，类似于第三实施例，通过使用根据第六实施例的半导体装置，典型地可以增大静态存储器模块的操作裕度。另外，可以加速静态存储器模块。

第七实施例

<字驱动器电源电路的布局示例>

图21A和图21B是各示出在根据本发明第七实施例的半导体装置中的静态存储器模块中的每个字驱动器电路的示意性布局示例的顶视图。图21A和图21B示出了静态存储器模块SRMD中的存储器阵列MARY、字驱动器块WLD和字驱动器电源电路VG的布局示例。在图21A中，行数较大，使得存储器阵列MARY在Y轴方向（位线（未示出）的延伸方向）上被分割成多个存储器阵列（这里，三个存储器阵列MARY[0]到MARY[2]）。

这里，在Y轴方向上在每个存储器阵列的两侧设置有抽头（tap）区域TAP[0]到TAP[3]。这里，MARY[0]被设置在TAP[0]和TAP[1]之间，MARY[1]被设置在TAP[1]和TAP[2]之间，并且MARY[2]被设置在TAP[2]和TAP[3]之间。注意，抽头区域是用于将电力供应给包括在每个存储器阵列内的p型和n型阱的区域。例如，一个具有较大行数的存储器阵列被设置在其中抽头区域被形成在Y轴方向上在存储器阵列的两侧以便供应电力。在该情况下，在Y轴方向上的存储器阵列的中心附近电源可能不是足够的。因此，有用的是，分割和设置存储器阵列以具有形成在分割成的存储器阵列中的每一个之间的抽头区域，如图21A所示。

此外，在X轴方向（字线（未示出）的延伸方向）上，字驱动器块WLD[0]被紧挨着MARY[0]放置。类似地，字驱动器块WLD[1]被紧挨着MARY[1]放置，并且字驱动器块WLD[2]被紧挨着MARY[2]放置。在Y轴方向上，MARY[0]到MARY[2]中的每一个的尺寸以及WLD[0]到WLD[2]中的每一个的尺寸是相同的。此外，在X轴方向上，MARY[0]到MARY[2]中的每一个的尺寸以及TAP[0]和TAP[3]中的每一个的尺寸是相同的。因此，可以在Y轴方向上的两个字驱动器块之间并且邻近于X轴方向上的抽头区域的区域中设置自由空间（free space）。字驱动器电源电路VG[0]到VG[3]通过使用该自由空间被分布。VG[0]到VG[3]在X轴方向上分别邻近于TAP[0]到TAP[3]放置。

另一方面，在图21B中行数较小。因此，一个存储器阵列MARY[0]被设置在Y轴方向（位线（未示出）的延伸方向）上。类似于图21A，抽头区域TAP[0]和TAP[1]被形成在Y轴方向上在MARY[0]的两侧。此外，字驱动器块WLD[0]在X轴方向上紧挨着MARY[0]放置。然后，字驱动器电源电路VG[0]和VG [1]分别紧挨着TAP[0]和TAP[1]放置。

该布局示例对于随着行数增大字驱动器电源电路的数量增大的方法（即，对于上面参考图19和图20描述的配置示例）是有效的。更具体地说，首先，因为可以使用自由空间，从布局区域的观点来看，它是有效的。另外，如从图21A看到的，设计工具可以例如通过根据行数有规则地布置WLD[0]、MARY[0]、VG[0]和TAP[0]的区域作为部件来自动产生编译的SRAM的布局。因此，可以更有效的进行处理。注意，列数的影响应该被反映在字驱动器电源电路中，如上所述。列数的反映可以通过图21A中示出的VG[0]到VG[3]中的每一个中的晶体管尺寸的适当的调节（即通过图16的方法或者其它方法）来实现。

图22是图21A中示出的静态存储器模块的区域的一部分的示意性布局示例的顶视图。例如，图22示出了图21A中的VG[1]和TAP[1]周围的详细布局示例。在图22中，n型阱NW1到NW3以及p型阱PW1到PW3在X轴方向上按NW1、PW1、NW2、PW2、NW3和PW3的顺序交替地布置。注意，实际上根据列数n型阱和p型阱也紧挨着PW3放置，但是这里省略了。字驱动器块WLD被形成在NW1和PW1中。然后，存储器阵列MARY被形成在PW1、NW2、PW2、NW3、PW3等中。

在WLD中，在X轴方向上平行地延伸的多个栅极层GT通过栅极绝缘膜被设置在NW1和PW1的顶部（z轴方向）之上。在NW1中，p型半导体层（扩散层）DFP被形成在栅极层GT的两侧（Y轴方向）以便实现多个PMOS晶体管。在PW1中，n型半导体层（扩散层）DFN被形成在栅极层GT的两侧以便实现多个NMOS晶体管。此外，在X轴方向上延伸的n⁺型半导体层（扩散层）N+被形成在NW1中。然后，在X轴方向上延伸的p⁺型半导体层（扩散层）P+被形成在PW1中。N+用作NW1的电源层，并且P+用作PW1的电源层。n⁺型具有比n型更高的杂质浓度。p⁺型具有比p型更高的杂质浓度。

此外，NW1和PW1包括上面描述的字驱动器电源电路的形成区域VG_AREA。例如，假设图22中的VG_AREA对应于图21A中的VG[1]。在该情况下，图21A中的WLD[0]被形成在图22中的Y轴方向上的VG_AREA的两侧之一。然后，图21A中的WLD[1]被形成在VG_AREA的另一侧。虽然在图22中省略了VG_AREA的布局示例，但是以与字驱动器WLD相似的方式实现PMOS和NMOS晶体管。因此，形成预定的电路。

这里，在MARY中，一个存储MC通过两个p型阱（例如，PW1和PW2）以及置于这两个p型阱之间的一个n型阱（例如，NW2）来形成。在MC中，在X轴方向上平行地延伸的两个栅极层GT被形成在PW1之上。此外，在X轴方向上平行地延伸的两个栅极层GT被形成在PW2之上。然后，PW1之上的两个栅极层GT之一以及PW2之上的两个栅极层GT之一在NW2之上在X轴方向上连续地延伸。以这种方式，两个栅极层GT被形成在NW2之上。实际上，每个GT通过栅极绝缘膜被形成。

n型半导体层（扩散层）DFN被形成在PW1中的两个栅极层GT的两侧。因此，PW1的访问晶体管（MN3）和驱动晶体管（MN1）被实现在NW2的一侧，使得源极/漏极的一端被DFN共用。此外，n型半导体层DFN被形成在PW2中的两个栅极层GT的两侧。因此，PW2的访问晶体管（MN4）和驱动晶体管（MN2）被实现在NW2的另一侧，使得源极/漏极的一端被DFN共用。此外，p型半导体层（扩散层）DFP被形成在NW2中的两个栅极层的两侧。因此，与MN1共用GT的负载晶体管（MP1）以及与MN2共用GT的负载晶体管（MP2）被实现在NW2中。类似地，在MARY中，MC通过使用PW2、PW3以及在X轴方向上置于PW2和PW3之间的NW3并且通过在Y轴方向上顺序地形成栅极层GT以及半导体层（扩散层）DFN、DFP来形成。以这种方式，MC被顺序地形成。

此外，MARY被设置有上面描述的抽头区域TAP。例如，如果图22的TAP对应于图21A的TAP[1]，则图21A的MARY[0]被形成在图22中示出的Y轴方向上的TAP的两侧之一。然后，图21A的MARY[1]被形成在另一侧。在图22中，TAP包括被顺序地形成在PW1、PW2、PW3等中的p⁺型半导体层（扩散层）P+以及被顺序地形成在NW2、NW3等中的n⁺型半导体层（扩散层）N+。因此，通过对应的N+和P+将电力供应给每个阱。

如上所述，通过使用根据第七实施例的半导体装置，典型地可以增大包括在半导体装置内的静态存储器模块的操作裕度。另外，可以加速静态存储器模块。这些优点可以通过上面描述的布局设计来有效地实现。

第八实施例

<存储部件的概述>

图23是根据本发明第八实施例的包括在半导体器件内的存储部件的配置示例的示意图。图23中示出的存储部件具有图6和其它图中示出的写辅助电路的特征以及图14和其它图中示出的字驱动器电源电路的特征。图23中的存储部件包括纵向上较长的静态存储器模块SRMD1以及横向上较长的存储器模块SRMD2，与图6和图14类似。

SRMD1包括写辅助电路WAST1_1，并且SRMD2包括写辅助电路WAST1_2，如参考图6和其它图所描述的。行数在SRMD1中比在SRMD2中更大。换句话说，存储单元电源线ARVDD在SRMD1中比在SRMD2中更长。因此，具有比用于WAST1_2的脉冲宽度更宽的脉冲宽度的写辅助脉冲信号WPT被施加到WAST1_1。WAST1_1和WAST1_2两者通过在写操作中使用WPT控制ARVDD的电压电平的降低速度。因此，可以无论阵列配置如何都增大写裕度。

此外，SRNMD1包括字驱动器电源电路块VGEN1，并且SRMD2包括字驱动器电源电路块VGEN2，如参考图14和其它图所描述的。与SRMD2相比，SRMD1具有更大的行数（即，字驱动器电源线WLVDD长）并且具有更小的列数（即，字线WL短）。因此，VGEN1具有比VGEN2大的尺寸（驱动能力）。VGEN1和VGEN2在读操作（写操作）中降低WLVDD的电压电平。在这时候，用于降低WLVDD的电压电平的驱动能力根据阵列配置被优化。因此，可以增大读裕度并且减少访问时间，而无论阵列配置如何。

例如，如7A和7B所示的包括静态部件（VSBK）和动态部件（VDBK）的电路配置示例被应用于写辅助电路WAST1_1和WAST1_2。另一方面，如图16所示的仅仅包括静态部件的一种电路配置示例被应用于字驱动器电源电路块VGEN1和VGEN2。静态部件将输出电压从一定的电压电平切换到预定的更低电压电平。静态部件的主要功能是不断地供应预定的电压电平。动态部件仅仅在电压电平的切换时工作。然后，动态部件具有用于控制电压电平的切换速度的功能。

这里，概念上写辅助电路和字驱动器电源电路块执行基本相同的操作。也就是说，写辅助电路和字驱动器电源电路块两者降低电压电平以便控制电压电平的降低速度。为此，动态部件可以以与写辅助电路相似的方式被应用于字驱动器电源电路块。可替代地，写辅助电路可以以与字驱动器电源电路块相似的方式仅仅包括静态部件。然而，在写辅助电路和字驱动器电源电路块之间在这种配置的应用方面存在本质区别。

首先，优选地字驱动器电源电路块在读操作（写操作）中连续地供应电力。然而，写辅助电路不一定在写操作中供应电力，如参考图7A和图7B所描述的。此外，写辅助电路可以具有电力供应能力（上拉（pull-up）能力），其足够低以供应为维持信息所需的低功率到CMOS锁存类型的存储单元。然而，将电力供应给字驱动器以便驱动MOS晶体管的栅极层的字驱动器电源电路块应该具有相对高的上拉能力，因为访问时间将取决于上拉能力。

结果，字驱动器电源电路块应该具有静态部件，其具有足够高的上拉能力。因此，与写辅助电路不同，字驱动器电源电路块不宜固定静态部件的上拉能力（和电力可移去的能力（下拉（pull-down）能力））以及通过动态部件加强下拉能力。换句话说，如果静态部件的上拉能力被固定，则必须固定它到更高侧。例如，当图16中示出的电路配置被使用时，下拉能力相应地增大，使得动态部件可以不是必需的。

假设静态部件具有足够的上拉能力以及相对低的下拉能力，还可以根据电路类型，通过动态部件加强下拉能力。然而，动态部件要求晶体管具有比静态部件的原始大晶体管更大的尺寸。因此，面积效率的降低等可以出现。为此，优选的是字驱动器电源电路块仅仅包括静态部件以用于调节整个驱动能力（上拉和下拉能力）以便相应地控制电压电平的下降速率。

另一方面，由于在写辅助电路中上拉能力不被如此要求，可以使用具有固定的能力的静态部件，而无论阵列配置如何，如上所述。因此，可以使用像字驱动器电源电路块一样调节静态部件的上拉能力（和下拉能力）的方法。然而，该方法在面积和布局设计方面可能不是有效的。以这种方式，可以在写辅助电路中设置具有固定的上拉能力（和下拉能力）的静态部件。然而，要求的下拉能力可以根据阵列配置而变化，如上所述。因此，优选的是使用除了静态部件之外还在写辅助电路中根据阵列配置设置用于加强下拉能力的动态部件的方法。

如上所述，通过使用根据第八实施例的半导体装置，典型地可以增大包括在半导体装置内的静态存储器模块的操作裕度（写裕度，读裕度）。另外，可以加速静态存储器模块。

虽然已经参考优选实施例详细描述了由本发明人进行的发明，但是应当明白，本发明不限于在上文中描述的实施例，可以在不脱离本发明精神和范围的情况下对其进行各种变型和改变。

例如，在这里描述的SRAM被嵌入半导体装置（诸如SOC和微型计算机）中。然而，本发明不一定限于这种嵌入的SRAM。本发明也可以被应用于通用独立的SRAM产品（半导体存储装置）。这里，SRAM被示出为单端口SRAM，但是不用说双端口SRAM或者其它SRAM类型也可以被使用。特别地，使用在其中操作裕度可以被降低的先进处理的根据本发明实施例的半导体装置对于编译的SRAM应用是有用的。然而，不用说本发明不限于此，并且也可以被应用于由于使用各种处理而包括多个SRAM存储器阵列的半导体装置。

Claims (20)

1.一种半导体装置，包括第一存储器模块和第二存储器模块，

其中第一存储器模块包括：

在第一方向上平行地延伸的多个第一字线；

在与第一方向交叉的第二方向上平行地延伸的多个第一位线；以及

位于第一字线和第一位线的交点处的多个第一SRAM存储单元，

其中第二存储器模块包括：

在第三方向上平行地延伸的多个第二字线；

在与第三方向交叉的第四方向上平行地延伸的多个第二位线；以及

位于第二字线和第二位线的交点处的多个第二SRAM存储单元，

其中第一存储器模块还包括：

在第二方向上平行地延伸以便将电力供应给第一SRAM存储单元的多个第一存储单元电源线；以及

第一写辅助电路，用于在写操作中将与要写的第一SRAM存储单元对应的第一存储单元电源线的电荷放电持续第一时段，

其中第二存储器模块还包括：

在第四方向上平行地延伸以便将电力供应给第二SRAM存储单元的多个第二存储单元电源线；以及

第二写辅助电路，用于在写操作中将与要写的第二SRAM存储单元对应的第二存储单元电源线的电荷放电持续第二时段，

其中第一字线的数量大于第二字线的数量，以及

其中第一时段长于第二时段。

2.根据权利要求1所述的半导体装置，

其中第一写辅助电路包括：

第一电压产生电路，用于在将特定的电压的电压电平从第一电压电平切换到比第一电压电平低的第二电压电平的同时，在写操作中将所述电压输出给要写的第一存储单元电源线；以及

第一放电电路，与通过第一电压产生电路从第一电压电平到第二电压电平的转变并行地进行操作，以便通过将第一存储单元电源线的电荷放电持续第一时段来控制从第一电压电平到第二电压电平的转变速度，以及

其中第二写辅助电路包括：

第二电压产生电路，用于在将特定的电压的电压电平从第一电压电平切换到第二电压电平的同时，在写操作中将所述电压输出给要写的第二存储单元电源线；以及

第二放电电路，与通过第二电压产生电路从第一电压电平到第二电压电平的转变并行地进行操作，以便通过将第二存储单元电源线的电荷放电持续第二时段来控制从第一电压电平到第二电压电平的转变速度。

3.根据权利要求2所述的半导体装置，

其中第一电压产生电路包括：

第一导电类型的第一和第二MIS晶体管，其源极/漏极路径并联耦接在第一电压电平与第一存储单元电源线之间；以及

第一导电类型的第三MIS晶体管、第二导电类型的第四MIS晶体管以及第二导电类型的第五MIS晶体管，其源极/漏极路径从第一存储单元电源线那侧起依次串联耦接在第一存储单元电源线与比第二电压电平低的第三电压电平之间，

其中第一和第五MIS晶体管的栅极被公共地耦接，

其中预定的固定电压被输入到第三MIS晶体管的栅极，

其中第二MIS晶体管的栅极耦接到第三MIS晶体管和第四MIS晶体管的公共耦接节点，

其中第四晶体管的栅极与第一存储单元电源线耦接，

其中第二电压产生电路包括：

第一导电类型的第六和第七MIS晶体管，其源极/漏极路径并行耦接在第一电压电平与第二存储单元电源线之间；以及

第一导电类型的第八MIS晶体管、第二导电类型的第九MIS晶体管以及第二导电类型的第十MIS晶体管，其源极/漏极路径从第二存储单元电源线那侧起依次串联耦接在第二存储单元电源线与第三电压电平之间，

其中第六和第十MIS晶体管的栅极被公共地耦接，

其中预定的固定电压被输入到第八MIS晶体管的栅极，

其中第七MIS晶体管的栅极耦接到第八MIS晶体管和第九MIS晶体管的公共耦接节点，以及

其中第九MIS晶体管的栅极与第二存储单元电源线耦接。

4.根据权利要求3所述的半导体装置，

其中第一放电电路包括第二导电类型的第十一MIS晶体管，所述第十一MIS晶体管的源极/漏极路径耦接在第一存储单元电源线与第三MIS晶体管和第四MIS晶体管的公共耦接节点之间，第一放电电路在第一时段中被开启，以及

其中第二放电电路包括第二导电类型的第十二MIS晶体管，所述第十二MIS晶体管的源极/漏极路径耦接在第二存储单元电源线与第八MIS晶体管和第九MIS晶体管的公共耦接节点之间，第二放电电路在第二时段中被开启。

5.根据权利要求1所述的半导体装置，

其中第一存储器模块还包括用于产生具有第一时段的脉冲宽度的第一脉冲信号的第一定时产生电路，

其中第二存储器模块还包括用于产生具有第二时段的脉冲宽度的第二脉冲信号的第二定时产生电路，

其中第一定时产生电路包括用于确定第一脉冲信号的脉冲宽度的第一可变延迟电路，

其中第二定时产生电路包括用于确定第二脉冲信号的脉冲宽度的第二可变延迟电路，

其中第一可变延迟电路的延迟是通过具有与第一字线的数量对应的数字值的第一设定值预先确定的，以及

其中第二可变延迟电路的延迟是通过具有与第二字线的数量对应的数字值的第二设定值预先确定的。

6.根据权利要求1所述的半导体装置，

其中第一存储器模块还包括用于产生具有第一时段的脉冲宽度的第三脉冲信号的第三定时产生电路，

其中第二存储器模块还包括用于产生具有第二时段的脉冲宽度的第四脉冲信号的第四定时产生电路，

其中第三定时产生电路包括用于确定第三脉冲信号的脉冲宽度的第一延迟电路，

其中第四定时产生电路包括用于确定第四脉冲信号的脉冲宽度的第二延迟电路，

其中第一延迟电路包括：

在第二方向上延伸的第一虚拟位线；以及

第二虚拟位线，与第一虚拟位线平行以便与第一虚拟位线一起形成来回线，

其中第二延迟电路包括：

在第二方向上延伸的第三虚拟位线；以及

第四虚拟位线，与第三虚拟位线平行以便与第三虚拟位线一起形成来回线，

其中第一和第二虚拟位线具有与每个第一位线的长度成比例的长度，

其中第三和第四虚拟位线具有与每个第二位线的长度成比例的长度，

其中第一延迟电路的延迟是通过第一和第二虚拟位线的寄生元件而确定的，以及

其中第二延迟电路的延迟是通过第三和第四虚拟位线的寄生元件而确定的。

7.根据权利要求1所述的半导体装置，

其中所述半导体装置还包括用于通过使用第一和/或第二存储器模块执行预定的算术运算的处理器部件，以及

其中第一和第二存储器模块以及处理器部件被安装在一个半导体芯片之上。

8.根据权利要求7所述的半导体装置，

其中第一和第二存储器模块中的每一个还是编译的SRAM。

9.根据权利要求1所述的半导体装置，

其中第一存储器模块还包括：

用于驱动第一字线的多个第一字驱动器；

在第二方向上延伸以便将电力供应给第一字驱动器的第一字驱动器电源线；以及

第一电源电路块，用于在读操作中通过第一驱动能力降低第一字驱动器电源线的电压电平，

其中第二存储器模块还包括：

用于驱动第二字线的多个第二字驱动器；

在第四方向上延伸以便将电力供应给第二字驱动器的第二字驱动器电源线；以及

第二电源电路块，用于在读操作中通过第二驱动能力降低第二字驱动器电源线的电压电平，

其中第一位线的数量与第二位线的数量基本相同，以及

其中第一驱动能力大于第二驱动能力。

10.根据权利要求9所述的半导体装置，

其中第一驱动能力由形成第一电源电路的每个晶体管的尺寸限定，并且

其中第二驱动能力由形成第二电源电路的每个晶体管的尺寸限定。

11.一种半导体装置，包括第一存储器模块和第二存储器模块，其中第一存储器模块包括：

在第一方向上延伸的第一数量的第一字线；

在与第一方向交叉的第二方向上延伸的多个第一位线；

与第一数量的第一字线耦接和与第一位线耦接的多个第一SRAM存储单元；

在第二方向上延伸以便将电力供应给第一SRAM存储单元的多个第一存储单元电源线；以及

第一晶体管，用于在写操作中降低与要写的第一SRAM存储单元对应的第一存储单元电源线的电位，

其中第二存储器模块包括：

在第三方向上延伸的第二数量的第二字线，第二数量小于第一数量；

在与第三方向交叉的第四方向上延伸的多个第二位线；

与第二数量的第二字线耦接和与第二位线耦接的多个第二SRAM存储单元；

在第四方向上延伸以便将电力供应给第二SRAM存储单元的多个第二存储单元电源线；以及

第二晶体管，用于在写操作中降低与要写的第二SRAM存储单元对应的第二存储单元电源线的电位，第二晶体管的尺寸比第一晶体管的尺寸小。

12.根据权利要求11所述的半导体装置，

其中第一数量和第二数量相差2的幂数。

13.一种半导体装置，包括第一存储器模块和第二存储器模块，其中第一存储器模块包括：

在第一方向上平行地延伸的多个第一字线；

在与第一方向交叉的第二方向上平行地延伸的多个第一位线；以及

位于第一字线与第一位线的交点处的多个第一SRAM存储单元，

其中第二存储器模块包括：

在第三方向上平行地延伸的多个第二字线；

在与第三方向交叉的第四方向上平行地延伸的多个第二位线；以及

位于第二字线和第二位线的交点处的多个第二SRAM存储单元，

其中第一存储器模块还包括：

用于驱动第一字线的多个第一字驱动器；

在第二方向上延伸以便将电力供应给第一字驱动器的第一字驱动器电源线；以及

第一电源电路块，用于在读操作中通过第一驱动能力降低第一字驱动器电源线的电压电平，

其中第二存储器模块还包括：

用于驱动第二字线的多个第二字驱动器；

在第四方向上延伸以便将电力供应给第二字驱动器的第二字驱动器电源线；以及

第二电源电路块，用于在读操作中通过第二驱动能力降低第二字驱动器电源线的电压电平，

其中第一字线的数量与第二字线的数量基本相同，

其中第一位线的数量大于第二位线的数量，以及

其中第一驱动能力比第二驱动能力小。

14.根据权利要求13所述的半导体装置，

其中第一电源电路块包括用于公共地驱动第一字驱动器电源线的N个第一电源电路，N为大于或等于2的整数，

其中第二电源电路块包括用于公共地驱动第二字驱动器电源线的M个第二电源电路，M为大于或等于2的整数，

其中第一驱动能力由数量N限定，

其中第二驱动能力由数量M限定，

其中N个第一电源电路被耦接在第一字驱动器电源线之上的不同的位置处，以及

其中M个第二电源电路被耦接在第二字驱动器电源线之上的不同的位置处。

15.根据权利要求14所述的半导体装置，

其中第一存储器模块包括：

在第二方向上依次布置的多个存储器阵列区域，包括所述多个第一字线中的预定数量的第一字线、第一位线以及位于所述预定数量的第一字线与第一位线的交点处的第一SRAM存储单元；

一个或更多个抽头区域，在第二方向上位于每个存储器阵列区域之间，用于将预定的衬底电位供应给在第二方向上相邻的存储器阵列区域中的第一SRAM存储单元；

多个字驱动器布局区域，在第一方向上邻近于每个存储器阵列区域地放置，包括所述多个第一字驱动器中的预定数量的第一字驱动器；以及

一个或更多个第一布局区域，在第二方向上位于每个字驱动器布局区域之间，并且在第一方向上邻近于一个或更多个抽头区域地放置，以及

其中N个第一电源电路中的一个第一电源电路被形成在一个或更多个第一布局区域中的每一个第一布局区域中。

16.根据权利要求14所述的半导体装置，

其中N个第一电源电路中的每一个第一电源电路包括：

第一导电类型的第一MIS晶体管，其源极/漏极路径耦接在第一电压电平与第一字驱动器电源线之间；以及

第一导电类型的第二MIS晶体管以及第二导电类型的第三MIS晶体管，其源极/漏极路径从第一字驱动器电源线的那侧起依次串联耦接在第一字驱动器电源线与比第一电压电平低的第二电压电平之间，其中M个第二电源电路中的每一个第二电源电路包括：

第一导电类型的第四MIS晶体管，其源极/漏极路径耦接在第一电压电平与第二字驱动器电源线之间；以及

第一导电类型的第五MIS晶体管以及第二导电类型的第六MIS晶体管，其源极/漏极路径从第二字驱动器电源线那侧起依次串联耦接在第二字驱动器电源线与第二电压电平之间，

其中在开始第一存储器模块的读操作之前，第一和第二MIS晶体管被导通并且第三MIS晶体管被截止，并且在开始第一存储器模块的读操作时，第三MIS晶体管从截止变为导通，以及

其中在开始第二存储器模块的读操作之前，第四和第五MIS晶体管被导通并且第六MIS晶体管被截止，并且在开始第二存储器模块的读操作时，第六MIS晶体管从截止变为导通。

17.根据权利要求14所述的半导体装置，还包括用于通过使用第一和/或第二存储器模块执行预定的算术运算的处理器部件，

其中第一和第二存储器模块以及处理器部件被安装在一个半导体芯片之上。

18.根据权利要求17所述的半导体装置，

其中第一和第二存储器模块中的每一个还是编译的SRAM。

19.一种半导体装置，包括第一存储器模块和第二存储器模块，其中第一存储器模块包括：

在第一方向上延伸的多个第一字线；

在与第一方向交叉的第二方向上延伸的多个第一位线；以及

位于第一字线和第一位线的交点处的多个第一SRAM存储单元，

其中第二存储器模块包括：

在第三方向上延伸的多个第二字线；

在与第三方向交叉的第四方向上平行地延伸的多个第二位线；以及

位于第二字线和第二位线的交点处的多个第二SRAM存储单元，

其中第一存储器模块还包括：

用于驱动第一字线的多个第一字驱动器；

在第二方向上延伸以便将电力供应给第一字驱动器的第一字驱动器电源线；以及

第一电源电路块，用于在读操作中通过第一驱动能力降低第一字驱动器电源线的电压电平，

其中第二存储器模块还包括：

用于驱动第二字线的多个第二字驱动器；

在第四方向上延伸以便将电力供应给第二字驱动器的第二字驱动器电源线；以及

第二电源电路块，用于在读操作中通过第二驱动能力降低第二字驱动电源线的电压电平，

其中第一位线的数量与第二位线的数量基本相同，

其中第一字线的数量大于第二字线的数量，以及

其中第一驱动能力大于第二驱动能力。

20.根据权利要求19所述的半导体装置，

其中第一电源电路块包括用于公共地驱动第一字驱动器电源线的N个第一电源电路，N为大于或等于2的整数，

其中第二电源电路块包括用于公共地驱动第二字驱动器电源线的M个第二电源电路，M为大于或等于2的整数，

其中第一驱动能力由数量N限定，

其中第二驱动能力由数量M限定，

其中N个第一电源电路被耦接在第一字驱动器电源线之上的不同的位置处，以及

其中M个第二电源电路被耦接在第二字驱动器电源线之上的不同的位置处。