JPH11340813A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速化と低消費電力化及び回路の簡素化を実
現した論理回路を備えた半導体集積回路装置を提供す
る。 【解決手段】 複数の入力信号がそれぞれゲートに供給
された第１導電型の複数のＭＯＳＦＥＴの一端を第１電
位に接続し、他端を出力ノードとして第２電位との間に
入力タイミング信号がゲートに供給された第２導電型の
ＭＯＳＦＥＴを設け、上記出力ノードの信号をＣＭＯＳ
インバータ回路を通して出力させるとともに上記ＣＭＯ
Ｓインバータ回路の入力レベルを維持させる正帰還回路
を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、主としてＲＡＭ（ランダム・アクセス・メ
モリ）に設けられるデコーダ回路等のようなＭＯＳ論理
回路に利用して有効な技術に関するものである。

【０００２】

【従来の技術】メモリ回路等のアドレス選択回路は、ア
ドレス信号を解読してワード線とデータ線（又はビット
線）の選択信号を形成する多数の論理ゲート回路から構
成される。ＣＭＯＳ回路では、１つの入力信号に対して
ＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴ
が割り当てられて論理が組まれる。デコーダに関して
は、昭和６０年１２月２５日（株）オーム社発行「マイ
クロコンピュータハンドブック」第４９頁等がある。

【０００３】

【発明が解決しようとする課題】ＣＭＯＳ論理ゲート回
路では、１つの入力に対してＰチャンネルＭＯＳＦＥＴ
とＮチャンネルＭＯＳＦＥＴからなる２つのＭＯＳＦＥ
Ｔが割り当てられる。そのため、アドレス信号の組み合
わせにより１つのワード線又はデータ線を選択するデコ
ーデでは、１つのアドレス信号が多数の論理ゲート回路
に入力され、個々の論理ゲート回路において上記Ｐチャ
ンネルとＮチャンネルの２つのＭＯＳＦＥＴのゲートが
共通接続されて入力端子となるために、アドレスバッフ
ァ等からみた負荷容量が大きくなってしまい低消費電力
化と高速化を妨げている。

【０００４】アドレスバッファのファンアウト数を減ら
すために、デコーダを複数に分割することが行われてい
るが、上記ＣＭＯＳ回路を用いた場合には並行に延長さ
れる複数のデコード出力線のうち、同時にハイレベルか
らロウレベルになるデコード出力線と、ロウレベルから
ハイレベルになるデコード出力線とが発生して上記隣接
配線間の寄生容量によってデコーダ回路の配線負荷容量
がみかけ上増大して高速化を妨げるものとなる。

【０００５】この発明の目的は、高速化と低消費電力化
及び回路の簡素化を実現した論理回路を備えた半導体集
積回路装置を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数の入力信号がそれぞれ
ゲートに供給された第１導電型の複数のＭＯＳＦＥＴの
一端を第１電位に接続し、他端を出力ノードとして第２
電位との間に入力タイミング信号がゲートに供給された
第２導電型のＭＯＳＦＥＴを設け、上記出力ノードの信
号をＣＭＯＳインバータ回路を通して出力させるととも
に上記ＣＭＯＳインバータ回路の入力レベルを維持させ
る正帰還回路を設ける。

【０００７】

【発明の実施の形態】図１には、この発明に係る論理回
路の一実施例の回路図が示されている。同図の各回路素
子は、それが用いられるメモリ回路等を構成する他の回
路素子とともに公知の半導体集積回路の製造技術によっ
て１つの半導体基板上において形成される。

【０００８】この実施例では、直列形態のＮチャンネル
ＭＯＳＦＥＴＭＮ１〜ＭＮ３により論理ブロックが構成
される。上記論理ブロックの一端である上記ＭＯＳＦＥ
ＴＭＮ３のソースは、回路の接地電位が接続される。上
記論理ブロックの他端は、出力ノードとされ、電源電圧
ＶＤＤとの間にＰチャンネルＭＯＳＦＥＴＭＰ１が設け
られる。上記論理ブロックを構成するＮチャンネルＭＯ
ＳＦＥＴＭＮ１〜ＭＮ３には、入力信号ＩＮ１〜ＩＮ３
がそれぞれ供給される。

【０００９】上記出力ノードの信号は、ＰチャンネルＭ
ＯＳＦＥＴＭＰ３とＮチャンネルＭＯＳＦＥＴＭＮ４か
らなるＣＭＯＳインバータ回路を介して出力端子ＯＵＴ
に伝えられる。この実施例では、出力端子ＯＵＴから出
力される出力信号を安定化のためにラッチ機能が付加さ
れる。つまり、上記論理ブロックを構成する直列形態の
ＭＯＳＦＥＴＭＮ１〜ＭＮ３のいずれか１つがオフ状態
のとき、出力ノードがフローティング状態にされてしま
う。そこで、出力端子ＯＵＴの出力信号は、上記出力ノ
ードと電源電圧ＶＤＤとの間に設けられたＰチャンネル
ＭＯＳＦＥＴＭＰ２のゲートに伝えられる。このＭＯＳ
ＦＥＴＭＰ２は、上記直列ＭＯＳＦＥＴＭＮ１〜ＭＮ３
のいずれか１つでもオフ状態のとの出力ノードのハイレ
ベルによって、上記出力端子ＯＵＴの信号がロウレベル
にされるときにオン状態となって、出力ノードを電源電
圧ＶＤＤのようなハイレベルに維持させる。

【００１０】この実施例では、特に制限されないが、上
記入力信号ＩＮ１には、入力タイミング信号が重畳され
る。すなわち、本来の入力信号ＩＮ１と論理ゲート回路
の動作を有効にする入力タイミング信号との論理積をと
って入力するものである。この場合、出力端子ＯＵＴを
高速にロウレベルに引き抜くためにリセット用のＮチャ
ンネルＭＯＳＦＥＴＭＮ４が設けられる。このＭＯＳＦ
ＥＴＭＮ４のゲートには、上記入力信号ＩＮ１を受ける
インバータ回路ＩＶ１の出力信号が供給される。これに
より、入力信号ＩＮ１がロウレベルになると、つまり、
入力タイミング信号がロウレベルになると、インバータ
回路ＩＶ１の出力信号がハイレベルに変化してＮチャン
ネルＭＯＳＦＥＴＭＮ４をオン状態にして、出力端子Ｏ
ＵＴをロウレベルにする。

【００１１】もちろん、上記入力信号ＩＮ１のロウレベ
ルによって、ＰチャンネルＭＯＳＦＥＴＭＰ１がオン状
態となり、出力ノードをハイレベルにするので、上記Ｃ
ＭＯＳインバータ回路を構成するＮチャンネルＭＯＳＦ
ＥＴＭＮ４がオン状態になって出力端子ＯＵＴをロウレ
ベルにするように作用する。したがって、上記出力端子
ＯＵＴのロウレベルへの変化は、上記２つのＮチャンネ
ルＭＯＳＦＥＴＭＮ４とＭＮ５によって高速に行われ
る。また、上記ＭＯＳＦＥＴＭＮ５を設けることによっ
て、ＣＭＯＳインバータ回路を構成するＭＯＳＦＥＴＭ
Ｎ４の素子サイズを小さく形成することができる。つま
り、ＰチャンネルＭＯＳＦＥＴＭＰ３に対してＮチャン
ネルＭＯＳＦＥＴＭＮ４のコンダクタンスを小さく形成
し、ＣＭＯＳインバータ回路のロジックスレッショルド
を高く設定することができる。この結果、出力ノードの
ハイレベルがロジックスレッショルド以下に達する時間
を短くでき、論理出力の高速化が可能になる。

【００１２】図２には、上記論理回路の動作の一例を説
明するためのタイミング図が示されている。入力信号Ｉ
Ｎ１〜ＩＮ３が全てハイレベルのとき、入力信号ＩＮ２
とＩＮ３は、それぞれの入力信号に対応してハイレベル
にされるが、入力信号ＩＮ１は入力タイミング信号に対
応してハイレベルにされる。これにより、上記Ｐチャン
ネルＭＯＳＦＥＴＭＰ１がオフ状態にされて、上記Ｎチ
ャンネルＭＯＳＦＥＴＭＮ１がオン状態にされるので、
論理ブロックを構成するＮチャンネルＭＯＳＦＥＴＭＮ
１〜ＭＮ３を通して出力ノードがロウレベルに引き抜か
れる。この出力ノードのハイレベルを受けて、Ｐチャン
ネルＭＯＳＦＥＴＭＰ３とＮチャンネルＭＯＳＦＥＴＭ
Ｎ４からなるＣＭＯＳインバータ回路の出力信号がハイ
レベルにされ出力端子ＯＵＴに伝えられる。

【００１３】もしも、上記入力信号ＩＮ１〜ＩＮ３のう
ちいずれか１つでもロウレベルのときには、上記論理ブ
ロックに電流パスが形成されないので出力ノードがハイ
レベルのままとなり、仮に入力信号ＩＮ２又はＩＮ３の
いずれか１がロウレベルのときに、出力ノードは出力端
子ＯＵＴのロウレベルによってオン状態にされるＰチャ
ンネルＭＯＳＦＥＴＭＰ２によって電源電圧ＶＤＤのよ
うなハイレベルにラッチする。仮に、入力信号ＩＮ１が
ロウレベルのときには、入力タイミング信号がハイレベ
ルになっても、入力信号ＩＮ１はロウレベルのままであ
り、このときには出力ノードはＰチャンネルＭＯＳＦＥ
ＴＭＰ１のオン状態によりハイレベルに固定される。も
ちろん、出力端子ＯＵＴのロウレベルによりＰチャンネ
ルＭＯＳＦＥＴＭＰ２もオン状態にされている。以上の
動作は、入力信号タイミングでは、入力信号ＩＮ２とＩ
Ｎ３は変化しないという条件が付いている。

【００１４】このように、入力信号ＩＮ１〜ＩＮ３のう
ち、いずれか１でもロウレベルものがあると、その出力
端子ＯＵＴはロウレベルのまま変化しない。そして、入
力信号ＩＮ１〜ＩＮ３の全てがハイレベルのものについ
て、入力タイミング信号がアクティブになる間だけ出力
端子ＯＵＴがハイレベルにされる。したがって、前記の
ようなプリデコーダ回路に適用した場合、上記３つの入
力信号の組み合わせでは、全体で８個の論理回路が設け
られるが、そのうちの１つだけが入力タイミング信号に
対応してハイレベルに変化して残りはロウレベルのまま
変化しない。これにより、上記８本のプリデコード出力
線を次段回路に伝えるとき、隣接信号線において同時に
ハイレベルとロウレベルに変化する組み合わせが存在し
ないから、上記論理回路からみた信号出力の変化が隣接
信号線との寄生容量によるカップリングの影響を受ける
ことなく高速に変化させることができる。

【００１５】上記論理回路に入力信号ＩＮ１〜ＩＮ３を
供給するアドレスバッファ等のような入力回路からみる
と、入力信号ＩＮ２、ＩＮ３についてみると、１つのＮ
チャンネルＭＯＳＦＥＴのゲートに信号を伝えるので入
力負荷容量を減らすことができる。これにより、アドレ
スバッファからみた負荷が軽減されて、その動作速度が
速くなるとともに、負荷容量のチャージ／デスチャージ
に要する電流の低減によって低消費電力化が可能になる
ものとなる。上記ＰチャンネルＭＯＳＦＥＴＭＰ２を省
略してもよい。この場合、入力信号タイミング周期がＣ
ＭＯＳインバータ回路の入力容量に保持されたレベルの
保持時間よりも短ければよい。

【００１６】図３には、この発明に係る論理回路の他の
一実施例の回路図が示されている。この実施例では、実
質的な入力タイミング信号と入力信号ＩＮ１とが分離さ
れる。つまり、実質的な入力タイミング信号としてリセ
ット信号ＲＥＳＥＴがＰチャンネルＭＯＳＦＥＴＭＰ１
のゲートに伝えられ、論理ブロックを構成するＮチャン
ネルＭＯＳＦＥＴＭＮ１のゲートには、本来の入力信号
ＩＮ１が供給される。そして、論理ブロックの出力ノー
ドには、前記のような出力信号を形成するＰチャンネル
ＭＯＳＦＥＴＭＰ３とＮチャンネルＭＯＳＦＥＴＭＮ４
からなるＣＭＯＳインバータ回路に対して、出力端子Ｏ
ＵＴの出力をその入力側に伝える帰還用のＣＭＯＳイン
バータ回路を構成するＰチャンネルＭＯＳＦＥＴＭＰ２
とＭＮ５が設けられる。

【００１７】図４には、上記論理回路の動作の一例を説
明するためのタイミング図が示されている。入力信号Ｉ
Ｎ１〜ＩＮ３が入力される前にリセット信号ＲＥＳＥＴ
はハイレベルにされ、ＰチャンネルＭＯＳＦＥＴＭＰ１
はオフ状態にされている。したがって、出力ノードは、
上記２つのＣＭＯＳインバータ回路によるラッチ回路に
よってハイレベルに維持されている。ただし、帰還用の
ＣＭＯＳインバータ回路を構成するＰチャンネルＭＯＳ
ＦＥＴＭＰ２とＮチャンネルＭＯＳＦＥＴＭＮ５は、そ
の素子サイズが小さく形成される等によってＭＯＳＦＥ
ＴＭＮ１〜ＭＮ３の合成オン抵抗値に比べても十分に大
きなオン抵抗値にされている。したがって、入力信号Ｉ
Ｎ１〜ＩＮ３の全てハイレベルのとき、最も遅くハイレ
ベルに変化した入力信号ＩＮ３に対応して、出力ノード
がロウレベルに変化し、出力端子ＯＵＴにはハイレベル
の出力信号が伝えられる。この出力端子ＯＵＴのハイレ
ベルは、上記ラッチ形態の２つのＣＭＯＳインバータ回
路より保持される。

【００１８】そして、論理回路の動作の終了タイミング
でリセット信号ＲＥＳＥＴがロウレベルにされて、Ｐチ
ャンネルＭＯＳＦＥＴＭＰ１をオン状態にして出力ノー
ドをハイレベルにするので、出力端子ＯＵＴのハイレベ
ルがロウレベルにリッセットされる。もしも、上記入力
信号ＩＮ１〜ＩＮ３のうちいずれか１つでもロウレベル
のときには、上記論理ブロックに電流パスが形成されな
いので出力ノードがハイレベルのままとなり出力端子Ｏ
ＵＴの信号は変化しない。

【００１９】上記のように、この実施例でも入力信号Ｉ
Ｎ１〜ＩＮ３のうち、いずれか１でもロウレベルものが
あると、その出力端子ＯＵＴはロウレベルのまま変化し
ない。そして、入力信号ＩＮ１〜ＩＮ３の全てがハイレ
ベルのものについて、出力端子ＯＵＴがハイレベルにさ
れる。したがって、前記のようなプリデコーダ回路に適
用した場合、上記３つの入力信号の組み合わせでは、全
体で８個の論理回路が設けられるが、そのうちの１つだ
けが入力信号に対応してハイレベルに変化して残りはロ
ウレベルのまま変化しない。これにより、上記８本のプ
リデコード出力線を次段回路に伝えるとき、隣接信号線
において同時にハイレベルとロウレベルに変化する組み
合わせが存在しないから、上記論理回路からみた信号出
力の変化が隣接信号線との寄生容量によるカップリング
の影響を受けることなく高速に変化させることができ
る。

【００２０】上記論理回路に入力信号ＩＮ１〜ＩＮ３を
供給するアドレスバッファ等のような入力回路からみる
と、１つのＮチャンネルＭＯＳＦＥＴのゲートに信号を
伝えるので入力負荷容量を減らすことができる。これに
より、アドレスバッファからみた負荷が軽減されて、そ
の動作速度が速くなるとともに、負荷容量のチャージ／
デスチャージに要する電流の低減によって低消費電力化
も可能になる。

【００２１】図５には、この発明に係る論理回路の他の
一実施例の回路図が示されている。この実施例では、前
記のように論理回路が入力タイミング信号により動作制
御が行われることを利用して、マルチプレクサ機能を併
せ持つようにする。つまり、論理ブロックを２個設け、
それぞれを入力タイミング信号により択一的に有効にす
ることにより、１つの回路で異なる論理機能を実現す
る。

【００２２】この実施例では、直列形態のＮチャンネル
ＭＯＳＦＥＴＭＮ２〜ＭＮ４と、ＭＮ６〜ＭＮ８により
それぞれ論理ブロックを構成し、これらの論理ブロック
の一端であるＭＯＳＦＥＴＭＮ４とＭＮ８のソースは、
それぞれ回路の接地電位ＶＳＳに接続される。上記論理
ブロックの他端であるＭＯＳＦＥＴＭＮ２とＭＮ６のド
レインと出力ノードとの間には、ＮチャンネルＭＯＳＦ
ＥＴＭＮ１とＭＮ５とがそれぞれ設けられ、そのゲート
には入力タイミング信号ＷＥＴとＷＥＢが供給される。
上記出力ノードと電源電圧ＶＤＤとの間には、直列形態
にされたＰチャンネルＭＯＳＦＥＴＭＰ１とＭＰ２が設
けられ、それぞれのゲートには上記入力タイミング信号
ＷＥＴとＷＥＢが供給される。

【００２３】上記出力ノードの信号は、ＰチャンネルＭ
ＯＳＦＥＴＭＰ４とＮチャンネルＭＯＳＦＥＴＭＮ９か
らなるＣＭＯＳインバータ回路を介して出力端子ＯＵＴ
に伝えられる。上記出力ノードと電源電圧ＶＤＤとの間
には、出力ノードをハイレベルに維持するための帰還回
路を構成するＰチャンネルＭＯＳＦＥＴＭＰ３が設けら
れ、そのゲートは上記出力端子ＯＵＴの出力信号が帰還
される。そして、前記図１の実施例と同様に、出力端子
ＯＵＴと回路の接地電位ＶＳＳとの間には、りセット用
のＮチャンネルＭＯＳＦＥＴＭＮ１０が設けられ、その
ゲートには上記入力タイミング信号ＷＥＴとＷＥＢを受
けるノアゲート回路ＮＯＲ１の出力信号が供給される。

【００２４】この実施例の論理回路の動作は、入力タイ
ミング信号ＷＥＴがハイレベルにされる期間では、それ
を受けるＮチャンネルＭＯＳＦＥＴＭＮ１に対して直列
に接続されるＮチャンネルＭＯＳＦＥＴＭＮ２〜ＭＮ４
からなる論理ブロックが有効とされ、それぞれのゲート
に供給される入力信号ＩＮＲ１〜ＩＮＲ３に対応した論
理出力が前記図１の実施例と同様な動作によって出力端
子ＯＵＴから出力される。つまり、上記のように一方の
入力タイミング信号ＷＥＴがハイレベルの有効にされる
ときには、他方の入力タイミング信号ＷＥＢがロウレベ
ルの無効状態にされて上記ＮチャンネルＭＯＳＦＥＴＭ
Ｎ５がオフ状態にされるために、上記ＮチャンネルＭＯ
ＳＦＥＴＭＮ２〜ＭＮ４のゲートに供給される入力信号
ＩＮＲ１〜ＩＮＲ３に対応した論理出力が形成される。

【００２５】入力タイミング信号ＷＥＴとＷＥＢがロウ
レベルにされる期間では、ＰチャンネルＭＯＳＦＥＴＭ
Ｐ１とＭＰ２が共にオン状態になり、出力ノードをハイ
レベルにチャージアップし、これとともにノアゲート回
路ＭＯＲ１の出力信号のハイレベルによってリセット用
のＮチャンネルＭＯＳＦＥＴＭＮ１０がオン状態とな
り、上記出力ノードのハイレベルを受けるＣＭＯＳイン
バータ回路の動作とともに出力端子ＯＵＴをロウレベル
にするものである。

【００２６】入力タイミング信号ＷＥＢがハイレベルに
される期間では、ＮチャンネルＭＯＳＦＥＴＭＮ５がオ
ン状態となり、それに接続されるＮチャンネルＭＯＳＦ
ＥＴＭＮ６〜ＭＮ８からなる論理ブロックが有効とさ
れ、それぞれのゲートに供給される入力信号ＩＮＷ１〜
ＩＮＷ３に対応した論理出力が前記図１の実施例と同様
な動作によって出力端子ＯＵＴから出力される。つま
り、上記のように他方の入力タイミング信号ＷＥＢがハ
イレベルの有効にされるときには、一方の入力タイミン
グ信号ＷＥＴがロウレベルの無効状態にされて上記Ｎチ
ャンネルＭＯＳＦＥＴＭＮ１がオフ状態にされるため
に、上記ＮチャンネルＭＯＳＦＥＴＭＮ６〜ＭＮ８のゲ
ートに供給される入力信号ＩＮＷ１〜ＩＮＷ３に対応し
た論理出力が形成される。

【００２７】この実施例では、２つの論理ブロックに対
して１つのＣＭＯＳインバータ回路及びラッチ機能を付
加するものであるので、２つの論理ゲート回路の出力部
にマルチプレクサあるいはゲート回路を付加してそれぞ
れの論理出力を選択するようにした場合に比べて、論理
段数が減るために信号伝達を高速に行うようにすること
ができる。また、上記ＣＭＯＳインバータ回路及びラッ
チ機能の共通化によって回路の簡素化も図れるものとな
る。

【００２８】図６には、上記マルチプレクサ機能を持つ
論理回路をプリデコーダとして用いるアドレス選択回路
の一実施例のブロック図が示されている。複数ビットか
らなるアドレス信号Ａ０〜Ａ２・・は、アドレスレジス
タに取り込まれる。アドレスレジスタは、第１レジスタ
ＡＲＧ１と第２レジスタＡＲＧ２から構成される。これ
ら第１レジスタＡＲＧ１と第２レジスタＡＲＧ２とは、
ライトイネーブル信号／ＷＥとクロック信号ＣＬＫを受
けるライトレジスタＷＲＧにより形成されるタイミング
信号によって入力アドレス信号の取り込みと保持とを行
う。

【００２９】この実施例のアドレス選択回路は、ＥＷＳ
系レイトライト（late write) シンクロナスＳＲＡＭ
（スタティック型ＲＡＭ）に向けられおり、ライトイネ
ーブル信号／ＷＥに対応したＷＥＴとＷＥＢにより出力
のパルス制御を行う。つまり、リードアドレス入力を第
１レジスタＡＲＧ１で形成し、ライトアドレスを第２レ
ジスタＡＲＧ２で形成する。リード時にはライトレジス
タＷＲＧより信号ＷＥＴをハイレベルとして、上記第１
レジスタＡＲＧ１に取り込まれたリードアドレスをプリ
デコーダで解読するようにする。ライト時には信号ＷＥ
Ｂのハイレベルにより、第２レジスタＡＲＧ２に取り込
まれたライトアドレスをプリデコーダで解読するように
するものである。

【００３０】このようにプリデコード部において、上記
のようなマルチプレクサ機能を合わせ持つようにするこ
とにより、上記レイトライトのシンクロナスＳＲＡＭで
は必要不可欠なアドレスデコード部でのマルチプレクサ
機能が第１段のデコケード部において実質的な論理段数
を増加させないで実現できるために、全体の論理段数の
削減されて高速動作化を図ることができる。

【００３１】図７には、この発明に係る論理回路の更に
他の一実施例の回路図が示されている。この実施例は、
基本的には図１の実施例と同様であるが、ＭＯＳＦＥＴ
の導電型が前記状態とは逆になっている。つまり、Ｐチ
ャンネルＭＯＳＦＥＴＭＰ１，ＭＰ３等により論理ブロ
ックを構成するものである。また、入力タイミング信号
がロウレベルのときに論理出力が形成され、ハイレベル
のときにＮチャンネルＭＯＳＦＥＴＭＮ１がオン状態と
なり、論理ブロックの出力ノードをロウレベルにすると
ともに、出力端子ＯＵＴをインバータ回路を通して駆動
されるＰチャンネルＭＯＳＦＥＴＭＰ５のオン状態によ
り電源電圧ＶＤＤレジスタにリセットさせる。

【００３２】図８には、この発明に係る論理回路の他の
一実施例の回路図が示されている。この実施例では、入
力段をＰチャンネル型ＭＯＳＦＥＴの論理ブロックで構
成し、出力段をＮチャンネル型ＭＯＳＦＥＴの論理ブロ
ックで構成するものである。この構成では、入力段側で
は、入力信号ＩＮＲ１〜ＩＮＲ３がロウレベルのとき
に、出力信号ＯＵＴがハイレベルになる。出力段側で
は、上記のような入力段側の３個の論理回路の出力信号
ＯＵＴが全てハイレベルのとき、それぞれに対応した出
力段側に供給される入力信号ＩＮＲ１〜ＩＮＲ３がハイ
レベルになって、出力信号ＯＵＴをロウレベルにする。
つまり、入力段と出力段を合わせて、全ての入力信号が
ロウレベルのときにロウレベルの出力信号を得られると
いう論理和回路（ＯＲ）を構成することができる。

【００３３】上記とは逆に、入力側をＮチャンネルＭＯ
ＳＦＥＴの直列論理ブロックで構成し、出力段側をＮチ
ャンネルＭＯＳＦＥＴの直列論理分路で構成した場合に
は、入力信号が全てハイレベルのときに、出力信号がハ
イレベルになるという論理積回路（ＡＮＤ）を構成する
ことができる。この実施例では、上記のようなラッチ機
能が省略されている。ラッチ機能を省略した場合には、
前記のような入力タイミング信号に同期して有効とされ
た出力信号をワード線選択ドライバ等でラッチさせるよ
うにすればよい。

【００３４】図９には、この発明に係る論理回路が設け
られるスタティック型ＲＡＭの一実施例のチップレイア
ウト図が示されている。半導体チップの周辺部には、Ｉ
Ｏ系パッドとアドレスパッドが設けられる。特に制限さ
れないが、チップの長手方向（縦辺）にはＩＯ系パッド
が分散して配置され、チップの短辺方向（横辺）にはア
ドレスパッドが分散して設けられる。

【００３５】アドレスパッドとチップの中央部に設けら
れたアドレスバッファ回路との間にアドレス信号線が設
けられる。アドレスバッファ回路を中心にして同図の上
下にデコード回路が設けられる。このデコード回路は、
前記図１、図３、図５あるいは図６のような論理回路に
より構成される。上記各デコード回路のアドレスパッド
との間には電源回路が設けられる。

【００３６】メモリアレイは、メモリチップの左右に分
割して設けられる。個々のメモリアレイは、中央部に設
けられたＸデコーダを挟んで上下に分割される。個々の
メモリアレイは、それぞれが８個のメモリブロックによ
り分割される。上記メモリアレイとＩＯ系パッドとの間
には、Ｙデコーダとセンスアンプ、及び出力回路がそれ
ぞれ設けられる。メモリアレイのビット線方向の両端、
つまり、メモリアレイの左右端部にはイコライズ回路が
設けられる。

【００３７】アドレスバッファに含まれるアドレスレジ
スタは、上記チップ選択信号等によりチップ選択状態に
されたとき、クロック信号が供給されて上記外部アドレ
ス信号の取り込みを行う。アドレスレジスタは、第１レ
ジスタと第２レジスタからなり、それぞれに上記クロッ
ク信号が供給され、上記制御回路からリードモードが指
示されたときに第１レジスタが動作状態にされ、ライト
モードが指示されたときに第２レジスタが動作状態にさ
れる。この場合、それぞれの動作は、上記クロック信号
に同期して行われる。

【００３８】図１０には、この発明が適用されるスタテ
ィック型ＲＡＭにおける１つのメモリマットの一実施例
の回路図が示されている。同図のメモリブロックには、
代表として３対の相補データ線Ｄ１，／Ｄ１、Ｄ２，／
Ｄ２及びＤ１５，／Ｄ１５と４本のワード線ＷＬ０〜Ｗ
Ｌ２５５が例示的に示されている。同図において、Ｐチ
ャンネル型ＭＯＳＦＥＴは、そのバックゲート（チャン
ネル部分）に矢印を付すことによりＮチャンネル型ＭＯ
ＳＦＥＴと区別して表している。また、／（スラッシ
ュ）は、非反転と反転からなる相補データ線のうちの反
転側又はロウレベルをアクティブレベルとする論理記号
のオーバーバーを表している。

【００３９】メモリセルは、ワード線と相補データ線と
の交点にブラックボックスにより示されている。かかる
ブラックボックスに示された数字は、ＸアドレスとＹア
ドレスを表している。メモリセルは、図示されていない
けれども、Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル
型ＭＯＳＦＥＴからなる一対のＣＭＯＳインバータ回路
の入力と出力とを互いに交差接続してなるＣＭＯＳラッ
チ回路と、かかるラッチ回路の入出力ノードとデータ線
との間に設けられるアドレス選択用のＮチャンネル型Ｍ
ＯＳＦＥＴから構成される。上記ＣＭＯＳインバータ回
路を構成するＰチャンネル型ＭＯＳＦＥＴは、高抵抗値
からなるポリシリコン抵抗に置き換えることができるも
のである。

【００４０】相補データ線Ｄ０，／Ｄ０には、そのゲー
トに定常的に回路の接地電位ＧＮＤが与えられることに
よりプルアップ抵抗として作用するＰチャンネル型ＭＯ
ＳＦＥＴＱ３とＱ４が設けられる。これらのＰチャンネ
ル型ＭＯＳＦＥＴＱ３，Ｑ４のソースは、電源電圧に接
続され、上記相補データ線Ｄ０，／Ｄ０を電源電圧側に
プルアップするような動作を行う。このプルアップ抵抗
として作用するＰチャンネル型ＭＯＳＦＥＴＱ３，Ｑ４
は、そのオン抵抗値が大きくされることにより小さな電
流しか流さないようにされ、メモリセルの選択時の電流
消費を小さくするとともに、書き込み時にはライトアン
プの負荷を軽くして相補データ線Ｄ０又は／Ｄ０のうち
書き込み信号に対応して回路の接地電位のようなロウレ
ベルにされるものの電位変化を高速にするように作用す
る。

【００４１】相補データ線Ｄ０，／Ｄ０には、読み出し
用の負荷としてＰチャンネル型ＭＯＳＦＥＴＱ１とＱ２
が設けられる。Ｐチャンネル型ＭＯＳＦＥＴＱ１とＱ２
は、イコライズ信号ＥＱにより、実質的な書き込み動作
以外のときにオン状態にされて、上記相補データ線Ｄ
０，／Ｄ０の負荷として作用する。また、相補データ線
Ｄ０と／Ｄ０間に設けられたＰチャンネル型ＭＯＳＦＥ
ＴＱ５は、ライトリカバリ時には短絡ＭＯＳＦＥＴとし
て作用し、上記のような読み出し動作のときには読み出
し信号のレベルリミッタとして作用する。このようなイ
コライズ回路が上記相補データ線の他端側にも設けられ
る。

【００４２】ワード線の選択動作によって選択されたメ
モリセルが相補データ線Ｄ０と／Ｄ０に接続されると、
メモリセル内の上記ラッチ回路を構成するオン状態のＮ
チャンネル型ＭＯＳＦＥＴ及びＮチャンネル型の伝送ゲ
ートＭＯＳＦＥＴと、上記Ｐチャンネル型ＭＯＳＦＥＴ
の負荷抵抗とのコンダクタンス比によりロウレベルの読
み出しレベルが決定される。このとき、上記負荷ＭＯＳ
ＦＥＴのコンダクタンスが比較的大きく設定されること
により、上記ロウレベルは電源電圧ＶＣＣに近い比較的
高いレベルにされる。そして、上記短絡ＭＯＳＦＥＴの
しきい値電圧を超えてロウレベルが低くなろうとする
と、かかる短絡用ＭＯＳＦＥＴもオン状態になって上記
ロウレベルを制限するように作用する。

【００４３】カラムスイッチは、上記相補データ線Ｄ
０，／Ｄ０とコモンデータ線ＳＣＤ，／ＳＣＤとの間に
Ｐチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８とＮチャンネル
型ＭＯＳＦＥＴＱ９とＱ１０とがそれぞれ並列形態に接
続された、いわゆるＣＭＯＳスイッチ回路により構成さ
れる。ＹデコーダＹＤＥＣからの選択信号が供給される
Ｙ選択線ＹＳ０は、上記相補データ線Ｄ０，／Ｄ０に設
けられたＮチャンネル型ＭＯＳＦＥＴＱ９とＱ１０のゲ
ートに接続される。上記選択線ＹＳ０は、インバータ回
路Ｎ１の入力に接続され、かかるインバータ回路Ｎ１の
出力端子が上記相補データ線Ｄ０，／Ｄ０に設けられた
Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のゲートに接続
される。これにより、上記Ｙ選択線ＹＳ０がハイレベル
にされたときに、かかるＮチャンネル型ＭＯＳＦＥＴＱ
９とＱ１０とＰチャンネル型ＭＯＳＦＥＴＱ７とＱ８と
を同時にオン状態にさせることができる。

【００４４】上記１つのメモリマットに設けられる合計
１６対の相補データ線Ｄ０，／Ｄ０〜Ｄ１５，／Ｄ１５
のそれぞれに対応して合計１６本のＹ選択線ＹＳ０〜Ｙ
Ｓ１５が設けられる。これらのＹ選択線ＹＳ０〜ＹＳ１
５は、上記例示的に示されたメモリブロックＭＢ０と点
線で示したメモリブロックＢ３１を含めて合計３２個の
メモリブロックに対して串刺し状態に配置される。この
ようなＹ選択線は、物理的に１本の連続した配線で構成
される必要はない。Ｙ選択線の負荷が重いことや配線長
が長くなることによる信号遅延によりによりカラムスイ
ッチの選択動作が遅くなるのなら、複数に分割されてド
ライバを設けるようすればよい。

【００４５】コモンデータ線ＳＣＤと／ＳＣＤは、図示
しないセンスアンプの入力端子と、図示しないライトア
ンプに接続される。上記のようにメモリブロックがＭＢ
０〜ＭＢ３１の３２個設けられた場合、上記コモンデー
タ線ＳＣＤと／ＳＣＤも３２対設けられ、それぞれに対
応して上記センスアンプ及びライトアンプが設けられ
る。

【００４６】上記のようにこの発明に係るスタティック
型ＲＡＭは、高速動作ができることから、例えばキャッ
シュメモリとして利用することができる。キャッシュメ
モリの全体は、大きくわけてキャッシュタグ（アドレス
アレイ）と上記キャッシュデータメモリ及びキャッシュ
コントローラから構成される。このようなキャッシュメ
モリとして使った例を後で説明する。キャッシュタグに
おいてはアドレスタグと呼ばれるアドレスの一部を格納
しており、キャッシュデータメモリはキャッシュタグに
格納されているアドレスタグに対応するデータを格納す
る。

【００４７】これにより、上記キャッシュタグに格納さ
れているアドレスの一部と中央処理装置ＣＰＵからのそ
れに対応するアドレスとが一致すると、キャッシュタグ
からヒット信号が出力されて、並行して選択されている
キャッシュデータメモリから読み出されているデータが
中央処理装置ＣＰＵに取り込まれる。もしも、ミスヒッ
トならメインメモリをアクセスすることとなる。バース
トモードを備えている場合、中央処理装置ＣＰＵは上記
クロック信号ＣＬＫに同期して、上記３２ビットのデー
タを連続してリードライトすることができる。また、上
記ミスヒットの場合にメインメモリと上記データメモリ
との間のデータ転送を高速にすることも可能になる。

【００４８】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 複数の入力信号がそれぞれゲートに供給された
第１導電型の複数のＭＯＳＦＥＴの一端を第１電位に接
続し、他端を出力ノードとして第２電位との間に入力タ
イミング信号がゲートに供給された第２導電型のＭＯＳ
ＦＥＴを設け、上記出力ノードの信号をＣＭＯＳインバ
ータ回路を通して出力させるとともに上記ＣＭＯＳイン
バータ回路の入力レベルを維持させる正帰還回路を設け
ることにより、回路素子数及び入力容量を低減とそのチ
ャージ／ディスチャージ電流を低減させることができる
という効果が得られる。

【００４９】（２） 上記入力タイミング信号を複数の
入力信号のうちの１つの入力信号との論理積信号とし、
上記第１導電型のＭＯＳＦＥＴのゲートと、上記第１導
電型のＭＯＳＦＥＴのゲートに共通に供給することによ
り、回路素子数を低減させることができるという効果が
得られる。

【００５０】（３） 複数の入力信号がそれぞれゲート
に供給された第１導電型の複数のＭＯＳＦＥＴからなり
一端が第１電位に接続され、他端が出力ノードに接続さ
れた論理ブロックと、上記論理ブロックの出力ノードと
第２電位との間にリセット信号がゲートに供給された第
２導電型のＭＯＳＦＥＴと、上記出力ノードに入力端子
が接続されたＣＭＯＳインバータ回路と、上記ＣＭＯＳ
インバータ回路の出力信号を受けて、上記ＣＭＯＳイン
バータ回路の入力レベルを維持させる正帰還回路とを設
けることにより、上記回路素子数及び入力容量を低減と
そのチャージ／ディスチャージ電流を低減させることが
できるという効果が得られる。

【００５１】（４） 上記リセット信号として、上記複
数の入力信号が入力される前又は出力信号が確定した後
に一時的に発生されることにより、簡単な構成による論
理動作を行わせることができるという効果が得られる。

【００５２】（５） 上記論理ブロックは複数個が並列
に設け、複数の論理ブロックのうちの１つの論理ブロッ
クに対応された入力タイミング信号を択一的に入力さ
れ、それに対応した出力信号が形成するとにより、上記
回路素子数及び入力容量を低減とそのチャージ／ディス
チャージ電流を低減させつつ、マルチプレクサ機能を併
せ持つようにするとができるという効果が得られる。

【００５３】（６） 上記複数の論理ブロックによりア
ドレスデコード動作を行わせ、複数の論理ブロックに対
応してアドレス信号を保持するアドレスレジスタを設け
ることにより、リード／ライトの切り換えを高速に行う
ようにすることができるという効果が得られる。

【００５４】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
に示した論理回路は、図１１に示したようにＰチャンネ
ルＭＯＳＦＥＴＭＰ６を追加してＣＭＯＳラッチ回路を
構成するものであっても良い。この場合には、前記図１
の実施例のように入力信号タイミングにおいて他の入力
信号ＩＮ２やＩＮ３を変化させないという条件が不要と
なり、入力信号タイミングを終了時に有効な論理出力が
形成されものとなる。また、前記実施例の論理回路は、
前記のようなメモリ回路のアドレスデコーダとして用い
るもの他、ナンド、ノアあるいは前記のようなＰチャン
ネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴの組み合
わせによるアンドあるいはオア論理回路として広く利用
することができる。

【００５５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数の入力信号がそれぞれ
ゲートに供給された第１導電型の複数のＭＯＳＦＥＴの
一端を第１電位に接続し、他端を出力ノードとして第２
電位との間に入力タイミング信号がゲートに供給された
第２導電型のＭＯＳＦＥＴを設け、上記出力ノードの信
号をＣＭＯＳインバータ回路を通して出力させるととも
に上記ＣＭＯＳインバータ回路の入力レベルを維持させ
る正帰還回路を設けることにより、回路素子数及び入力
容量を低減とそのチャージ／ディスチャージ電流を低減
させることができる。

【図面の簡単な説明】

【図１】この発明に係る論理回路の一実施例を示す回路
図である。

【図２】図１の論理回路の動作の一例を説明するための
タイミング図である。

【図３】この発明に係る論理回路の他の一実施例を示す
回路図である。

【図４】図３の論理回路の動作の一例を説明するための
タイミング図である。

【図５】この発明に係る論理回路の他の一実施例を示す
回路図である。

【図６】図５のマルチプレクサ機能を持つ論理回路をプ
リデコーダとして用いるアドレス選択回路の一実施例を
示すブロック図である。

【図７】この発明に係る論理回路の更に他の一実施例を
示す回路図である。

【図８】この発明に係る論理回路の他の一実施例を示す
回路図である。

【図９】この発明に係る論理回路が設けられるスタティ
ック型ＲＡＭの一実施例を示すチップレイアウト図であ
る。

【図１０】この発明が適用されるスタティック型ＲＡＭ
における１つのメモリマットの一実施例を示す回路図で
ある。

【図１１】この発明に係る論理回路の更に他の一実施例
を示す回路図である。

【符号の説明】

ＭＮ１〜ＭＮ１０…ＮチャンネルＭＯＳＦＥＴ、ＭＰ１
〜ＭＰ４…ＰチャンネルＭＯＳＦＥＴ、ＩＶ１…インバ
ータ回路、ＮＯＲ１…ノアゲート回路、ＡＲＧ１…第１
レジスタ、ＡＲＧ２…第２レジスタ、ＷＲＧ…ライトレ
ジスタ。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数の入力信号がそれぞれゲートに供給
   された第１導電型の複数のＭＯＳＦＥＴからなり一端が
   第１電位に接続され、他端が出力ノードに接続された論
   理ブロックと、 上記論理ブロックの出力ノードと第２電位との間に設け
   られ、入力タイミング信号がゲートに供給された第２導
   電型のＭＯＳＦＥＴと、 上記出力ノードに入力端子が接続されたＣＭＯＳインバ
   ータ回路とを含む論理回路を備えてなることを特徴とす
   る半導体集積回路装置。
2. 【請求項２】 請求項１において、 上記ＣＭＯＳインバータ回路の出力信号を受けて、上記
   入力タイミング信号が有効な期間に上記ＣＭＯＳインバ
   ータ回路の入力レベルを維持させる正帰還回路を更に含
   むことを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１において、 上記入力タイミング信号は、複数の入力信号のうちの１
   つの入力信号との論理積信号とされ、上記第１導電型の
   ＭＯＳＦＥＴのゲートと、上記第１導電型のＭＯＳＦＥ
   Ｔのゲートに共通に供給されるものであることを特徴と
   する半導体集積回路装置。
4. 【請求項４】 複数の入力信号がそれぞれゲートに供給
   された第１導電型の複数のＭＯＳＦＥＴからなり一端が
   第１電位に接続され、他端が出力ノードに接続された論
   理ブロックと、 上記論理ブロックの出力ノードと第２電位との間に設け
   られ、リセット信号がゲートに供給された第２導電型の
   ＭＯＳＦＥＴと、 上記出力ノードに入力端子が接続されたＣＭＯＳインバ
   ータ回路と、 上記ＣＭＯＳインバータ回路の出力信号を受けて、上記
   ＣＭＯＳインバータ回路の入力レベルを維持させる正帰
   還回路とを含む論理回路を備えてなることを特徴とする
   半導体集積回路装置。
5. 【請求項５】 請求項４において、 上記リセット信号は、上記複数の入力信号が入力される
   前又は出力信号が確定した後に一時的に発生されるもの
   であることを特徴とする半導体集積回路装置。
6. 【請求項６】 請求項１ないし請求項５のいずれかにお
   いて、 上記論理ブロックは複数個が並列に設けられ、 上記複数の論理ブロックのうちの１つの論理ブロックに
   対応された入力タイミング信号が択一的に入力され、そ
   れに対応した出力信号が形成されるものであることを特
   徴とする半導体集積回路装置。
7. 【請求項７】 請求項６において、 上記論理ブロックは、アドレスデコード動作を行うもの
   であり、 上記複数の論理ブロックに対応してアドレス信号を保持
   するアドレスレジスタが設けられるものであることを特
   徴とする半導体集積回路装置。