JP4357071B2 - 半導体装置及び半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路内に散在する複数のゲート回路を選択的に駆動するバッファ回路を内蔵した半導体装置及び半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体チップ内に散在する複数のゲート回路を１つのバッファ回路によって選択的に駆動する場合、バッファ回路の駆動能力は、最も信号伝搬遅延の大きいパスにおける信号伝搬遅延と消費電流値との兼ね合いによって決定される。即ち、信号伝搬遅延を少なくするためには、バッファ回路の駆動電流を大きくすればよいが、通常はバッファ回路が目的とする動作周波数を下回らず、且つ消費電流値が規定値を上回らないように設計される必要がある。
【０００３】
図１１は、この種のバッファ回路を内蔵した従来の半導体記憶装置の概略図である。
図示しないメモリセルをアレイ状に配列してなるメモリセルアレイ１は、８つのセクションSEC0〜SEC7に分割されている。メモリセルに書き込むべき入力データDATA<0>は、グローバルライトバッファ２によってグローバルデータ線３に転送される。一方、アドレスの上位３ビットをデコードして得られた書き込むセクションを選択する信号SEC<0:7>は、各セクション毎に配置されたローカルライトバッファ４のうちの１つを活性化する。グローバルデータ線３に転送されたデータは、信号SEC<0:7>によって活性化されたローカルライトバッファ４によってメモリセルに書き込まれる。ここで、グローバルデータ線３を駆動するグローバルライトバッファ２は、最も遠いセクションSEC<0>へのデータ書込時のデータ伝搬遅延が、書込動作周波数に対応した規定値を下回ることがないように、その駆動振幅が設定される。
【０００４】
【発明が解決しようとする課題】
ところで、グローバルライトバッファ２が駆動するグローバルデータ線３には、多数のローカルライトバッファ４が接続され信号線も長いので、その配線抵抗や配線容量、更にはＭＯＳトランジスタのゲート容量等は非常に大きな値となっている。このため、書込動作周波数を低下させないためには、負荷の充放電電流を非常に大きな値に設定しなければならず、消費電流の増加は避けられないという問題がある。この問題は、特に半導体記憶装置に限ったものではなく、静電容量や配線抵抗が大きく、接続されるゲート回路が信号線上で散在している半導体装置全般について生じている。殊に近年、動作周波数や並列処理度の向上により、半導体装置の消費電流は増加傾向にあり、消費電流をいかに削減するかが今後益々重要な問題となる。
【０００５】
本発明は、このような問題点に鑑みなされたもので、消費電流の低減と動作周波数の向上とを同時に図ることができる半導体装置及び半導体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
また、本発明に係る半導体装置は、複数のゲート回路と、これらのゲート回路を同一の信号線を介して選択的に駆動するバッファ回路とを備えた半導体装置において、前記バッファ回路は、駆動する前記ゲート回路を特定する信号を入力し、この信号に基づいて、駆動する前記ゲート回路に応じて前記信号線に入力される信号の振幅である駆動振幅を変更可能であり、前記バッファ回路は、常時活性状態の第１の駆動部と、前記駆動する前記ゲート回路を特定する信号に応じて活性状態となる第２の駆動部と、前記バッファ回路の入力信号のエッジをトリガとするワンショットパルス発生回路を備え、前記第２の駆動部は、前記駆動する前記ゲート回路を特定する信号に応じて、前記入力信号が入力されている全期間で活性化される場合と、前記入力信号が入力されている全期間のうちの一部の期間で前記ワンショットパルス発生回路の出力により活性化する場合のいずれかに制御されることにより、前記駆動振幅を変えるようにしたものであることを特徴とする。
【０００８】
これらの発明においては、バッファ回路が駆動するゲート回路に応じてその駆動振幅を切り替えるので、例えばゲート回路までの信号の長さが長いときは駆動振幅を大きくし、短いときは駆動振幅を小さくしたり、ゲート回路がクリティカルパスにあるときには駆動振幅を大きくし、クリティカルパスにないときには駆動振幅を小さくするというように、信号の伝搬遅延が大きいパスを駆動するときのみ、その駆動振幅を大きくすることで、消費電流の低減と動作周波数の向上とを同時に図ることができる。
【０００９】
また、本発明に係る半導体記憶装置は、アレイ状に配置されてそれぞれがデータを記憶する複数のメモリセル、これらメモリセルが接続されて書込データをメモリセルまで伝送する複数のビット線、及び前記ビット線と直交配置されて前記メモリセルを選択する複数のワード線を有するメモリセルアレイと、アドレスに基づいて前記ビット線を選択するビット線選択回路と、アドレスに基づいて前記ワード線を選択するワード線選択回路と、前記ビット線選択手段を介して前記ビット線に接続されて書込データを伝送するデータ線と、入力データに基づいて前記データ線を駆動するバッファ回路とを備えた半導体記憶装置において、前記バッファ回路は、データを取り込むメモリセルの位置に応じて前記データ線に入力される信号の振幅である駆動振幅が変更可能であり、前記バッファ回路は、常時活性状態の第１の駆動部と、前記データを取り込むメモリセルの位置に応じて活性状態となる第２の駆動部と、前記入力データのエッジをトリガとするワンショットパルス発生回路を備え、前記第２の駆動部は、前記データを取り込むメモリセルの位置に応じて、前記入力データが入力されている全期間で活性化される場合と、前記入力データが入力されている全期間のうちの一部の期間で前記ワンショットパルス発生回路の出力により活性化する場合のいずれかに制御されることにより、前記駆動振幅を変えるようにしたものであることを特徴とする。
【００１０】
この発明においては、バッファ回路が、データを書き込むメモリセルの位置に応じてデータ線への駆動振幅を切り替えるので、メモリセルの位置が遠い場合には駆動振幅を大きくし、近い場合には駆動振幅を小さくすることで、消費電流の低減と動作周波数の向上とを同時に図ることができる。より具体的な態様において、バッファ回路は、例えば書込を行うメモリセルが接続されるビット線及び／又はワード線の位置によって、その駆動振幅を切り替える。ビット線やワード線の位置は、アドレス又はそれをデコードした情報の少なくとも一部を参照することにより識別できる。バッファ回路は、同一のワード線若しくは同一のビット線に接続されたメモリセル間で、又はメモリセルアレイ内の全てのメモリセル間で、それらのデータ書換時間の差が少なくなるようにデータ線を駆動するものであることが望ましい。また、メモリセルアレイ及び前記バッファ回路が、それぞれ対をなすように設けられ、一方のバッファ回路の駆動振幅が小さいときに、他方のバッファ回路の駆動振幅が大きくなるように、同一タイミングでデータが書き込まれるメモリセルの位置が決定されていると、消費電流の最大値が抑えられるので、更に好ましい。
【００１１】
なお、バッファ回路の駆動振幅の切替は、例えば駆動対象に対する電流供給時間の制御により実現することができる。これを実現するには、例えば入力信号又は入力データのエッジをトリガとするワンショットパルス発生回路を設け、入力信号又は入力データが入力されている全期間で活性化される場合と、全期間のうちの一部をワンショットパルス発生回路の出力により活性化する場合とで、駆動対象への電流供給時間を変えて駆動振幅を変えるようにすれば良い。また、駆動対象を駆動するソースフォロワ回路を備えて、駆動振幅を抑えるときには、このソースフォロワ回路だけで駆動対象を駆動するようにしても良い。更に、低消費電力モードへ移行した場合には、駆動対象に拘わらず、その駆動振幅を小さくするようにしても良い。
【００１２】
【発明の実施の形態】
以下、図面を参照して、この発明の好ましい実施の形態について説明する。
図１は、この発明の第１の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
メモリセルアレイ１１は、アレイ状に配置されたデータを記憶する複数のメモリセルＭＣと、これらメモリセルＭＣが接続されて書き込むべきデータをメモリセルＭＣまで伝送する複数のビット線ＢＬと、これらビット線ＢＬと直交配置されてメモリセルＭＣを選択する複数のワード線ＷＬとを有する。このメモリセルアレイ１１は、ワード線ＷＬの延びる方向に、８つのセクションSEC0〜SEC7に分割されている。メモリセルＭＣに書き込むべき入力データDATA<0>は、グローバルライトバッファ１２によってグローバルデータ線１３に転送される。一方、カラムアドレスYの上位３ビットをセクションデコーダ１４でデコードして得られたセクション選択信号SEC<0:7>は、各セクション毎に配置されたローカルライトバッファ１５のうちの１つを活性化する。グローバルデータ線１３に転送されたデータは、セクション選択信号SEC<0:7>によって活性化されたローカルライトバッファ１５によって、カラムゲート１６で選択されたビット線ＢＬを介してメモリセルＭＣに書き込まれる。ビット線選択回路であるカラムゲート１６も、各セクションSEC0〜SEC7に対応して設けられ、カラムアドレスYの下位ビットをカラムデコーダ１７でデコードしたゲート選択信号により１つ（１組）のビット線ＢＬをローカルライトバッファ１５と接続する。また、ロウアドレスX<0:7>は、ロウデコーダ１８によってデコードされて１つのワード線ＷＬが選択される。
【００１３】
ここで、グローバルライトバッファ１２には、セクションデコーダ１４からのセクション選択信号SEC<0:7>のうち、SEC<0>とSEC<7>とが入力され、メモリセル１１のセクションSEC0に書込を行う場合と、セクションSEC1〜6に書込を行う場合と、セクションSEC7に書込を行う場合とで、駆動振幅をそれぞれ変えるようにしている。
図２は、グローバルライトバッファ１２の一例を示すブロック図である。入力データDATA<0>は、IN端子から入力され、インバータＩ１を介してＰチャネルＭＯＳトランジスタＭＰ２及びＮチャネルＭＯＳトランジスタＭＮ２からなるＣＭＯＳインバータに入力される。このＣＭＯＳインバータの出力線ＯＬは、グローバルデータ線１３につながるもので、この出力線ＯＬには、この出力線ＯＬを入力データDATA<0>に基づいて駆動するＮチャネルＭＯＳトランジスタＭＮ１と、出力線ＯＬを補強的に駆動するＰチャネルＭＯＳトランジスタＭＰ１とが接続されている。ＰチャネルＭＯＳトランジスタＭＰ１のゲートは、３入力ＮＡＮＤゲートＧ１の出力によって駆動される。３入力ＮＡＮＤゲートＧ１は、入力データDATA<0>を第１入力、反転されたセクション選択信号／SEC<7>（但し、／は負論理を示す。以下同じ）を第２入力、インバータＩ１，Ｉ２、２入力ＮＡＮＤゲートＧ２及びインバータＩ３，Ｉ４を介して遅延された入力データDATA<0>を第３入力とする。また、２入力ＮＡＮＤゲートＧ２は、インバータＩ２の出力を第１入力、反転されたセクション選択信号／SEC<0>を第３入力とする。
【００１４】
このように構成された半導体記憶装置では、グローバルライトバッファ１２から最も遠いセクションSEC0に書込を行うときには、セクション選択信号SEC<0>が“Ｈ”、セクション選択信号SEC<1>〜SEC<7>が“Ｌ”となるので、
２入力ＮＡＮＤゲートＧ２の出力が“Ｈ”に固定され、３入力ＮＡＮＤゲートＧ１は入力データDATA<0>を通過させる活性モードとなる。従って、この場合、出力線ＯＬは、トランジスタＭＰ１，ＭＮ１の両方を使用して大きな駆動振幅で駆動される。
【００１５】
一方、グローバルライトバッファ１２から最も近いセクションSEC7に書込を行うときには、セクション選択信号SEC<0>〜SEC<6>が“Ｌ”、セクション選択信号SEC<7>が“Ｈ”となるので、３入力ＮＡＮＤゲートＧ１の出力は“Ｈ”に固定され、トランジスタＭＰ１はオフ状態となる。このため、出力線ＯＬは、ソースフォロワするトランジスタＭＮ１のみを使用した小さな駆動振幅で駆動される。
【００１６】
更に、グローバルライトバッファ１２が中間のセクションSEC1〜SEC6に書込を行うときは、セクション選択信号SEC<0>，SEC<7>が共に“Ｌ”レベルとなるので、ＮＡＮＤゲートＧ１，Ｇ２は、共に活性化される。このとき、入力データDATA<0>は、ＮＡＮＤゲートＧ１にダイレクトに入力されると共に、インバータＩ１，Ｉ２，ＮＡＮＤゲートＧ２，インバータＩ３，Ｉ４を介してその反転データがＮＡＮＤゲートＧ１に少し遅れて入力されるので、これらのゲートでワンショットパルス発生回路が構成される。このワンショットパルス発生回路は、入力データをトリガとし、両パス間の伝搬遅延差に相当するパルス幅のパルスを出力する。この結果、出力線ＯＬは、上記パルス幅だけトランジスタＭＰ１，ＭＮ１の両方で駆動され、以後、トランジスタＭＮ１だけで駆動される。
【００１７】
このように、このグローバルライトバッファ１２によれば、データ線１３を駆動する際の駆動振幅は、最も遠いセクションSEC0に書込を行うときは大きく、一番近いセクションSEC7に書込を行うときは小さく、それ以外のセクションSEC1〜SEC6に書込を行うときはそれらの中間となっている。従って、これらの振幅をうまく調整することにより、動作周波数を低下させることなく、書込時の消費電流を低減することができる。
【００１８】
図３は、グローバルライトバッファ１２の他の構成例を示す回路図である。
この実施形態では、先の実施形態における２入力ＮＡＮＤゲートＧ２に代えて、インバータＩ２とＩ３との間に、インバータＩ５を接続している。インバータＩ５の入力端と電源端子との間にはＰチャネルＭＯＳトランジスタＭＰ３及び容量Ｃ１の直列回路が接続される。インバータＩ５の入力端と接地端子との間にはＮチャネルＭＯＳトランジスタＭＮ３及び容量Ｃ２の直列回路が接続される。更に、インバータＩ５の出力端と電源端子との間にはＰチャネルＭＯＳトランジスタＭＰ４及び容量Ｃ３の直列回路が接続される。インバータＩ５の出力端と接地端子との間にはＮチャネルＭＯＳトランジスタＭＮ４及び容量Ｃ４の直列回路が接続される。
【００１９】
この構成によれば、グローバルライトバッファ１２から最も遠いセクションSEC0に書込を行うときには、セクション選択信号SEC<0>が“Ｈ”、セクション選択信号SEC<1>〜SEC<7>が“Ｌ”となるので、トランジスタＭＰ３，ＭＮ３，ＭＰ４，ＭＮ４は、いずれもオン状態となる。これにより、インバータＩ１〜Ｉ５での信号伝搬遅延は最大になる。このため、インバータＩ１〜Ｉ５及びＮＡＮＤゲートＧ１で構成されるワンショットパルス発生回路からの出力パルスのパルス幅は、最大になる。
【００２０】
また、グローバルライトバッファ１２から最も近いセクションSEC7に書込を行うときには、セクション選択信号SEC<0>〜SEC<6>が“Ｌ”、セクション選択信号SEC<7>が“Ｈ”となるので、トランジスタＭＰ３，ＭＮ３，ＭＰ４，ＭＮ４は、いずれもオフ状態となる。これにより、容量Ｃ１〜Ｃ４がインバータＩ５の入出力端に接続され、インバータＩ１〜Ｉ５での信号伝搬遅延は最小になる。このため、インバータＩ１〜Ｉ５及びＮＡＮＤゲートＧ１で構成されるワンショットパルス発生回路からの出力パルスのパルス幅は、最小になる。
【００２１】
更に、グローバルライトバッファ１２が中間のセクションSEC1〜SEC6に書込を行うときは、セクション選択信号SEC<0>，SEC<7>が共に“Ｌ”レベルとなるので、トランジスタＭＮ３，ＭＮ４のみがオン状態となり、容量Ｃ２，Ｃ４のみがインバータＩ５の入出力端に接続される。このためインバータＩ１〜Ｉ５及びＮＡＮＤゲートＧ１で構成されるワンショットパルス発生回路からの出力パルスのパルス幅は、中間の値になる。
このように、書込を行うセクションによって、トランジスタＭＰ１を駆動する駆動パルスのパルス幅を変えることにより、動作周波数を低下させることなく、書込時の消費電流を低減することができる。なお、ここではカラムアドレスYをセクションデコーダ１４でデコードしたセクション選択信号をグローバルライトバッファ１２に入力して駆動振幅を切り替えたが、デコード前のカラムアドレスYの少なくとも一部を入力して駆動振幅を切り替えるようにしても良い。
【００２２】
図４は、本発明の第２の実施形態を示す半導体記憶装置のブロック図である。先の実施形態では、データを書き込むセクション、即ちデータを伝送するビット線ＢＬの位置によってグローバルライトバッファ１２の駆動振幅を切り替えたが、この実施形態では、選択するワード線ＷＬの位置によってグローバルライトバッファ２１の駆動振幅を切り替えるようにようにしている。この実施形態では、ワード線ＷＬを選択するロウアドレスX<0:7>のうち上位２ビットのアドレスX<6>，<7>がグローバルライトバッファ２１に入力されている。他の構成については、図１と同様である。
【００２３】
グローバルライトバッファ２１は、例えば図５に示すように構成することができる。この回路は、図２の回路を変形した回路で、３入力ＮＡＮＤゲートＧ１の第２入力として、アドレス／X<6>，／X<7>のＮＡＮＤゲートＧ３によるＮＡＮＤ出力を与えると共に、２入力ＮＡＮＤゲートＧ２の第２入力として、アドレスX<6>，X<7>のＮＡＮＤゲートＧ４によるＮＡＮＤ出力を与えるようにしたものである。
【００２４】
この回路によれば、ロウアドレスX<6>，X<7>が共に“Ｈ”のとき、即ち図４におけるメモリセルアレイ１１の上方１／４の領域Ａに対して書込を行う場合には、ＮＡＮＤゲートＧ３及びインバータＩ４の出力が共に“Ｈ”に固定されるので、出力線ＯＬは、トランジスタＭＰ１，ＭＮ１の両方を使用して大きな駆動振幅で駆動されることになる。また、ロウアドレスX<6>，X<7>が共に“Ｌ”のとき、即ち図４におけるメモリセルアレイ１１の下方１／４の領域Ｂに対して書込を行う場合には、ＮＡＮＤゲートＧ３の出力が“Ｌ”、ＮＡＮＤゲートＧ１の出力が“Ｈ”に固定されるので、出力線ＯＬは、トランジスタＭＮ１のみを使用して小さな駆動振幅で駆動されることになる。更に、ロウアドレスX<6>，X<7>のいずれか一方が“Ｌ”であるとき、即ち図４におけるメモリセルアレイ１１の中央１／２の領域Ｃに対して書込を行う場合には、ＮＡＮＤゲートＧ３，Ｇ４の出力は、いずれも“Ｈ”に固定されるので、ワンショットパルス発生回路が形成されて、トランジスタＭＰ１がパルス駆動される中間モードとなる。なお、この実施形態では、ロウデコーダ１８に入力されるロウアドレスXをグローバルライトバッファ２１に入力して駆動振幅を切り替えたが、ロウデコーダ１８の出力の少なくとも一部を入力して駆動振幅を切り替えるようにしても良い。
【００２５】
図６は、本発明の第３の実施形態を示すブロック図である。
この実施形態では、メモリセルアレイ１１ａ，１１ｂ、グローバルライトバッファ１２ａ，１２ｂ、グローバルデータ線１３ａ，１３ｂ、ローカルライトバッファ１５ａ，１５ｂ等がそれぞれ対をなすように設けられており、グローバルライトバッファ１２ａ，１２ｂを、メモリセルアレイ１１ａ，１１ｂ間の位置に配置すると共に、同時に書き込まれるメモリセルＭＣａ，ＭＣｂをメモリセルアレイ１１ａ，１１ｂ内で対応する位置となるように配置することにより、一方のバッファ１２ａの駆動振幅を大きくしたときに、他方のバッファ１２ｂの駆動振幅を小さくすることができる。これにより、消費電流値の最大値を抑えて、電源電圧の変動も抑えることが出来る。
【００２６】
図７は、一般的なゲート回路がチップ内に散在する半導体装置に本発明を適用した第４の実施形態を示す図である。
インバータＢ０，Ｂ１を駆動するバッファＢＢは、選択信号BSELECTによってその駆動振幅を変更する。即ち、バッファＢＢからの距離が近いインバータＢ０を駆動するときは駆動振幅を小さくし、バッファＢＢからの距離が遠いインバータＢ１を駆動するときは駆動振幅を大きくする。バッファＢＢとしては、例えば図８に示すような回路を使用することができる。入力信号INをバッファリングするＰチャネルＭＯＳトランジスタＭＰ５及びＮチャネルＭＯＳトランジスタＭＮ５からなるＣＭＯＳインバータの電源側には、ＰチャネルＭＯＳトランジスタＭＰ６と、ソースフォロワのＮチャネルＭＯＳトランジスタＭＮ６の並列回路が介挿されている。選択信号BSELECTが“Ｈ”のときには、トランジスタＭＰ６がオフ、トランジスタＭＮ６がオンとなるので、ＣＭＯＳインバータは小振幅駆動される。一方、選択信号BSELECTが“Ｌ”のときには、駆動能力の大きなトランジスタＭＰ６がオン、駆動能力の小さなトランジスタＭＮ６がオフとなるので、ＣＭＯＳインバータは大振幅駆動される。
この実施形態では、インバータＢ０は、インバータＢ１よりもバッファＢＢの近くに存在するので、駆動振幅を小さくした場合でも、適当な振幅を選べば、信号伝搬遅延をインバータＢ１までのそれと等しくすることができる。
【００２７】
図９は、本発明の第５の実施形態を示す図である。
この例では、インバータＢ１につながるパスがクリティカルパスであり、インバータＢ０につながるパスがクリティカルパスでない場合を示している。バッファＢＢは、図８に示したものを使用する。この回路では、インバータＢ０側を駆動するときには、選択信号BSELECTを“Ｈ”にして小振幅駆動し、インバータＢ０側を駆動するときには、選択信号BSELECTを“Ｌ”にして大振幅駆動する。これにより、クリティカルパスにないゲート回路を駆動する場合には、駆動振幅を抑えることができるので、サイクルタイムを悪化させずに消費電力を低減することができる。
【００２８】
図１０は、本発明の第６の実施形態を示す図である。
この実施形態では、半導体装置が低消費電力モードを有する場合、低消費電力モードでは、駆動するゲート回路に拘わらず、小振幅駆動するようにしたものである。即ち、選択信号BSELECTは、インバータＩ６を介して２入力ＮＡＮＤゲートＧ５に入力されている。一方、通常モードで“Ｈ”、低消費電力モードで“Ｌ”となる低消費電力モード信号／LowPowerは、２入力ＮＡＮＤゲートＧ５の他方の入力として与えられている。これにより、低消費電力モード信号／LowPowerが“Ｌ”のときは、選択信号BSELECTの値に拘わらず、ゲートＧ５の出力は常に“Ｈ”となって、小振幅駆動モードとなる。これにより、消費電力の低減を図ることができる。
【００２９】
【発明の効果】
以上述べたようにこの発明によれば、バッファ回路が駆動するゲート回路に応じてその駆動振幅を切り替えるので、例えばゲート回路までの信号の長さが長いときは駆動振幅を大きくし、短いときは駆動振幅を小さくしたり、ゲート回路がクリティカルパスにあるときには駆動振幅を大きくし、クリティカルパスにないときには駆動振幅を小さくするというように、信号の伝搬遅延が大きいゲート回路を駆動するときのみ、その駆動振幅を大きくすることで、消費電流の低減と動作周波数の向上とを同時に図ることができるという効果を奏する。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る半導体記憶装置のブロック図である。
【図２】 同半導体記憶装置のグローバルライトバッファの一例を示す回路図である。
【図３】 同半導体記憶装置のグローバルライトバッファの他の例を示す回路図である。
【図４】 本発明の第２の実施形態に係る半導体記憶装置のブロック図である。
【図５】 同半導体記憶装置のグローバルライトバッファの一例を示す回路図である。
【図６】 本発明の第３の実施形態に係る半導体記憶装置のブロック図である。
【図７】 本発明の第４の実施形態に係る半導体装置のブロック図である。
【図８】 同半導体装置のバッファの一例を示す回路図である。
【図９】 本発明の第５の実施形態に係る半導体装置のブロック図である。
【図１０】 本発明の第６の実施形態に係る半導体装置のブロック図である。
【図１１】 従来の半導体記憶装置のブロック図である。
【符号の説明】
１，１１…メモリセルアレイ、２，１２，２１…グローバルライトバッファ、３，１３…グローバルデータ線、４，１５…ローカルライトバッファ、１４…セクションデコーダ、１６…カラムゲート、１７…カラムデコーダ、１８…ロウデコーダ。
【発明の属する技術分野】
本発明は、半導体集積回路内に散在する複数のゲート回路を選択的に駆動するバッファ回路を内蔵した半導体装置及び半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体チップ内に散在する複数のゲート回路を１つのバッファ回路によって選択的に駆動する場合、バッファ回路の駆動能力は、最も信号伝搬遅延の大きいパスにおける信号伝搬遅延と消費電流値との兼ね合いによって決定される。即ち、信号伝搬遅延を少なくするためには、バッファ回路の駆動電流を大きくすればよいが、通常はバッファ回路が目的とする動作周波数を下回らず、且つ消費電流値が規定値を上回らないように設計される必要がある。
【０００３】
図１１は、この種のバッファ回路を内蔵した従来の半導体記憶装置の概略図である。
図示しないメモリセルをアレイ状に配列してなるメモリセルアレイ１は、８つのセクションSEC0〜SEC7に分割されている。メモリセルに書き込むべき入力データDATA<0>は、グローバルライトバッファ２によってグローバルデータ線３に転送される。一方、アドレスの上位３ビットをデコードして得られた書き込むセクションを選択する信号SEC<0:7>は、各セクション毎に配置されたローカルライトバッファ４のうちの１つを活性化する。グローバルデータ線３に転送されたデータは、信号SEC<0:7>によって活性化されたローカルライトバッファ４によってメモリセルに書き込まれる。ここで、グローバルデータ線３を駆動するグローバルライトバッファ２は、最も遠いセクションSEC<0>へのデータ書込時のデータ伝搬遅延が、書込動作周波数に対応した規定値を下回ることがないように、その駆動振幅が設定される。
【０００４】
【発明が解決しようとする課題】
ところで、グローバルライトバッファ２が駆動するグローバルデータ線３には、多数のローカルライトバッファ４が接続され信号線も長いので、その配線抵抗や配線容量、更にはＭＯＳトランジスタのゲート容量等は非常に大きな値となっている。このため、書込動作周波数を低下させないためには、負荷の充放電電流を非常に大きな値に設定しなければならず、消費電流の増加は避けられないという問題がある。この問題は、特に半導体記憶装置に限ったものではなく、静電容量や配線抵抗が大きく、接続されるゲート回路が信号線上で散在している半導体装置全般について生じている。殊に近年、動作周波数や並列処理度の向上により、半導体装置の消費電流は増加傾向にあり、消費電流をいかに削減するかが今後益々重要な問題となる。
【０００５】
本発明は、このような問題点に鑑みなされたもので、消費電流の低減と動作周波数の向上とを同時に図ることができる半導体装置及び半導体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
また、本発明に係る半導体装置は、複数のゲート回路と、これらのゲート回路を同一の信号線を介して選択的に駆動するバッファ回路とを備えた半導体装置において、前記バッファ回路は、駆動する前記ゲート回路を特定する信号を入力し、この信号に基づいて、駆動する前記ゲート回路に応じて前記信号線に入力される信号の振幅である駆動振幅を変更可能であり、前記バッファ回路は、常時活性状態の第１の駆動部と、前記駆動する前記ゲート回路を特定する信号に応じて活性状態となる第２の駆動部と、前記バッファ回路の入力信号のエッジをトリガとするワンショットパルス発生回路を備え、前記第２の駆動部は、前記駆動する前記ゲート回路を特定する信号に応じて、前記入力信号が入力されている全期間で活性化される場合と、前記入力信号が入力されている全期間のうちの一部の期間で前記ワンショットパルス発生回路の出力により活性化する場合のいずれかに制御されることにより、前記駆動振幅を変えるようにしたものであることを特徴とする。
【０００８】
これらの発明においては、バッファ回路が駆動するゲート回路に応じてその駆動振幅を切り替えるので、例えばゲート回路までの信号の長さが長いときは駆動振幅を大きくし、短いときは駆動振幅を小さくしたり、ゲート回路がクリティカルパスにあるときには駆動振幅を大きくし、クリティカルパスにないときには駆動振幅を小さくするというように、信号の伝搬遅延が大きいパスを駆動するときのみ、その駆動振幅を大きくすることで、消費電流の低減と動作周波数の向上とを同時に図ることができる。
【０００９】
また、本発明に係る半導体記憶装置は、アレイ状に配置されてそれぞれがデータを記憶する複数のメモリセル、これらメモリセルが接続されて書込データをメモリセルまで伝送する複数のビット線、及び前記ビット線と直交配置されて前記メモリセルを選択する複数のワード線を有するメモリセルアレイと、アドレスに基づいて前記ビット線を選択するビット線選択回路と、アドレスに基づいて前記ワード線を選択するワード線選択回路と、前記ビット線選択手段を介して前記ビット線に接続されて書込データを伝送するデータ線と、入力データに基づいて前記データ線を駆動するバッファ回路とを備えた半導体記憶装置において、前記バッファ回路は、データを取り込むメモリセルの位置に応じて前記データ線に入力される信号の振幅である駆動振幅が変更可能であり、前記バッファ回路は、常時活性状態の第１の駆動部と、前記データを取り込むメモリセルの位置に応じて活性状態となる第２の駆動部と、前記入力データのエッジをトリガとするワンショットパルス発生回路を備え、前記第２の駆動部は、前記データを取り込むメモリセルの位置に応じて、前記入力データが入力されている全期間で活性化される場合と、前記入力データが入力されている全期間のうちの一部の期間で前記ワンショットパルス発生回路の出力により活性化する場合のいずれかに制御されることにより、前記駆動振幅を変えるようにしたものであることを特徴とする。
【００１０】
この発明においては、バッファ回路が、データを書き込むメモリセルの位置に応じてデータ線への駆動振幅を切り替えるので、メモリセルの位置が遠い場合には駆動振幅を大きくし、近い場合には駆動振幅を小さくすることで、消費電流の低減と動作周波数の向上とを同時に図ることができる。より具体的な態様において、バッファ回路は、例えば書込を行うメモリセルが接続されるビット線及び／又はワード線の位置によって、その駆動振幅を切り替える。ビット線やワード線の位置は、アドレス又はそれをデコードした情報の少なくとも一部を参照することにより識別できる。バッファ回路は、同一のワード線若しくは同一のビット線に接続されたメモリセル間で、又はメモリセルアレイ内の全てのメモリセル間で、それらのデータ書換時間の差が少なくなるようにデータ線を駆動するものであることが望ましい。また、メモリセルアレイ及び前記バッファ回路が、それぞれ対をなすように設けられ、一方のバッファ回路の駆動振幅が小さいときに、他方のバッファ回路の駆動振幅が大きくなるように、同一タイミングでデータが書き込まれるメモリセルの位置が決定されていると、消費電流の最大値が抑えられるので、更に好ましい。
【００１１】
なお、バッファ回路の駆動振幅の切替は、例えば駆動対象に対する電流供給時間の制御により実現することができる。これを実現するには、例えば入力信号又は入力データのエッジをトリガとするワンショットパルス発生回路を設け、入力信号又は入力データが入力されている全期間で活性化される場合と、全期間のうちの一部をワンショットパルス発生回路の出力により活性化する場合とで、駆動対象への電流供給時間を変えて駆動振幅を変えるようにすれば良い。また、駆動対象を駆動するソースフォロワ回路を備えて、駆動振幅を抑えるときには、このソースフォロワ回路だけで駆動対象を駆動するようにしても良い。更に、低消費電力モードへ移行した場合には、駆動対象に拘わらず、その駆動振幅を小さくするようにしても良い。
【００１２】
【発明の実施の形態】
以下、図面を参照して、この発明の好ましい実施の形態について説明する。
図１は、この発明の第１の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
メモリセルアレイ１１は、アレイ状に配置されたデータを記憶する複数のメモリセルＭＣと、これらメモリセルＭＣが接続されて書き込むべきデータをメモリセルＭＣまで伝送する複数のビット線ＢＬと、これらビット線ＢＬと直交配置されてメモリセルＭＣを選択する複数のワード線ＷＬとを有する。このメモリセルアレイ１１は、ワード線ＷＬの延びる方向に、８つのセクションSEC0〜SEC7に分割されている。メモリセルＭＣに書き込むべき入力データDATA<0>は、グローバルライトバッファ１２によってグローバルデータ線１３に転送される。一方、カラムアドレスYの上位３ビットをセクションデコーダ１４でデコードして得られたセクション選択信号SEC<0:7>は、各セクション毎に配置されたローカルライトバッファ１５のうちの１つを活性化する。グローバルデータ線１３に転送されたデータは、セクション選択信号SEC<0:7>によって活性化されたローカルライトバッファ１５によって、カラムゲート１６で選択されたビット線ＢＬを介してメモリセルＭＣに書き込まれる。ビット線選択回路であるカラムゲート１６も、各セクションSEC0〜SEC7に対応して設けられ、カラムアドレスYの下位ビットをカラムデコーダ１７でデコードしたゲート選択信号により１つ（１組）のビット線ＢＬをローカルライトバッファ１５と接続する。また、ロウアドレスX<0:7>は、ロウデコーダ１８によってデコードされて１つのワード線ＷＬが選択される。
【００１３】
ここで、グローバルライトバッファ１２には、セクションデコーダ１４からのセクション選択信号SEC<0:7>のうち、SEC<0>とSEC<7>とが入力され、メモリセル１１のセクションSEC0に書込を行う場合と、セクションSEC1〜6に書込を行う場合と、セクションSEC7に書込を行う場合とで、駆動振幅をそれぞれ変えるようにしている。
図２は、グローバルライトバッファ１２の一例を示すブロック図である。入力データDATA<0>は、IN端子から入力され、インバータＩ１を介してＰチャネルＭＯＳトランジスタＭＰ２及びＮチャネルＭＯＳトランジスタＭＮ２からなるＣＭＯＳインバータに入力される。このＣＭＯＳインバータの出力線ＯＬは、グローバルデータ線１３につながるもので、この出力線ＯＬには、この出力線ＯＬを入力データDATA<0>に基づいて駆動するＮチャネルＭＯＳトランジスタＭＮ１と、出力線ＯＬを補強的に駆動するＰチャネルＭＯＳトランジスタＭＰ１とが接続されている。ＰチャネルＭＯＳトランジスタＭＰ１のゲートは、３入力ＮＡＮＤゲートＧ１の出力によって駆動される。３入力ＮＡＮＤゲートＧ１は、入力データDATA<0>を第１入力、反転されたセクション選択信号／SEC<7>（但し、／は負論理を示す。以下同じ）を第２入力、インバータＩ１，Ｉ２、２入力ＮＡＮＤゲートＧ２及びインバータＩ３，Ｉ４を介して遅延された入力データDATA<0>を第３入力とする。また、２入力ＮＡＮＤゲートＧ２は、インバータＩ２の出力を第１入力、反転されたセクション選択信号／SEC<0>を第３入力とする。
【００１４】
このように構成された半導体記憶装置では、グローバルライトバッファ１２から最も遠いセクションSEC0に書込を行うときには、セクション選択信号SEC<0>が“Ｈ”、セクション選択信号SEC<1>〜SEC<7>が“Ｌ”となるので、
２入力ＮＡＮＤゲートＧ２の出力が“Ｈ”に固定され、３入力ＮＡＮＤゲートＧ１は入力データDATA<0>を通過させる活性モードとなる。従って、この場合、出力線ＯＬは、トランジスタＭＰ１，ＭＮ１の両方を使用して大きな駆動振幅で駆動される。
【００１５】
一方、グローバルライトバッファ１２から最も近いセクションSEC7に書込を行うときには、セクション選択信号SEC<0>〜SEC<6>が“Ｌ”、セクション選択信号SEC<7>が“Ｈ”となるので、３入力ＮＡＮＤゲートＧ１の出力は“Ｈ”に固定され、トランジスタＭＰ１はオフ状態となる。このため、出力線ＯＬは、ソースフォロワするトランジスタＭＮ１のみを使用した小さな駆動振幅で駆動される。
【００１６】
更に、グローバルライトバッファ１２が中間のセクションSEC1〜SEC6に書込を行うときは、セクション選択信号SEC<0>，SEC<7>が共に“Ｌ”レベルとなるので、ＮＡＮＤゲートＧ１，Ｇ２は、共に活性化される。このとき、入力データDATA<0>は、ＮＡＮＤゲートＧ１にダイレクトに入力されると共に、インバータＩ１，Ｉ２，ＮＡＮＤゲートＧ２，インバータＩ３，Ｉ４を介してその反転データがＮＡＮＤゲートＧ１に少し遅れて入力されるので、これらのゲートでワンショットパルス発生回路が構成される。このワンショットパルス発生回路は、入力データをトリガとし、両パス間の伝搬遅延差に相当するパルス幅のパルスを出力する。この結果、出力線ＯＬは、上記パルス幅だけトランジスタＭＰ１，ＭＮ１の両方で駆動され、以後、トランジスタＭＮ１だけで駆動される。
【００１７】
このように、このグローバルライトバッファ１２によれば、データ線１３を駆動する際の駆動振幅は、最も遠いセクションSEC0に書込を行うときは大きく、一番近いセクションSEC7に書込を行うときは小さく、それ以外のセクションSEC1〜SEC6に書込を行うときはそれらの中間となっている。従って、これらの振幅をうまく調整することにより、動作周波数を低下させることなく、書込時の消費電流を低減することができる。
【００１８】
図３は、グローバルライトバッファ１２の他の構成例を示す回路図である。
この実施形態では、先の実施形態における２入力ＮＡＮＤゲートＧ２に代えて、インバータＩ２とＩ３との間に、インバータＩ５を接続している。インバータＩ５の入力端と電源端子との間にはＰチャネルＭＯＳトランジスタＭＰ３及び容量Ｃ１の直列回路が接続される。インバータＩ５の入力端と接地端子との間にはＮチャネルＭＯＳトランジスタＭＮ３及び容量Ｃ２の直列回路が接続される。更に、インバータＩ５の出力端と電源端子との間にはＰチャネルＭＯＳトランジスタＭＰ４及び容量Ｃ３の直列回路が接続される。インバータＩ５の出力端と接地端子との間にはＮチャネルＭＯＳトランジスタＭＮ４及び容量Ｃ４の直列回路が接続される。
【００１９】
この構成によれば、グローバルライトバッファ１２から最も遠いセクションSEC0に書込を行うときには、セクション選択信号SEC<0>が“Ｈ”、セクション選択信号SEC<1>〜SEC<7>が“Ｌ”となるので、トランジスタＭＰ３，ＭＮ３，ＭＰ４，ＭＮ４は、いずれもオン状態となる。これにより、インバータＩ１〜Ｉ５での信号伝搬遅延は最大になる。このため、インバータＩ１〜Ｉ５及びＮＡＮＤゲートＧ１で構成されるワンショットパルス発生回路からの出力パルスのパルス幅は、最大になる。
【００２０】
また、グローバルライトバッファ１２から最も近いセクションSEC7に書込を行うときには、セクション選択信号SEC<0>〜SEC<6>が“Ｌ”、セクション選択信号SEC<7>が“Ｈ”となるので、トランジスタＭＰ３，ＭＮ３，ＭＰ４，ＭＮ４は、いずれもオフ状態となる。これにより、容量Ｃ１〜Ｃ４がインバータＩ５の入出力端に接続され、インバータＩ１〜Ｉ５での信号伝搬遅延は最小になる。このため、インバータＩ１〜Ｉ５及びＮＡＮＤゲートＧ１で構成されるワンショットパルス発生回路からの出力パルスのパルス幅は、最小になる。
【００２１】
更に、グローバルライトバッファ１２が中間のセクションSEC1〜SEC6に書込を行うときは、セクション選択信号SEC<0>，SEC<7>が共に“Ｌ”レベルとなるので、トランジスタＭＮ３，ＭＮ４のみがオン状態となり、容量Ｃ２，Ｃ４のみがインバータＩ５の入出力端に接続される。このためインバータＩ１〜Ｉ５及びＮＡＮＤゲートＧ１で構成されるワンショットパルス発生回路からの出力パルスのパルス幅は、中間の値になる。
このように、書込を行うセクションによって、トランジスタＭＰ１を駆動する駆動パルスのパルス幅を変えることにより、動作周波数を低下させることなく、書込時の消費電流を低減することができる。なお、ここではカラムアドレスYをセクションデコーダ１４でデコードしたセクション選択信号をグローバルライトバッファ１２に入力して駆動振幅を切り替えたが、デコード前のカラムアドレスYの少なくとも一部を入力して駆動振幅を切り替えるようにしても良い。
【００２２】
図４は、本発明の第２の実施形態を示す半導体記憶装置のブロック図である。先の実施形態では、データを書き込むセクション、即ちデータを伝送するビット線ＢＬの位置によってグローバルライトバッファ１２の駆動振幅を切り替えたが、この実施形態では、選択するワード線ＷＬの位置によってグローバルライトバッファ２１の駆動振幅を切り替えるようにようにしている。この実施形態では、ワード線ＷＬを選択するロウアドレスX<0:7>のうち上位２ビットのアドレスX<6>，<7>がグローバルライトバッファ２１に入力されている。他の構成については、図１と同様である。
【００２３】
グローバルライトバッファ２１は、例えば図５に示すように構成することができる。この回路は、図２の回路を変形した回路で、３入力ＮＡＮＤゲートＧ１の第２入力として、アドレス／X<6>，／X<7>のＮＡＮＤゲートＧ３によるＮＡＮＤ出力を与えると共に、２入力ＮＡＮＤゲートＧ２の第２入力として、アドレスX<6>，X<7>のＮＡＮＤゲートＧ４によるＮＡＮＤ出力を与えるようにしたものである。
【００２４】
この回路によれば、ロウアドレスX<6>，X<7>が共に“Ｈ”のとき、即ち図４におけるメモリセルアレイ１１の上方１／４の領域Ａに対して書込を行う場合には、ＮＡＮＤゲートＧ３及びインバータＩ４の出力が共に“Ｈ”に固定されるので、出力線ＯＬは、トランジスタＭＰ１，ＭＮ１の両方を使用して大きな駆動振幅で駆動されることになる。また、ロウアドレスX<6>，X<7>が共に“Ｌ”のとき、即ち図４におけるメモリセルアレイ１１の下方１／４の領域Ｂに対して書込を行う場合には、ＮＡＮＤゲートＧ３の出力が“Ｌ”、ＮＡＮＤゲートＧ１の出力が“Ｈ”に固定されるので、出力線ＯＬは、トランジスタＭＮ１のみを使用して小さな駆動振幅で駆動されることになる。更に、ロウアドレスX<6>，X<7>のいずれか一方が“Ｌ”であるとき、即ち図４におけるメモリセルアレイ１１の中央１／２の領域Ｃに対して書込を行う場合には、ＮＡＮＤゲートＧ３，Ｇ４の出力は、いずれも“Ｈ”に固定されるので、ワンショットパルス発生回路が形成されて、トランジスタＭＰ１がパルス駆動される中間モードとなる。なお、この実施形態では、ロウデコーダ１８に入力されるロウアドレスXをグローバルライトバッファ２１に入力して駆動振幅を切り替えたが、ロウデコーダ１８の出力の少なくとも一部を入力して駆動振幅を切り替えるようにしても良い。
【００２５】
図６は、本発明の第３の実施形態を示すブロック図である。
この実施形態では、メモリセルアレイ１１ａ，１１ｂ、グローバルライトバッファ１２ａ，１２ｂ、グローバルデータ線１３ａ，１３ｂ、ローカルライトバッファ１５ａ，１５ｂ等がそれぞれ対をなすように設けられており、グローバルライトバッファ１２ａ，１２ｂを、メモリセルアレイ１１ａ，１１ｂ間の位置に配置すると共に、同時に書き込まれるメモリセルＭＣａ，ＭＣｂをメモリセルアレイ１１ａ，１１ｂ内で対応する位置となるように配置することにより、一方のバッファ１２ａの駆動振幅を大きくしたときに、他方のバッファ１２ｂの駆動振幅を小さくすることができる。これにより、消費電流値の最大値を抑えて、電源電圧の変動も抑えることが出来る。
【００２６】
図７は、一般的なゲート回路がチップ内に散在する半導体装置に本発明を適用した第４の実施形態を示す図である。
インバータＢ０，Ｂ１を駆動するバッファＢＢは、選択信号BSELECTによってその駆動振幅を変更する。即ち、バッファＢＢからの距離が近いインバータＢ０を駆動するときは駆動振幅を小さくし、バッファＢＢからの距離が遠いインバータＢ１を駆動するときは駆動振幅を大きくする。バッファＢＢとしては、例えば図８に示すような回路を使用することができる。入力信号INをバッファリングするＰチャネルＭＯＳトランジスタＭＰ５及びＮチャネルＭＯＳトランジスタＭＮ５からなるＣＭＯＳインバータの電源側には、ＰチャネルＭＯＳトランジスタＭＰ６と、ソースフォロワのＮチャネルＭＯＳトランジスタＭＮ６の並列回路が介挿されている。選択信号BSELECTが“Ｈ”のときには、トランジスタＭＰ６がオフ、トランジスタＭＮ６がオンとなるので、ＣＭＯＳインバータは小振幅駆動される。一方、選択信号BSELECTが“Ｌ”のときには、駆動能力の大きなトランジスタＭＰ６がオン、駆動能力の小さなトランジスタＭＮ６がオフとなるので、ＣＭＯＳインバータは大振幅駆動される。
この実施形態では、インバータＢ０は、インバータＢ１よりもバッファＢＢの近くに存在するので、駆動振幅を小さくした場合でも、適当な振幅を選べば、信号伝搬遅延をインバータＢ１までのそれと等しくすることができる。
【００２７】
図９は、本発明の第５の実施形態を示す図である。
この例では、インバータＢ１につながるパスがクリティカルパスであり、インバータＢ０につながるパスがクリティカルパスでない場合を示している。バッファＢＢは、図８に示したものを使用する。この回路では、インバータＢ０側を駆動するときには、選択信号BSELECTを“Ｈ”にして小振幅駆動し、インバータＢ０側を駆動するときには、選択信号BSELECTを“Ｌ”にして大振幅駆動する。これにより、クリティカルパスにないゲート回路を駆動する場合には、駆動振幅を抑えることができるので、サイクルタイムを悪化させずに消費電力を低減することができる。
【００２８】
図１０は、本発明の第６の実施形態を示す図である。
この実施形態では、半導体装置が低消費電力モードを有する場合、低消費電力モードでは、駆動するゲート回路に拘わらず、小振幅駆動するようにしたものである。即ち、選択信号BSELECTは、インバータＩ６を介して２入力ＮＡＮＤゲートＧ５に入力されている。一方、通常モードで“Ｈ”、低消費電力モードで“Ｌ”となる低消費電力モード信号／LowPowerは、２入力ＮＡＮＤゲートＧ５の他方の入力として与えられている。これにより、低消費電力モード信号／LowPowerが“Ｌ”のときは、選択信号BSELECTの値に拘わらず、ゲートＧ５の出力は常に“Ｈ”となって、小振幅駆動モードとなる。これにより、消費電力の低減を図ることができる。
【００２９】
【発明の効果】
以上述べたようにこの発明によれば、バッファ回路が駆動するゲート回路に応じてその駆動振幅を切り替えるので、例えばゲート回路までの信号の長さが長いときは駆動振幅を大きくし、短いときは駆動振幅を小さくしたり、ゲート回路がクリティカルパスにあるときには駆動振幅を大きくし、クリティカルパスにないときには駆動振幅を小さくするというように、信号の伝搬遅延が大きいゲート回路を駆動するときのみ、その駆動振幅を大きくすることで、消費電流の低減と動作周波数の向上とを同時に図ることができるという効果を奏する。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る半導体記憶装置のブロック図である。
【図２】 同半導体記憶装置のグローバルライトバッファの一例を示す回路図である。
【図３】 同半導体記憶装置のグローバルライトバッファの他の例を示す回路図である。
【図４】 本発明の第２の実施形態に係る半導体記憶装置のブロック図である。
【図５】 同半導体記憶装置のグローバルライトバッファの一例を示す回路図である。
【図６】 本発明の第３の実施形態に係る半導体記憶装置のブロック図である。
【図７】 本発明の第４の実施形態に係る半導体装置のブロック図である。
【図８】 同半導体装置のバッファの一例を示す回路図である。
【図９】 本発明の第５の実施形態に係る半導体装置のブロック図である。
【図１０】 本発明の第６の実施形態に係る半導体装置のブロック図である。
【図１１】 従来の半導体記憶装置のブロック図である。
【符号の説明】
１，１１…メモリセルアレイ、２，１２，２１…グローバルライトバッファ、３，１３…グローバルデータ線、４，１５…ローカルライトバッファ、１４…セクションデコーダ、１６…カラムゲート、１７…カラムデコーダ、１８…ロウデコーダ。
Claims (10)
- 複数のゲート回路と、
これらのゲート回路を同一の信号線を介して選択的に駆動するバッファ回路とを備えた半導体装置において、
前記バッファ回路は、駆動する前記ゲート回路を特定する信号に基づいて、駆動する前記ゲート回路に応じて前記信号線に入力される信号の振幅である駆動振幅を変更可能であり、
前記バッファ回路は、常時活性状態の第１の駆動部と、前記駆動する前記ゲート回路を特定する信号に応じて活性状態となる第２の駆動部と、前記バッファ回路の入力信号のエッジをトリガとするワンショットパルス発生回路を備え、
前記第２の駆動部は、前記駆動する前記ゲート回路を特定する信号に応じて、前記入力信号が入力されている全期間で活性化される場合と、前記入力信号が入力されている全期間のうちの一部の期間で前記ワンショットパルス発生回路の出力により活性化する場合のいずれかに制御されることにより、前記駆動振幅を変えるようにしたものである
ことを特徴とする半導体装置。 - 前記バッファ回路は、前記ゲート回路までの距離が長いときにはその駆動振幅を大きくし、前記ゲート回路までの距離が短いときにはその駆動振幅を小さくするように切り替えられるものである
ことを特徴とする請求項１記載の半導体装置。 - アレイ状に配置されてそれぞれがデータを記憶する複数のメモリセル、これらメモリセルが接続されて書込データをメモリセルまで伝送する複数のビット線、及び前記ビット線と直交配置されて前記メモリセルを選択する複数のワード線を有するメモリセルアレイと、
アドレスに基づいて前記ビット線を選択するビット線選択回路と、
アドレスに基づいて前記ワード線を選択するワード線選択回路と、
前記ビット線選択手段を介して前記ビット線に接続されて書込データを伝送するデータ線と、
入力データに基づいて前記データ線を駆動するバッファ回路と
を備えた半導体記憶装置において、
前記バッファ回路は、データを取り込むメモリセルの位置に応じて前記データ線に入力される信号の振幅である駆動振幅が変更可能であり、
前記バッファ回路は、常時活性状態の第１の駆動部と、前記データを取り込むメモリセルの位置に応じて活性状態となる第２の駆動部と、前記入力データのエッジをトリガとするワンショットパルス発生回路を備え、
前記第２の駆動部は、前記データを取り込むメモリセルの位置に応じて、前記入力データが入力されている全期間で活性化される場合と、前記入力データが入力されている全期間のうちの一部の期間で前記ワンショットパルス発生回路の出力により活性化する場合のいずれかに制御されることにより、前記駆動振幅を変えるようにしたものである
ことを特徴とする半導体記憶装置。 - 前記バッファ回路は、書込を行うメモリセルが接続される前記ビット線の位置によって駆動振幅を変えるものであることを特徴とする請求項３記載の半導体記憶装置。
- 前記バッファ回路は、前記バッファ回路から、書込を行うメモリセルが接続される前記ビット線と前記データ線とを接続するビット線選択回路までの距離が長いときは駆動振幅を大きくし、短いときは駆動振幅を小さくするものであることを特徴とする請求項３記載の半導体記憶装置。
- 前記バッファ回路は、書込を行うメモリセルが接続される前記ワード線の位置によって駆動振幅を変えるものであることを特徴とする請求項３記載の半導体記憶装置。
- 前記バッファ回路は、書込を行うメモリセルが接続される前記ワード線と前記データ線との距離が長いときは駆動振幅を大きくし、短いときは駆動振幅を小さくするものであることを特徴とする請求項３記載の半導体記憶装置。
- 前記バッファ回路は、アドレスの少なくとも一部の情報を入力し、この情報に基づいて駆動振幅を変えるものであることを特徴とする請求項３〜７のいずれか１項記載の半導体記憶装置。
- 前記バッファ回路は、アドレスをデコードした情報の少なくとも一部を入力し、この情報に基づいて駆動振幅を変えるものであることを特徴とする請求項３〜７のいずれか１項記載の半導体記憶装置。
- 前記メモリセルアレイ及び前記バッファ回路が、それぞれ対をなすように設けられ、一方のバッファ回路の駆動振幅が小さいときに、他方のバッファ回路の駆動振幅が大きくなるように、同一タイミングでデータが書き込まれるメモリセルの位置が決定されていることを特徴とする請求項３〜９の少なくとも１項記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000065409A JP4357071B2 (ja) | 2000-03-09 | 2000-03-09 | 半導体装置及び半導体記憶装置 |
| US09/803,626 US6466486B2 (en) | 2000-03-09 | 2001-03-09 | Buffer circuit, and semiconductor device and semiconductor memory device including same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000065409A JP4357071B2 (ja) | 2000-03-09 | 2000-03-09 | 半導体装置及び半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001256786A JP2001256786A (ja) | 2001-09-21 |
| JP4357071B2 true JP4357071B2 (ja) | 2009-11-04 |
Family
ID=18584943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000065409A Expired - Fee Related JP4357071B2 (ja) | 2000-03-09 | 2000-03-09 | 半導体装置及び半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6466486B2 (ja) |
| JP (1) | JP4357071B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8928967B2 (en) | 1998-04-08 | 2015-01-06 | Qualcomm Mems Technologies, Inc. | Method and device for modulating light |
| KR100703140B1 (ko) | 1998-04-08 | 2007-04-05 | 이리다임 디스플레이 코포레이션 | 간섭 변조기 및 그 제조 방법 |
| US7889163B2 (en) | 2004-08-27 | 2011-02-15 | Qualcomm Mems Technologies, Inc. | Drive method for MEMS devices |
| US7345805B2 (en) * | 2004-09-27 | 2008-03-18 | Idc, Llc | Interferometric modulator array with integrated MEMS electrical switches |
| US7170312B2 (en) | 2004-12-20 | 2007-01-30 | Kabushiki Kaisha Toshiba | Systems and methods for reducing timing variations by adjusting buffer drivability |
| KR20080027236A (ko) * | 2005-05-05 | 2008-03-26 | 콸콤 인코포레이티드 | 다이나믹 드라이버 ｉｃ 및 디스플레이 패널 구성 |
| JP2007095262A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ装置及びその駆動方法 |
| US7916980B2 (en) | 2006-01-13 | 2011-03-29 | Qualcomm Mems Technologies, Inc. | Interconnect structure for MEMS device |
| KR100849715B1 (ko) | 2006-11-07 | 2008-08-01 | 주식회사 하이닉스반도체 | 글로벌 페이지 버퍼를 구비하는 낸드형 플래쉬 메모리소자및 데이터 리드 방법 |
| US7977931B2 (en) * | 2008-03-18 | 2011-07-12 | Qualcomm Mems Technologies, Inc. | Family of current/power-efficient high voltage linear regulator circuit architectures |
| US7782522B2 (en) | 2008-07-17 | 2010-08-24 | Qualcomm Mems Technologies, Inc. | Encapsulation methods for interferometric modulator and MEMS devices |
| JP5441272B2 (ja) | 2011-01-28 | 2014-03-12 | 株式会社東芝 | 半導体記憶装置 |
| US10497424B2 (en) * | 2017-12-06 | 2019-12-03 | Micron Technology, Inc. | Systems and methods for plate voltage regulation during memory array access |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2902016B2 (ja) | 1989-11-21 | 1999-06-07 | 株式会社日立製作所 | 信号伝送方法および回路 |
| JP3539778B2 (ja) | 1994-12-02 | 2004-07-07 | 富士通株式会社 | 基準電圧発生回路 |
| JP2000173269A (ja) * | 1998-12-08 | 2000-06-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2000
- 2000-03-09 JP JP2000065409A patent/JP4357071B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-09 US US09/803,626 patent/US6466486B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20010021119A1 (en) | 2001-09-13 |
| US6466486B2 (en) | 2002-10-15 |
| JP2001256786A (ja) | 2001-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051208 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060104 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060306 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060704 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060904 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060919 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20061215 |
|
| RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20090401 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20090401 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090611 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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