JPH0628862A - 半導体記憶回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 第２のビット線、もしくは第２のデータ入出
力線１本当たりの負荷容量を小さなものに抑えて、読み
出し時間の短縮化、省電力化、信頼性の向上がはかれる
半導体記憶回路装置を得る。 【構成】 各メモリセル列のメモリセル回路を群分けし
て各メモリセル列毎にその群対応に第２のビット線を用
意し、各群毎にメモリセル回路の一方のアクセスゲート
の接続端子をその第２のビット線で共通に接続し、ま
た、メモリセル列を群分けして第２のデータ入出力線を
メモリセル列の各群対応に用意し、それを第２のビット
線毎に設けられた第２のトランスファゲートを介して対
応する群の第２のビット線と接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、読み出し時間の高速
化を図った、スタティックなランダムアクセスメモリ
（以下ＲＡＭという）用の半導体記憶回路装置に関する
ものである。

【０００２】

【従来の技術】図９は従来の半導体記憶回路装置による
メモリセルブロックを示す回路図であり、ここでは４行
４列のメモリセルアレイを構成した場合について示して
いる。図において、１はマトリクス状に配列されたメモ
リセル回路であり、２ａ〜２ｄはメモリセル行を指定す
るために各メモリセル行について１本ずつ配線され、各
メモリセル回路１の一対のアクセスゲートの制御入力端
子を共通に接続しているワード線である。３ａ〜３ｄは
各メモリセル列について１本ずつ配線され、各メモリセ
ル回路１の一方のアクセスゲートの接続端子を共通に接
続している第１のビット線としての反転ビット線、３ｅ
〜３ｈは各メモリセル列について１本ずつ配線され、各
メモリセル回路１の他方のアクセスゲートの接続端子を
共通に接続している第２のビット線としてのビット線で
あり、以下これをビット線対と総称することもある。

【０００３】４ａ〜４ｄは各反転ビット線３ａ〜３ｄに
それぞれ接続された、ＮチャンネルＭＯＳトランジスタ
による第１のトランスファゲートであり、４ｅ〜４ｈは
各ビット線３ｅ〜３ｈにそれぞれ接続された、Ｎチャン
ネルＭＯＳトランジスタによる第２のトランスファゲー
トである。５ａはこの第１のトランスファゲート４ａ〜
４ｄの接続端子（ドレイン端子）を共通に接続している
第１のデータ入出力線としての反転データ入出力線、５
ｂは第２のトランスファゲート４ｅ〜４ｈの接続端子
（ドレイン端子）を共通に接続している第２のデータ入
出力線としてのデータ入出力線であり、以下これをデー
タ入出力線対と総称することもある。６ａ〜６ｄはメモ
リセル列を指定するために、同一メモリセル列における
第１のトランスファゲート４ａ〜４ｄと第２のトランス
ファゲート４ｅ〜４ｈの制御入力端子（ゲート端子）に
接続された列選択線であり、７はこれらによって形成さ
れるメモリセルブロックである。

【０００４】また、図１０は前記メモリセル回路１の回
路構成を示す回路図であり、図において、８ａ、８ｂは
互いの入出力端子が接続されてフリップフロップを形成
しているインバータである。９ａ，９ｂはインバータ８
ａ，８ｂより成る前記フリップフロップ回路の一対の入
出力端子にそのソース端子が接続されて、メモリセル回
路１のアクセスゲートとなる一対のＮチャンネルＭＯＳ
トランジスタであり、この一対のアクセスゲートの制御
入力端子となるＮチャンネルＭＯＳトランジスタ９ａ，
９ｂのゲート端子は共通に接続されてメモリセル行を選
択するためのワード線２ａ〜２ｄに接続され、また、そ
の接続端子となる各ドレイン端子はＮチャンネルＭＯＳ
トランジスタ９ａのそれが反転ビット線３ａ〜３ｄに、
９ｂのそれがビット線３ｅ〜３ｈにそれぞれ接続されて
いる。

【０００５】次に動作について説明する。このように構
成されたメモリセルブロック７のデータの書き込みは、
データ入出力線対５ａ，５ｂに接続された図示しない書
き込みドライバ回路を用いて行う。まず、書き込むデー
タの値に応じてデータ入出力線対５ａ，５ｂを「Ｌ」レ
ベルまたは「Ｈ」レベルにドライブする。この場合、反
転データ入出力線５ａとデータ入出力線５ｂとは互いに
相補な関係となるようにする。即ち、反転データ入出力
線５ａを「Ｌ」レベルにドライブするときは、データ入
出力線５ｂを「Ｈ」レベルにドライブし、逆に反転デー
タ入出力線５ａを「Ｈ」にドライブするときは、データ
入出力線５ｂを「Ｌ」にドライブする。

【０００６】その後、ワード線２ａ〜２ｄのうちの１
本、例えば２ａを「Ｈ」レベルにしてメモリセル行を選
択することによって、そのメモリセル行の各メモリセル
回路１のアクセスゲートが導通状態となる。そして、列
選択線６ａ〜６ｄのうちの１本、例えば６ａを「Ｈ」レ
ベルにしてメモリセル列を選択することによって、その
メモリセル列のビット線対３ａ，３ｅをデータ入出力線
対５ａ，５ｂに接続する第１および第２の各トランスフ
ァゲート４ａ，４ｂが導通状態となる。従って、所望の
メモリセル回路１とデータ入出力線対５ａ，５ｂが電気
的に接続され、メモリセル回路１のデータの値は、メモ
リセル回路１で保持されていたデータの値とは関係な
く、データ入出力線対５ａ，５ｂの値に等しくなる。以
上の動作で書き込みが完了する。書き込み完了後、選択
されたワード線２ａを「Ｌ」レベルにすれば、メモリセ
ル回路１のアクセスゲートが遮断され、書き込んだデー
タの値がメモリセル回路１で保持される。その後、ビッ
ト線対３ａ，３ｅの値が変化しても、ビット線対３ａ，
３ｅとメモリセル回路１は電気的に非接続状態であるの
で、保持されているデータの値が変わることはない。

【０００７】次にデータの読みだしについて説明する。
データの読みだしは、書き込みと同線に、データ入出力
線対５ａ，５ｂを用いて行う。ワード線２ａ〜２ｄのう
ちの１本を、例えば２ａを「Ｈ」レベルにしてメモリセ
ル行を選択することによって、そのメモリセル行の各メ
モリセル回路１のアクセスゲートが導通状態となる。そ
の後、列選択線６ａ〜６ｄのうちの１本、例えば５ａを
「Ｈ」レベルにしてメモリセル列を選択すれば、その列
のビット線対３ａ，３ｅとデータ入出力線対５ａ，５ｂ
を接続する各トランスファゲート４ａ，４ｅが導通状態
となり、所望のメモリセル回路１がデータ入出力線対５
ａ，５ｂに電気的に接続される。これによって、ビット
線対３ａ，３ｅの値と、データ入出力線対５ａ，５ｂの
値は、選択されたメモリセル回路１で保持されていたデ
ータの値に等しくなる。このデータ入出力線対５ａ，５
ｂの値が「Ｈ」レベルであるか「Ｌ」レベルであるかを
判定することによって、記憶されていたデータの読みだ
しをおこなう。以上の動作で読みだしが完了する。

【０００８】図１１は、以上説明したメモリセルブロッ
クを用いて構成した従来のスタティックＲＡＭの一例を
示すブロック図である。図において、１０ａはＸアドレ
スをデコードしてメモリセルブロック７のワード線２ａ
〜２ｄに供給する選択信号を生成するＸデコーダ、１０
ｂは同じＹアドレスをデコードして列選択線６ａ〜６ｄ
に供給する選択信号を生成するＹデコーダであり、１１
ａはＸデコーダ１０ａにＸアドレスを入力するアドレス
入力端子、１１ｂはＹデコーダ１０ｂにＹアドレスを入
力するアドレス入力端子である。１２はデータ入出力線
対５ａ，５ｂに接続されて、メモリセルブロック７中の
選択されたメモリセル回路１から読み出されたデータを
判定する差動増幅型のセンスアンプであり、１３ａはそ
のセンスイネーブル信号入力端子、１３ｂは同じくデー
タ出力端子である。また、１４ａ，１４ｂは図示を省略
した書き込みドライバ回路からの書き込みデータをデー
タ入出力線対５ａ，５ｂに入力するためのデータ入力端
子である。

【０００９】図１２は前記Ｘデコーダ１０ａおよびＹデ
コーダ１０ｂの回路構成を示す回路図である。図におい
て、１５Ａ，１５Ｂは入力されたアドレス信号を反転す
る一対のインバータ、１５ａ，１５ｂはインバータ１５
Ａ、１５Ｂの出力をさらに反転するインバータであり、
１６ａ〜１６ｄはインバータ１５Ａ，１５Ｂと１５ａ，
１５ｂの各出力の論理演算を行うナンドゲート、１７ａ
〜１７ｄは各ナンドゲート１６ａ〜１６ｄの出力を反転
させるインバータである。また、図１３は前記センスア
ンプ１２の回路構成を示す回路図である。図において、
１８ａ，１８ｂはデータ入出力線対からの信号を受ける
ＮチャンネルＭＯＳトランジスタであり、１９はセンス
イネーブル／ディスエーブル信号が入力されるＮチャン
ネルＭＯＳトランジスタである。２０ａ，２０ｂはＮチ
ャンネルＭＯＳトランジスタ１８ａ，１８ｂに接続され
て差動増幅型のセンスアンプを形成するＰチャンネルＭ
ＯＳトランジスタであり、このＰチャンネルＭＯＳトラ
ンジスタ２０ｂとＮチャンネルＭＯＳトランジスタ１８
ｂの接続点より出力信号が取り出される。

【００１０】次に、上記スタティックＲＡＭの動作につ
いて簡単に説明する。書き込み動作時は、まず、Ｘデコ
ーダ１０ａのアドレス入力端子１１ａと、Ｙデコーダ１
０ｂのアドレス入力端子１１ｂにアドレス信号を与え
て、ワード線、列選択線の各１本を「Ｈ」レベルにし、
所望のメモリセル回路とデータ入出力線対を接続する。
その後、書き込むデータの値に応じてデータ入力端子１
４ａ，１４ｂに「Ｌ」レベルまたは「Ｈ」レベルの値を
与える。このときデータ入力端子１４ａ，１４ｂは互い
に相補な関係となるようにする。なお、センスアンプ１
２が動作しないようにそのセンスイネーブル信号入力端
子１３ａにはディスエーブル信号を与えておく。以上の
動作により、書き込み動作を完了する。

【００１１】また、読みだし動作時は、書き込み動作時
と同様に、まずＸデコーダ１０ａのアドレス入力端子１
１ａと、Ｙデコーダ１０ｂのアドレス入力端子１１ｂに
アドレス信号を与え、ワード線、列選択線の各１本を
「Ｈ」レベルにし、所望のメモリセル回路とデータ入出
力線対を接続する。そして、センスアンプ１２のセンス
イネーブル信号入力端子１３ａには、センスアンプ１２
が動作するようにイネーブル信号を与える。その後、デ
ータ入出力線対の電位差を差動型のセンスアンプ１２で
検知して、データ出力端子１３ｂの値を読みだした値に
応じて「Ｈ」レベルまたは「Ｌ」レベルにドライブす
る。以上で読みだし動作を完了する。

【００１２】

【発明が解決しようとする課題】従来の半導体記憶回路
装置は以上のように構成されているので、１列当たりの
メモリセル回路１の数が多くなると、反転ビット線３ａ
〜３ｄおよびビット線３ｅ〜３ｈの負荷容量となるアク
セスゲート９ａ，９ｂのソース・ドレイン寄生容量が増
大してビット線容量が増大し、それらの時定数が大きく
なって読みだし時間が遅くなり、またビット線容量が大
きくなると反転ビット線３ａ〜３ｄおよびビット線３ｅ
〜３ｈの充放電電流が大きくなり、充放電電流による消
費電力が増大するばかりか、充放電電流が増大すること
から反転ビット線３ａ〜３ｄ，ビット線３ｅ〜３ｈのエ
レクトロマイグレーションの危険性が高くなり、信頼性
が低下するなどの問題点があり、さらにデータ入出力線
対５ａ，５ｂについても、接続されるメモリセル列数が
多くなると、上記したビット線対における場合と同等の
問題が生じるという課題があった。

【００１３】この発明は、上記のような問題点を解消す
るためになされたものであり、ビット線対、データ入出
力線対の負荷容量の増大を防止して、読みだし時間の高
速化が可能な半導体記憶回路装置を得ることを目的とす
る。

【００１４】

【課題を解決するための手段】請求項１に記載の発明に
係る半導体記憶回路装置は、各メモリセル列のメモリセ
ル回路を群分けし、各メモリセル列毎にその群対応に第
２のビット線を用意して、この第２のビット線にて各群
毎にメモリセル回路の一方のアクセスゲートの接続端子
を共通に接続したものである。

【００１５】また、請求項２に記載の発明に係る半導体
記憶回路装置は、メモリセルアレイのメモリセル列を群
分けし、第２のデータ入出力線をメモリセル列の各群対
応に用意して、それを第２のビット線毎に設けられた第
２のトランスファゲートを介して、対応する群の第２の
ビット線と接続したものである。

【００１６】また、請求項３に記載の発明に係る半導体
記憶回路装置は、各メモリセル列のメモリセル回路を群
分けし、各メモリセル列毎にその群対応に第２のビット
線を用意して、この第２のビット線にて各群毎にメモリ
セル回路の一方のアクセスゲートの接続端子を共通に接
続するとともに、第２のデータ入出力線を前記各群対応
に用意して、それを第２のビット線毎に設けられた第２
のトランスファゲートを介して、対応する群の第２のビ
ット線と接続したものである。

【００１７】

【作用】請求項１に記載の発明における半導体記憶回路
装置は、第２のビット線を各メモリセル列毎に複数本設
けることにより、第２のビット線１本当たりの負荷容量
を小さなものに抑え、それによる読み出し時間の遅延、
消費電力の増大、信頼性の低下を防止する。

【００１８】また、請求項２に記載の発明における半導
体記憶回路装置は、第２のデータ入出力線を分割するこ
とにより、第２のデータ入出力線１本当たりの負荷容量
を小さなものに抑え、それによる読み出し時間の遅延、
消費電力の増大、信頼性の低下を防止する。

【００１９】また、請求項３に記載の発明における半導
体記憶回路装置は、第２のビット線を各メモリセル列毎
に複数本設けるとともに、第２のデータ入出力線も複数
本とすることにより、第２のビット線および第２のデー
タ入出力線の各１本当たりの負荷容量をそれぞれ小さな
ものに抑え、それによる読み出し時間の遅延、消費電力
の増大、信頼性の低下を防止する。

【００２０】

【実施例】

実施例１．以下、この発明の実施例１を図について説明
する。図１は請求項１に記載の発明の一実施例を示す回
路図である。図において、１はメモリセル回路、２ａ〜
２ｄはワード線、３ａ〜３ｄは第１のビット線としての
反転ビット線、４ａ〜４ｄは第１のトランスファゲー
ト、５ａは第１のデータ入出力線としての反転データ入
出力線、５ｂは第２のデータ入出力線としてのデータ入
出力線、７はメモリセルブロックであり、図９に同一符
号を付した従来のそれらと同一、あるいは相当部分であ
るため詳細な説明は省略する。

【００２１】また、３ｊ〜３ｍおよび３ｎ〜３ｑはメモ
リセルアレイの各メモリセル列のメモリセル回路１をそ
れぞれ２つの群に分け、各メモリセル列毎に群分けされ
たメモリセル回路１の各群対応に１本ずつ用意された第
２のビット線としてのビット線であり、メモリセル回路
１の反転ビット線３ａ〜３ｄが接続された側とは逆側の
アクセスゲートの接続端子、即ちＮチャンネルＭＯＳト
ランジスタ９ｂのドレイン端子をそれぞれの群毎に共通
に接続している。なお、以下それらの一方と反転ゲート
線３ａ〜３ｄとの対をビット線対と総称することもあ
る。４ｊ〜４ｍはこの第２のビット線３ｊ〜３ｍをデー
タ入出力線５ｂに接続する第２のトランスファゲートで
あり、４ｎ〜４ｑは第２のビット線３ｎ〜３ｑをデータ
入出力線５ｂに接続する第２のトランスファゲートであ
る。６ｊ〜６ｍは第１のトランスファゲート４ａ〜４ｄ
と第２のトランスファゲート４ｊ〜４ｍの制御入力端子
とに接続された列選択線であり、６ｎ〜６ｑは第１のト
ランスファゲート４ａ〜４ｄと第２のトランスファゲー
ト４ｎ〜４ｑの制御入力端子とに接続された列選択線で
ある。

【００２２】次に動作について説明する。このように構
成されたメモリセルブロック７のデータの書き込みは、
従来の場合と同様に、まず、書き込むデータの値に応じ
てデータ入出力線対５ａ，５ｂを「Ｌ」レベルまたは
「Ｈ」レベルにドライブする。その後、ワード線２ａ〜
２ｄのうちの１本を「Ｈ」レベルにしてメモリセル行を
選択することによって、そのメモリセル行の各メモリセ
ル回路１のアクセスゲートが導通状態となる。そして、
列選択線６ｊ〜６ｍと６ｎ〜６ｑのうちの１本を「Ｈ」
レベルにしてメモリセル列を選択することによって、そ
のメモリセル列のビット線対とデータ入出力線対を接続
する各トランスゲートが導通状態となる。その際、ワー
ド線２ａまたは、２ｃを選択した場合は、列選択線６ｊ
〜６ｍのうちの１本を選択し、ワード線２ｂまたは、２
ｄを選択した場合は、列選択線６ｎ〜６ｑのうちの１本
を選択するようにすることによって、所望のメモリセル
回路１とデータ入出力線対５ａ、５ｂが電気的に接続さ
れる。メモリセル回路１のデータの値は、メモリセル回
路１で保持されていたデータの値とは関係なくデータ入
出力線対５ａ、５ｂの値に等しくなる。以上の動作で書
き込みが完了する。

【００２３】この書き込み完了した後、従来の場合と同
様に選択されたワード線２ａ〜２ｄを「Ｌ」レベルにす
れば、メモリセル回路１のアクセスゲートが遮断され、
書き込んだデータの値がメモリセル回路１で保持され
る。その後、ビット線対の値が変化しても、ビット線対
とメモリセル回路１とは電気的に非接続状態であるの
で、保持されているデータの値が変わることはない。

【００２４】次にデータの読みだしについて説明する。
データの読みだしも従来の場合と同様に、ワード線２ａ
〜２ｄのうちの１本を「Ｈ」レベルにしてメモリセル行
を選択して、その行の各メモリセル回路１のアクセスゲ
ートを導通状態とする。そして、選択されたワード線２
ａ〜２ｄに対応して列選択線６ｊ〜６ｍもしくは６ｎ〜
６ｑのうちの１本を「Ｈ」レベルにしてメモリセル列を
選択することによって、そのメモリセル列のビット線対
とデータ入出力線対を接続するトランスファゲートが導
通状態となり、所望のメモリセル回路１がデータ入出力
線対に電気的に接続される。従って、ビット線対の値と
データ入出力線対の値は、選択されたメモリセル回路１
で保持されていたデータの値に等しくなる。このデータ
入出力線対５ａ，５ｂの値が「Ｈ」レベルであるか
「Ｌ」レベルであるかを判定することによって、記憶さ
れていたデータの読みだしをおこなう。以上の動作で読
みだしが完了する。

【００２５】このような構成をとることによって、ビッ
ト線３ｊ〜３ｍおよび３ｎ〜３ｑに接続されるメモリセ
ル回路１の個数は、反転ビット線３ａ〜３ｄに接続され
るメモリセル回路１の個数の半分となる。従って、ビッ
ト線３ｊ〜３ｍおよび３ｎ〜３ｑの負荷容量となるアク
セスゲートのソースドレイン拡散容量は、反転ビット線
３ａ〜３ｄの半分となり、ビット線容量を軽減すること
ができる。なお、反転ビット線３ａ〜３ｄの負荷容量は
従来の場合と同じである。従って、ビット線３ｊ〜３ｍ
および３ｎ〜３ｑは、反転ビット線３ａ〜３ｄよりも速
く変化する。これは、アクセスタイムの短縮に効果を発
揮する。

【００２６】図２は、上記実施例１のメモリセルブロッ
クを用いて構成したスタティックＲＡＭの一例を示した
ブロック図である。図において、１０ｃはアドレス端子
１１ｂからのＹアドレスと、アドレス端子１１ａからの
Ｘアドレスの最下位ビットとをデコードして、列選択線
６ｊ〜６ｍおよび６ｎ〜６ｑへの選択信号を生成するＹ
でデコーダで、図３に示すように、入力されたアドレス
信号を反転するインバータ１５Ａ〜１５Ｃ、インバータ
１５Ａ〜１５Ｃの出力をさらに反転するインバータ１５
ａ〜１５ｃ、インバータ１５Ａ〜１５Ｃと１５ａ〜１５
ｃの各出力の論理演算を行うナンドゲート１６ａ〜１６
ｈ、および各ナンドゲート１６ａ〜１６ｈの出力を反転
させるインバータ１７ａ〜１７ｈにて形成されている。
なお、他は図１１に同一符号を付して示した従来のそれ
らの相当部分であるため説明は省略する。

【００２７】次に、上記スタティックＲＡＭの動作につ
いて簡単に説明する。書き込み動作時は、まず、Ｘデコ
ーダ１０ａのアドレス入力端子１１ａと、Ｙデコーダ１
０ｃのアドレス入力端子１１ｂにアドレス信号を与え
て、ワード線、列選択線を「Ｈ」レベルにし、所望のメ
モリセル回路とデータ入出力線対を接続する。その後、
書き込むデータの値に応じてデータ入力端子１４ａ、１
４ｂに「Ｌ」レベルまたは「Ｈ」レベルの値を、互いに
相補な関係となるように与える。その時、センスアンプ
１２のセンスイネーブル信号入力端子１３ａにはディス
エーブル信号を与えて、それが動作しないようにする。
また、読みだし動作時は、書き込み動作時と同様に、ま
ず、Ｘデコーダ１０ａのアドレス入力端子１１ａと、Ｙ
デコーダ１０ｂのアドレス入力端子１１ｂにアドレス信
号を与えて、ワード線、列選択線を「Ｈ」レベルにし、
所望のメモリセル回路とデータ入出力線対を接続する。
そしてセンスアンプ１２のセンスイネーブル信号入力端
子１３ａにイネーブル信号を与えてそれを動作させ、デ
ータ入出力線対の電位差を検知してデータ出力端子１３
ｂの値を読みだした値に応じて「Ｈ」レベルまたは
「Ｌ」レベルにドライブする。

【００２８】なお、この場合、Ｘデコーダ１０ａの下位
アドレスとＹデコーダ１０ｃの最下位アドレスを共通に
接続することにより、ワード線２ａまたは２ｃが選択さ
れた場合は、列選択線６ｊ〜６ｍのいずれかが選択さ
れ、ワード線２ｂまたは２ｄが選択された場合は、列選
択線６ｎ〜６ｑのいずれかが選択されるようにしてい
る。

【００２９】実施例２．次に、この発明の実施例２を図
について説明する。図４は請求項２に記載した発明の一
実施例を示す回路図で、図９と同一部分には同一符号を
付してその説明を省略する。図において、５ｃ，５ｄ
は、メモリセルアレイのメモリセル列を第１および第２
の群に群分けし、当該メモリセル列の各群対応に用意さ
れた第２のデータ入出力線としてのデータ入出力線であ
り、データ入出力線５ｃは第１の群に属する第２のビッ
ト線３ｅおよび３ｇに第２のトランスファゲート４ｅあ
るいは４ｇを介して、また、第２のデータ入出力線５ｄ
は第２の群に属する第２のビット線３ｆおよび３ｈに第
２のトランスファゲート４ｆあるいは４ｈを介してそれ
ぞれ接続される。なお、このデータ入出力線５ｃあるい
は５ｄと反転データ入出力線５ａとの対を、以下データ
入出力線対と総称することもある。

【００３０】次に動作について説明する。このように構
成されたメモリセルブロック７のデータの書き込みは、
反転データ入出力線５ａおよびデータ入出力線５ｃ，５
ｄに接続された図示しない書き込みドライバ回路を用い
て行う。まず、書き込むデータの値に応じてデータ入出
力線対５ａと５ｃ、または５ａと５ｄを「Ｌ」レベルま
たは「Ｈ」レベルにドライブする。なお、その場合、デ
ータ入出力線対５ａと５ｃ、および５ａと５ｄは、それ
ぞれ互いに相補な関係となるようにする。

【００３１】その後、ワード線２ａ〜２ｄのうちの１本
を「Ｈ」レベルにしてメモリセル行を選択することによ
って、そのメモリセル行の各メモリセル１のアクセスゲ
ートが導通状態となる。そして、列選択線６ａ〜６ｄの
うちの１本を「Ｈ」レベルにしてメモリセル列を選択す
ることによって、そのメモリセル列のビット線対とデー
タ入出力線対を接続する各トランスファゲートが導通状
態となり、書き込みが行われる。なお、列選択線６ａま
たは６ｃが選択された場合は、データ入出力線５ｄはビ
ット線３ｆ，３ｈと非接続状態であるため書き込む値に
ドライブする必要はない。同様に、列選択線６ｂまたは
６ｄが選択された場合は、データ入出力線５ｃを書き込
む値にドライブする必要はない。

【００３２】次にデータの読みだしについて説明する。
列選択線６ａまたは６ｃが選択された場合は、データ入
出力線対５ａと５ｃの値が「Ｈ」レベルであるか「Ｌ」
レベルであるかを判定することによって読みだしをおこ
なう。一方、列選択線６ｂまたは６ｄが選択された場合
は、データ入出力線対５ａと５ｄの値が「Ｈ」レベルで
あるか「Ｌ」レベルであるかを判定することによって読
みだしをおこなう。

【００３３】このような構成をとることによって、デー
タ入出力線５ｃおよび５ｄに接続されるトランスファゲ
ートの個数は、反転データ入出力線５ａに接続されるト
ランスファゲートの個数の半分となる。従って、データ
入出力線５ｃと５ｄの負荷容量となるトランスファゲー
トのソースドレイン拡散容量は、反転データ入出力線５
ａの半分となり、負荷容量を軽減することができる。な
お、反転データ入出力線５ａの負荷容量は従来の場合と
同じである。従って、データ入出力線５ｃと５ｄは反転
データ入出力線５ａよりも速く変化して、アクセスタイ
ムの短縮に効果を発揮する。

【００３４】図５は、上記実施例２のメモリセルブロッ
クを用いて構成したスタティックＲＡＭの一例を示した
ブロック図である。図において、１２ａ，１２ｂは図１
１に符号を付したものと同一に構成されたセンスアンプ
であり、この場合、データ入出力線対５ａと５ｃの電位
差を検知するセンスアンプ１２ａと、データ入出力線対
５ａと５ｄの電位差を検知するセンスアンプ１２ｂとが
用意されている。また、データ入力端子も反転データ入
出力線５ａに接続された１４ａと、データ入出力線５
ｃ，５ｄに接続された１４ｃ，１４ｄの３つがある。２
１はこれら２つのセンスアンプ１２ａ，１２ｂのいずれ
か一方の出力信号を、アドレス入力端子１１ｂに入力さ
れるＹアドレスの最下位ビットに従ってデータ出力端子
１３ｂに切り換えて出力するマルチプレクサであり、図
６に示すように、切り換え信号を反転させる２つのイン
バータ２２ａ，２２ｂと、このインバータ２２ａ，２２
ｂの出力に従って入力の一方を選択する、Ｎチャンネル
ＭＯＳトランジスタおよびＰチャンネルＭＯＳトランジ
スタによるトランジスタ対２３ａ，２３ｂによって形成
されている。なお、他は図１１に同一符号を付して示し
た従来のそれらの相当部分であるため説明は省略する。

【００３５】次に、上記スタティックＲＡＭの動作につ
いて簡単に説明する。書き込み動作時は、まず、Ｘデコ
ーダ１０ａのアドレス入力端子１１ａと、Ｙデコーダ１
０ｂのアドレス入力端子１１ｂにアドレス信号を与え
て、ワード線、列選択線を「Ｈ」レベルにし、所望のメ
モリセル回路とデータ入出力線対を接続する。その後、
書き込むデータの値に応じてデータ入力端子１４ａと１
４ｃ、１４ｄに「Ｌ」レベルまたは「Ｈ」レベルの値を
データ入力端子１４ａと１４ｃおよび１４ａ，１４ｄは
互いに相補な関係となるように与える。なお、その時、
各センスアンプ１２ａおよび１２ｂのセンスイネーブル
信号入力端子１３ａには、ディスエーブル信号を与え
て、それが動作することのないようにする。

【００３６】また、読みだし動作時は、書き込み動作時
と同様に、まずＸデコーダ１０ａのアドレス入力端子１
１ａと、Ｙデコーダ１０ｂのアドレス入力端子１１ｂに
アドレス信号を与えて、ワード線、列選択線を「Ｈ」レ
ベルにし、所望のメモリセル回路とデータ入力線対を接
続する。また、センスアンプ１２ａ，１２ｂの各センス
イネーブル信号入力端子１３ａには、センスアンプ１２
ａおよび１２ｂが動作するようにイネーブル信号を与え
る。ここで、列選択線６ａまたは６ｃが選択された場合
は、データ入出力線対５ａ，５ｃに接続されたセンスア
ンプ１２ａでデータ入出力線対の変化を検知する。一
方、列選択線６ｂまたは６ｄが選択された場合は、デー
タ入出力線対５ａ，５ｄに接続されたセンスアンプ１２
ｂでデータ入出力線対の変化を検知する。マルチプレク
サ２１は、選択された列選択線６ａ〜６ｄに対応してど
ちらか一方のセンスアンプ１２ａ，１２ｂの出力とデー
タ出力端子１３ｂを接続し、読みだした値に応じて
「Ｈ」レベルまたは「Ｌ」レベルにドライブする。

【００３７】実施例３．次に、この発明の実施例３を図
について説明する。図７は請求項３に記載した発明の一
実施例を示す回路図であり、各部には図１あるいは図３
おける相当部分と同一符号を付してその説明を省略す
る。なお、この場合には、第２のビット線としてのビッ
ト線３ｊ〜３ｍは第２のトランスファゲート４ｊ〜４ｍ
を介して第２のデータ入出力線としてのデータ入出力線
５ｃに、第２のビット線としてのビット線３ｎ〜３ｑは
第２のトランスファゲート４ｎ〜４ｑを介して第２のデ
ータ入出力線としてのデータ入出力線５ｄにそれぞれ接
続される。

【００３８】次に動作について説明する。このように構
成されたメモリセルブロック７のデータの書き込みは、
反転データ入出力線５ａ、およびデータ線５ｃ，５ｄに
接続された図示しない書き込みドライバ回路を用いて行
う。まず、書き込むデータの値に応じてデータ入出力線
対５ａと５ｃ、または５ａと５ｄを「Ｌ」レベルまたは
「Ｈ」レベルにドライブする。データ入出力線対５ａと
５ｃ、および５ａと５ｄは、それぞれ互いに相補な関係
となるようにする。その後、ワード線２ａ〜２ｄのうち
の１本を「Ｈ」レベルにしてメモリセル行を選択するこ
とによって、そのメモリセル行の各メモリセル１のアク
セスゲートが導通状態となる。そして、列選択線６ｊ〜
６ｍもしくは６ｎ〜６ｑのうちの１本を「Ｈ」レベルに
してメモリセル列を選択することによって、そのメモリ
セル列のビット線対とデータ入出力線対を接続するトラ
ンスファゲートが導通状態となり、実施例１および２と
同様にして書き込みが行われる。

【００３９】次にデータの読みだしについて説明する。
列選択線６ｊ〜６ｍが選択された場合には、データ入出
力線対５ａと５ｃの値が「Ｈ」レベルであるか「Ｌ」レ
ベルであるかを判定することによって読みだしをおこな
う。一方、列選択線６ｎ〜６ｑが選択された場合は、デ
ータ入出力線対５ａと５ｄの値が「Ｈ」レベルであるか
「Ｌ」レベルであるかを判定することによって読みだし
をおこなう。

【００４０】このような構成をとることによって、ビッ
ト線３ｊ〜３ｍと３ｎ〜３ｑおよびデータ入出力線５
ｃ，５ｄの負荷容量を軽減することができ、アクセスタ
イムの短縮に効果を発揮する。

【００４１】図８は、上記実施例３のメモリセルブロッ
クを用いて構成したスタティックを用いて構成したスタ
ティックＲＡＭの一例を示したブロック図であり、図５
に示したものとは、Ｙデコーダ１０ｂをＹデコーダ１０
ｃで代替し、その最下位ビットにＸアドレスの最下位ビ
ットを入力している点でのみ異なっている。なお、当該
スタティックＲＡＭの動作についても、図５および図２
に示したものと同様であるため、その説明は省略する。

【００４２】以上、３つの実施例について詳細に説明し
てきたが、これらはあくまでも１つの例示であって、こ
の発明の精神を逸脱しない範囲において、種々の変更も
しくは改良を行い得ることはいうまでもない。

【００４３】

【発明の効果】以上のように、請求項１に記載の発明に
よれば、各メモリセル列のメモリセル回路を群分けし、
第２のビット線を各メモリセル列毎に複数本設けるよう
に構成したので、第２のビット線１本当たりの負荷容量
を小さなものに抑えることができ、読み出し時間の短縮
が可能となり、当該負荷容量の充放電電流が小さくなっ
て省電力化も期待でき、配線部分のエレクトロマイグレ
ーションの危険性も小さくなって信頼性も向上し、さら
に、互いに相補の関係にあるビット線の一方のみを複数
に分割しているため、集積化の際の配線領域の増大は、
その双方を分割した場合に比べて小さく、集積回路の小
形化にも有効である。

【００４４】また、請求項２に記載の発明によれば、メ
モリセル列を群分けして第２のデータ入出力線を複数本
設けるように構成したので、第２のデータ入出力線１本
当たりの負荷容量を小さなものに抑えることができ、読
み出し時間の短縮化、省電力化、信頼性の向上がはか
れ、データ入出力線の一方のみの分割であるため、集積
回路の小形化にも有効である。

【００４５】また、請求項３に記載の発明によれば、第
２のビット線を各メモリセル列毎に複数本設け、第２の
データ入出力線も複数本設けるように構成したので、読
み出し時間の短縮化、省電力化、信頼性の向上がはか
れ、集積回路の小形化にも有効な半導体記憶回路装置が
得られる。

【図面の簡単な説明】

【図１】この発明の実施例１を示す回路図である。

【図２】上記実施例におけるメモリセルブロックで構成
したスタティックＲＡＭの一例を示すブロック図であ
る。

【図３】上記スタティックＲＡＭで用いられるＹデコー
ダの回路構成を示す回路図である。

【図４】この発明の実施例２を示す回路図である。

【図５】上記実施例によるメモリセルブロックで構成し
たスタティックＲＡＭの一例を示すブロック図である。

【図６】上記スタティックＲＡＭで用いられるマルチプ
レクサの回路構成を示す回路図である。

【図７】この発明の実施例３を示す回路図である。

【図８】上記実施例によるメモリセルブロックで構成し
たスタティックＲＡＭの一例を示すブロック図である。

【図９】従来の半導体記憶回路装置によるメモリブロッ
クを示す回路図である。

【図１０】上記メモリセルブロックで用いられるメモリ
セル回路の回路構成を示す回路図である。

【図１１】上記メモリセルブロックで構成したスタティ
ックＲＡＭの一例を示すブロック図である。

【図１２】上記スタティックＲＡＭで用いられるＸデコ
ーダおよびＹデコーダの回路構成を示す回路図である。

【図１３】上記スタティックＲＡＭで用いられるセンス
アンプの回路構成を示す回路図である。

【符号の説明】

１ メモリセル回路 ２ａ〜２ｄ ワード線 ３ａ〜３ｄ 反転ビット線（第１のビット線） ３ｅ〜３ｈ ビット線（第２のビット線） ３ｊ〜３ｍ ビット線（第２のビット線） ３ｎ〜３ｑ ビット線（第２のビット線） ４ａ〜４ｄ 第１のトランスファゲート ４ｅ〜４ｈ 第２のトランスファゲート ４ｊ〜４ｍ 第２のトランスファゲート ４ｎ〜４ｑ 第２のトランスファゲート ５ａ 反転データ入出力線（第１のデータ入出力線） ５ｂ データ入出力線（第２のデータ入出力線） ５ｃ，５ｄ データ入出力線（第２のデータ入出力線） ６ａ〜６ｄ 列選択線 ６ｊ〜６ｍ 列選択線 ６ｎ〜６ｑ 列選択線 ９ａ，９ｂ アクセスゲート

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データを記憶するフリップフロップ、お
   よびこのフリップフロップの入出力端子に接続された一
   対のアクセスゲートより成るメモリセル回路をマトリク
   ス状に配列して形成したメモリセルアレイと、前記メモ
   リセルアレイのメモリセル行毎に、前記メモリセル回路
   のアクセスゲートの制御入力端子を共通に接続したワー
   ド線と、前記メモリセルアレイのメモリセル列毎に、前
   記メモリセル回路の一方のアクセスゲートの接続端子を
   共通に接続する第１のビット線と、前記メモリセル列毎
   に群分けされたメモリセル回路の各群対応に用意され、
   前記各群毎に前記メモリセル回路の他方のアクセスゲー
   トの接続端子を共通に接続する第２のビット線と、前記
   第１のビット線対応の第１のトランスファゲートを介し
   て、前記第１のビット線と接続される第１のデータ入出
   力線と、前記第２のビット線対応の第２のトランスファ
   ゲートを介して、前記第２のビット線と接続される第２
   のデータ入出力線と、前記第１のトランスファゲートの
   制御入力端子と第２のトランスファゲートの制御入力端
   子とに接続された列選択線とを備えた半導体記憶回路装
   置。
2. 【請求項２】 データを記憶するフリップフロップ、お
   よびこのフリップフロップの入出力端子に接続された一
   対のアクセスゲートから成るメモリセル回路をマトリク
   ス状に配列して形成したメモリセルアレイと、前記メモ
   リセルアレイのメモリセル行毎に、前記メモリセル回路
   のアクセスゲートの制御入力端子を共通に接続するワー
   ド線と、前記メモリセルアレイのメモリセル列毎に、前
   記メモリセル回路の一方のアクセスゲートの接続端子を
   共通に接続する第１のビット線と、前記メモリセル列毎
   に、前記メモリセル回路の他方のアクセスゲートの接続
   端子を共通に接続する第２のビット線と、前記第１のビ
   ット線対応の第１のトランスファゲートを介して、前記
   第１のビット線と接続される第１のデータ入出力線と、
   群分けされた前記メモリセル列の各群対応に用意され、
   前記第２のビット線対応の第２のトランスファゲートを
   介して、対応付けられた各群の第２のビット線と接続さ
   れる第２のデータ入出力線と、前記第１のトランスファ
   ゲートの制御入力端子と第２のトランスファゲートの制
   御入力端子とに接続された列選択線とを備えた半導体記
   憶回路装置。
3. 【請求項３】 データを記憶するフリップフロップ、お
   よびこのフリップフロップの入出力端子に接続された一
   対のアクセスゲートから成るメモリセル回路をマトリク
   ス状に配列して形成したメモリセルアレイと、前記メモ
   リアレイのメモリセル行毎に、前記メモリセル回路のア
   クセスゲートの制御入力端子を共通に接続するワード線
   と、前記メモリセルアレイのメモリセル列毎に、前記メ
   モリセル回路の一方のアクセスゲートの接続端子を共通
   する第１のビット線と、前記メモリセル列毎に群分けさ
   れたメモリセル回路の各群対応に用意され、前記各群毎
   に前記メモリセル回路の他方のアクセスゲートの接続端
   子を共通に接続する第２のビット線と、前記第１のビッ
   ト線対応の第１のトランスファゲートを介して、前記第
   １のビット線と接続される第１のデータ入出力線と、前
   記各群対応に用意され、前記第２のビット線対応の第２
   のトランスファゲートを介して、対応付けられた各群の
   第２のビット線と接続される第２のデータ入出力線と、
   前記第１のトランスファゲートの制御入力端子と第２の
   トランスファゲートの制御入力端子とに接続された列選
   択線とを備えた半導体記憶回路装置。