JP3230493B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は記憶した情報を一括
して電気的に消去することができる不揮発性半導体記憶
装置に関し、特に、回路面積を小さくすることができる
不揮発性半導体記憶装置に関する。
して電気的に消去することができる不揮発性半導体記憶
装置に関し、特に、回路面積を小さくすることができる
不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】記憶した情報を一括して消去することが
できる不揮発性半導体記憶装置、即ちフラッシュメモリ
において、書込又は消去時にメモリセルの制御電極に負
電圧を印加するフラッシュメモリは公知である（特開平
６−１６８５９７号公報）。このフラッシュメモリにお
いては、書込及び消去時に電圧供給部により供給される
電位ＶCCよりも高い電圧及び負電圧を扱う必要があるの
で、レベル変換回路がロウデコーダに接続されており、
このレベル変換回路により入力電圧が所定の電圧に変換
されて、ロウデコーダに入力される。
できる不揮発性半導体記憶装置、即ちフラッシュメモリ
において、書込又は消去時にメモリセルの制御電極に負
電圧を印加するフラッシュメモリは公知である（特開平
６−１６８５９７号公報）。このフラッシュメモリにお
いては、書込及び消去時に電圧供給部により供給される
電位ＶCCよりも高い電圧及び負電圧を扱う必要があるの
で、レベル変換回路がロウデコーダに接続されており、
このレベル変換回路により入力電圧が所定の電圧に変換
されて、ロウデコーダに入力される。
【０００３】一般的に、フラッシュメモリにおいては、
１アドレスの読み出し時間が数十ｎｓｅｃ乃至数百ｎｓ
ｅｃであるのに対し、書込時間及び消去時間はいずれも
数μｓｅｃ以上である。従って、フラッシュメモリとし
ては、読み出し時にロウデコーダが高速で動作すること
が必要とされる。
１アドレスの読み出し時間が数十ｎｓｅｃ乃至数百ｎｓ
ｅｃであるのに対し、書込時間及び消去時間はいずれも
数μｓｅｃ以上である。従って、フラッシュメモリとし
ては、読み出し時にロウデコーダが高速で動作すること
が必要とされる。
【０００４】
【発明が解決しようとする課題】しかしながら、特開平
６−１６８５９７号公報に記載されたレベル変換回路の
スイッチング時間は数ｎｓｅｃであり、インバータ等の
論理ゲートのスイッチング時間である数百ｐｓｅｃと比
較すると遅いので、例えば数十ＭＨｚの高速動作が必要
な場合には、上述の従来のロウデコーダを使用すること
は困難である。
６−１６８５９７号公報に記載されたレベル変換回路の
スイッチング時間は数ｎｓｅｃであり、インバータ等の
論理ゲートのスイッチング時間である数百ｐｓｅｃと比
較すると遅いので、例えば数十ＭＨｚの高速動作が必要
な場合には、上述の従来のロウデコーダを使用すること
は困難である。
【０００５】なお、書込速度の高速化を図った不揮発性
半導体装置も提案されている（特開平６−３０９８８３
号公報）。また、消去動作時に制御電極に負電圧が印加
されるフラッシュメモリについて、消去動作の信頼性を
向上させることができるフラッシュメモリ用の行デコー
ダが提案されている（特開平５−２０５４９０号公
報）。
半導体装置も提案されている（特開平６−３０９８８３
号公報）。また、消去動作時に制御電極に負電圧が印加
されるフラッシュメモリについて、消去動作の信頼性を
向上させることができるフラッシュメモリ用の行デコー
ダが提案されている（特開平５−２０５４９０号公
報）。
【０００６】しかし、これらのいずれの不揮発性半導体
記憶装置を使用しても、読み出し時間を短縮することが
できないと共に、回路面積が大きくなることがあるとい
う問題点がある。
記憶装置を使用しても、読み出し時間を短縮することが
できないと共に、回路面積が大きくなることがあるとい
う問題点がある。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、回路面積を小さくすることができると共
に、動作速度を向上させることができる不揮発性半導体
記憶装置を提供することを目的とする。
のであって、回路面積を小さくすることができると共
に、動作速度を向上させることができる不揮発性半導体
記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、情報が記憶される複数のメモリセル
と、各メモリセルに接続されたワード線と、各ワード線
に接続されたインバータと、前記インバータに接続され
前記ワード線の選択及び非選択を決定するプリインバー
タと、前記ワード線に接続され前記メモリセルへの情報
の書込及びメモリセルからの情報の消去を実行する書込
及び消去用デコーダと、１又は複数個の前記インバータ
からなる複数の群毎に１又は複数個設けられ夫々その群
に属するインバータの入力電圧を複数の電圧から選択し
たものに切り替える電圧切替え回路とを有することを特
徴とする。
導体記憶装置は、情報が記憶される複数のメモリセル
と、各メモリセルに接続されたワード線と、各ワード線
に接続されたインバータと、前記インバータに接続され
前記ワード線の選択及び非選択を決定するプリインバー
タと、前記ワード線に接続され前記メモリセルへの情報
の書込及びメモリセルからの情報の消去を実行する書込
及び消去用デコーダと、１又は複数個の前記インバータ
からなる複数の群毎に１又は複数個設けられ夫々その群
に属するインバータの入力電圧を複数の電圧から選択し
たものに切り替える電圧切替え回路とを有することを特
徴とする。
【０００９】前記電圧切替え回路の前記インバータへの
入力電圧の切替えのタイミングは、消去動作をすると
き、書込動作をするとき又は読み出し動作をするときで
あるものとすることができる。
入力電圧の切替えのタイミングは、消去動作をすると
き、書込動作をするとき又は読み出し動作をするときで
あるものとすることができる。
【００１０】前記書込及び消去用デコーダは入力された
電圧を所定の電圧に変換するレベル変換回路を有するこ
とが好ましい。また、前記インバータ及び前記プリイン
バータは前記メモリセルに記憶された情報を読み出す読
み出し用デコーダを構成するものとすることができる。
電圧を所定の電圧に変換するレベル変換回路を有するこ
とが好ましい。また、前記インバータ及び前記プリイン
バータは前記メモリセルに記憶された情報を読み出す読
み出し用デコーダを構成するものとすることができる。
【００１１】更に、前記プリインバータはロウアドレス
信号が入力されるＮＡＮＤゲートを有することができ、
このとき、前記プリインバータは前記ロウアドレス信号
に基づいて前記ワード線の選択及び非選択を決定するこ
とができる。
信号が入力されるＮＡＮＤゲートを有することができ、
このとき、前記プリインバータは前記ロウアドレス信号
に基づいて前記ワード線の選択及び非選択を決定するこ
とができる。
【００１２】本発明においては、１又は複数個のインバ
ータからなる複数の群毎に１又は複数の電圧切替え回路
が設けられており、この電圧切替え回路により、夫々前
記群に属する１又は複数個のインバータへの入力電圧を
複数の電圧から選択したものに切り替えることができる
ので、１つの群に属するインバータが入力電圧によりパ
ンチスルーを起こしても、他の群に属するインバータに
影響を与えることがない。従って、インバータ及びこれ
に接続されたプリインバータを構成するトランジスタの
耐圧性を低く設定することができるので、チャネル幅及
びチャネル長を小さくして、回路面積を小さくすること
ができる。
ータからなる複数の群毎に１又は複数の電圧切替え回路
が設けられており、この電圧切替え回路により、夫々前
記群に属する１又は複数個のインバータへの入力電圧を
複数の電圧から選択したものに切り替えることができる
ので、１つの群に属するインバータが入力電圧によりパ
ンチスルーを起こしても、他の群に属するインバータに
影響を与えることがない。従って、インバータ及びこれ
に接続されたプリインバータを構成するトランジスタの
耐圧性を低く設定することができるので、チャネル幅及
びチャネル長を小さくして、回路面積を小さくすること
ができる。
【００１３】また、本発明において、書込及び消去用デ
コーダが入力された電圧を所定の電圧に変換するレベル
変換回路を有していると、書込及び消去動作時において
は、入力された電圧よりも高い電圧又は負電圧が必要で
あるので、このレベル変換回路を介して所望の電圧を得
ることができる。また、読み出し動作時においては、ス
イッチング時間が長いレベル変換回路を使用する必要が
ないので、動作速度を向上させることができる。
コーダが入力された電圧を所定の電圧に変換するレベル
変換回路を有していると、書込及び消去動作時において
は、入力された電圧よりも高い電圧又は負電圧が必要で
あるので、このレベル変換回路を介して所望の電圧を得
ることができる。また、読み出し動作時においては、ス
イッチング時間が長いレベル変換回路を使用する必要が
ないので、動作速度を向上させることができる。
【００１４】
【発明の実施の形態】以下、本発明の実施例に係る不揮
発性半導体記憶装置について、添付の図面を参照して具
体的に説明する。図１は本発明の第１の実施例に係る不
揮発性半導体記憶装置を示す回路図であり、図２は図１
に示す不揮発性半導体記憶装置の記憶回路を拡大して示
す回路図である。図２に示すように、情報を記憶するメ
モリセルＭＣは、ワード線ＷＬに接続されており、メモ
リセルＭＣの１端にはビット線ＢＬが接続され、他端に
はソース線ＳＬが接続されている。
発性半導体記憶装置について、添付の図面を参照して具
体的に説明する。図１は本発明の第１の実施例に係る不
揮発性半導体記憶装置を示す回路図であり、図２は図１
に示す不揮発性半導体記憶装置の記憶回路を拡大して示
す回路図である。図２に示すように、情報を記憶するメ
モリセルＭＣは、ワード線ＷＬに接続されており、メモ
リセルＭＣの１端にはビット線ＢＬが接続され、他端に
はソース線ＳＬが接続されている。
【００１５】読み出し用デコーダＲＤは、ワード線ＷＬ
を介してレベル変換回路（図示せず）を有する書込／消
去用デコーダＷＤに接続されている。この読み出し用デ
コーダＲＤは、外部からＮＡＮＤゲートＮＡＮＤ１にロ
ウアドレス信号が入力されるようになっている。また、
ＮＡＮＤゲートＮＡＮＤ１はＰチャネル型ＭＯＳトラン
ジスタＰ３及びＮチャネル型ＭＯＳトランジスタＮ４の
ゲートに接続されていると共に、Ｎチャネル型ＭＯＳト
ランジスタＮ１を介して、直列に接続されたＰチャネル
型ＭＯＳトランジスタＰ６及びＮチャネル型ＭＯＳトラ
ンジスタＮ７のゲートに接続されている。
を介してレベル変換回路（図示せず）を有する書込／消
去用デコーダＷＤに接続されている。この読み出し用デ
コーダＲＤは、外部からＮＡＮＤゲートＮＡＮＤ１にロ
ウアドレス信号が入力されるようになっている。また、
ＮＡＮＤゲートＮＡＮＤ１はＰチャネル型ＭＯＳトラン
ジスタＰ３及びＮチャネル型ＭＯＳトランジスタＮ４の
ゲートに接続されていると共に、Ｎチャネル型ＭＯＳト
ランジスタＮ１を介して、直列に接続されたＰチャネル
型ＭＯＳトランジスタＰ６及びＮチャネル型ＭＯＳトラ
ンジスタＮ７のゲートに接続されている。
【００１６】更に、Ｐチャネル型ＭＯＳトランジスタＰ
３及びＮチャネル型ＭＯＳトランジスタＮ４には、夫々
Ｐチャネル型ＭＯＳトランジスタＰ２及びＮチャネル型
ＭＯＳトランジスタＮ５が直列に接続されている。な
お、本実施例においては、ＮＡＮＤ回路ＮＡＮＤ１、Ｎ
チャネル型ＭＯＳトランジスタＮ１、Ｎ４及びＮ５並び
にＰチャネル型ＭＯＳトランジスタＰ２及びＰ３によ
り、プリインバータＰＩＮＶが構成されており、Ｐチャ
ネル型ＭＯＳトランジスタＰ６及びＮチャネル型ＭＯＳ
トランジスタＮ７により、インバータ（ワード線駆動
段）ＩＮＶが構成されている。即ち、ワード線ＷＬはイ
ンバータＩＮＶを構成するＰチャネル型ＭＯＳトランジ
スタＰ６とＮチャネル型ＭＯＳトランジスタＮ７との間
に接続されている。
３及びＮチャネル型ＭＯＳトランジスタＮ４には、夫々
Ｐチャネル型ＭＯＳトランジスタＰ２及びＮチャネル型
ＭＯＳトランジスタＮ５が直列に接続されている。な
お、本実施例においては、ＮＡＮＤ回路ＮＡＮＤ１、Ｎ
チャネル型ＭＯＳトランジスタＮ１、Ｎ４及びＮ５並び
にＰチャネル型ＭＯＳトランジスタＰ２及びＰ３によ
り、プリインバータＰＩＮＶが構成されており、Ｐチャ
ネル型ＭＯＳトランジスタＰ６及びＮチャネル型ＭＯＳ
トランジスタＮ７により、インバータ（ワード線駆動
段）ＩＮＶが構成されている。即ち、ワード線ＷＬはイ
ンバータＩＮＶを構成するＰチャネル型ＭＯＳトランジ
スタＰ６とＮチャネル型ＭＯＳトランジスタＮ７との間
に接続されている。
【００１７】更にまた、Ｎチャネル型ＭＯＳトランジス
タＮ１、Ｐチャネル型ＭＯＳトランジスタＰ２及びＰチ
ャネル型ＭＯＳトランジスタＰ５のゲートは、夫々、端
子Ａ、Ｂ及びＣに接続されており、読み出し用デコーダ
ＲＤの外部から端子Ａ、Ｂ及びＣを介して信号が入力さ
れるようになっている。また、Ｐチャネル型ＭＯＳトラ
ンジスタＰ６の１端は端子ＶＰに接続され、Ｎチャネル
型ＭＯＳトランジスタＮ７の１端は端子ＶＮに接続され
ている。
タＮ１、Ｐチャネル型ＭＯＳトランジスタＰ２及びＰチ
ャネル型ＭＯＳトランジスタＰ５のゲートは、夫々、端
子Ａ、Ｂ及びＣに接続されており、読み出し用デコーダ
ＲＤの外部から端子Ａ、Ｂ及びＣを介して信号が入力さ
れるようになっている。また、Ｐチャネル型ＭＯＳトラ
ンジスタＰ６の１端は端子ＶＰに接続され、Ｎチャネル
型ＭＯＳトランジスタＮ７の１端は端子ＶＮに接続され
ている。
【００１８】本実施例に係る不揮発性半導体装置は、図
２に示す記憶回路を複数有しており、これらの複数の記
憶回路は、メモリセルに記憶された情報が一括して消去
される複数の消去ブロック（群）に分割されている。図
１に示すように、例えば、２個の消去ブロックＢ１及び
Ｂ２は、夫々、２本のワード線ＷＬ１及びＷＬ２、ワー
ド線ＷＬ３及びＷＬ４を有しており、各ワード線ＷＬ
１、ＷＬ２、ＷＬ３及びＷＬ４には、夫々、メモリセル
ＭＣ１、ＭＣ２、ＭＣ３及びＭＣ４が接続されている。
そして、全てのメモリセルＭＣ１、ＭＣ２、ＭＣ３及び
ＭＣ４の１端は１本のビット線ＢＬに接続されている。
２に示す記憶回路を複数有しており、これらの複数の記
憶回路は、メモリセルに記憶された情報が一括して消去
される複数の消去ブロック（群）に分割されている。図
１に示すように、例えば、２個の消去ブロックＢ１及び
Ｂ２は、夫々、２本のワード線ＷＬ１及びＷＬ２、ワー
ド線ＷＬ３及びＷＬ４を有しており、各ワード線ＷＬ
１、ＷＬ２、ＷＬ３及びＷＬ４には、夫々、メモリセル
ＭＣ１、ＭＣ２、ＭＣ３及びＭＣ４が接続されている。
そして、全てのメモリセルＭＣ１、ＭＣ２、ＭＣ３及び
ＭＣ４の１端は１本のビット線ＢＬに接続されている。
【００１９】各記憶回路の端子Ａ、端子Ｂ及び端子Ｃは
全て接続されており、端子Ａ、Ｂ及びＣから入力される
信号は、全ての読み出し用デコーダＲＤ１乃至ＲＤ４に
対して一括して入力されるように制御されている。ま
た、各消去ブロックＢ１及びＢ２には、端子ＶＰ及び端
子ＶＮに入力される電圧を切り替える電圧切替え回路Ｃ
Ｈ１及びＣＨ２が接続されており、所定のブロック内の
全てのインバータに同電圧を入力することができる。な
お、電圧切替え回路ＣＨ１及びＣＨ２は、夫々、端子Ｖ
Ｐに入力される電圧を電位ＶCCと開放（Ｏｐｅｎ）との
間で切り替える第１切替え部（ＶCC／開放）と、端子Ｖ
Ｎに入力される電圧を電位ＶSS（接地電位ＧＮＤ）と開
放との間で切り替える第２切替え部（ＧＮＤ／開放）と
を有している。
全て接続されており、端子Ａ、Ｂ及びＣから入力される
信号は、全ての読み出し用デコーダＲＤ１乃至ＲＤ４に
対して一括して入力されるように制御されている。ま
た、各消去ブロックＢ１及びＢ２には、端子ＶＰ及び端
子ＶＮに入力される電圧を切り替える電圧切替え回路Ｃ
Ｈ１及びＣＨ２が接続されており、所定のブロック内の
全てのインバータに同電圧を入力することができる。な
お、電圧切替え回路ＣＨ１及びＣＨ２は、夫々、端子Ｖ
Ｐに入力される電圧を電位ＶCCと開放（Ｏｐｅｎ）との
間で切り替える第１切替え部（ＶCC／開放）と、端子Ｖ
Ｎに入力される電圧を電位ＶSS（接地電位ＧＮＤ）と開
放との間で切り替える第２切替え部（ＧＮＤ／開放）と
を有している。
【００２０】なお、図１に示す読み出し用デコーダＲＤ
１乃至ＲＤ４内のＮＡＮＤゲートＮＡＮＤ１１、ＮＡＮ
Ｄ１２、ＮＡＮＤ１３及びＮＡＮＤ１４、Ｎチャネル型
ＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３及びＮ１
４、Ｐチャネル型ＭＯＳトランジスタＰ２１、Ｐ２２、
Ｐ２３及びＰ２４、Ｐチャネル型ＭＯＳトランジスタＰ
３１、Ｐ３２、Ｐ３３及びＰ３４、Ｎチャネル型ＭＯＳ
トランジスタＮ４１、Ｎ４２、Ｎ４３及びＮ４４、Ｎチ
ャネル型ＭＯＳトランジスタＮ５１、Ｎ５２、Ｎ５３及
びＮ５４、Ｐチャネル型ＭＯＳトランジスタＰ６１、Ｐ
６２、Ｐ６３及びＰ６４、Ｎチャネル型ＭＯＳトランジ
スタＮ７１、Ｎ７２、Ｎ７３及びＮ７４、並びに書込／
消去用デコーダＷＤ１、ＷＤ２、ＷＤ３及びＷＤ４は、
夫々、図２に示す読み出し用デコーダＷＤ内のＮチャネ
ル型ＭＯＳトランジスタＮ１、Ｐチャネル型ＭＯＳトラ
ンジスタＰ２、Ｐチャネル型ＭＯＳトランジスタＰ３、
Ｎチャネル型ＭＯＳトランジスタＮ４、Ｎチャネル型Ｍ
ＯＳトランジスタＮ５、Ｐチャネル型ＭＯＳトランジス
タＰ６、Ｎチャネル型ＭＯＳトランジスタＮ７、及び書
込／消去用デコーダＷＤに対応している。
１乃至ＲＤ４内のＮＡＮＤゲートＮＡＮＤ１１、ＮＡＮ
Ｄ１２、ＮＡＮＤ１３及びＮＡＮＤ１４、Ｎチャネル型
ＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３及びＮ１
４、Ｐチャネル型ＭＯＳトランジスタＰ２１、Ｐ２２、
Ｐ２３及びＰ２４、Ｐチャネル型ＭＯＳトランジスタＰ
３１、Ｐ３２、Ｐ３３及びＰ３４、Ｎチャネル型ＭＯＳ
トランジスタＮ４１、Ｎ４２、Ｎ４３及びＮ４４、Ｎチ
ャネル型ＭＯＳトランジスタＮ５１、Ｎ５２、Ｎ５３及
びＮ５４、Ｐチャネル型ＭＯＳトランジスタＰ６１、Ｐ
６２、Ｐ６３及びＰ６４、Ｎチャネル型ＭＯＳトランジ
スタＮ７１、Ｎ７２、Ｎ７３及びＮ７４、並びに書込／
消去用デコーダＷＤ１、ＷＤ２、ＷＤ３及びＷＤ４は、
夫々、図２に示す読み出し用デコーダＷＤ内のＮチャネ
ル型ＭＯＳトランジスタＮ１、Ｐチャネル型ＭＯＳトラ
ンジスタＰ２、Ｐチャネル型ＭＯＳトランジスタＰ３、
Ｎチャネル型ＭＯＳトランジスタＮ４、Ｎチャネル型Ｍ
ＯＳトランジスタＮ５、Ｐチャネル型ＭＯＳトランジス
タＰ６、Ｎチャネル型ＭＯＳトランジスタＮ７、及び書
込／消去用デコーダＷＤに対応している。
【００２１】このように構成された不揮発性半導体記憶
装置の動作について、図２を参照して以下に説明する。
本発明の実施例に係る不揮発性半導体記憶装置につい
て、各動作毎のワード線の電圧例を下記表１に示す。
装置の動作について、図２を参照して以下に説明する。
本発明の実施例に係る不揮発性半導体記憶装置につい
て、各動作毎のワード線の電圧例を下記表１に示す。
【００２２】
【表１】
【００２３】上記表１及び図２に示すように、読み出し
動作において、図２に示される端子Ａには電位ＶCC、端
子Ｂには電位ＶCC、端子Ｃには電位ＶSS、端子ＶＰには
電位ＶCC、端子ＶＮには電位ＶSSが入力される。ワード
線ＷＬが選択された場合には、ＮＡＮＤゲートＮＡＮＤ
１に入力されるロウアドレス信号がすべてハイレベル
（電位ＶCC）となり、ＮＡＮＤゲートＮＡＮＤ１とＮチ
ャネル型ＭＯＳトランジスタＮ１との間の節点１１はロ
ウレベル（電位ＶSS）となり、Ｎチャネル型ＭＯＳトラ
ンジスタＮ１とＰチャネル型ＭＯＳトランジスタＰ３及
びＮチャネル型ＭＯＳトランジスタＮ４との間の節点１
２もロウレベル（電位ＶSS）となる。
動作において、図２に示される端子Ａには電位ＶCC、端
子Ｂには電位ＶCC、端子Ｃには電位ＶSS、端子ＶＰには
電位ＶCC、端子ＶＮには電位ＶSSが入力される。ワード
線ＷＬが選択された場合には、ＮＡＮＤゲートＮＡＮＤ
１に入力されるロウアドレス信号がすべてハイレベル
（電位ＶCC）となり、ＮＡＮＤゲートＮＡＮＤ１とＮチ
ャネル型ＭＯＳトランジスタＮ１との間の節点１１はロ
ウレベル（電位ＶSS）となり、Ｎチャネル型ＭＯＳトラ
ンジスタＮ１とＰチャネル型ＭＯＳトランジスタＰ３及
びＮチャネル型ＭＯＳトランジスタＮ４との間の節点１
２もロウレベル（電位ＶSS）となる。
【００２４】従って、Ｐチャネル型ＭＯＳトランジスタ
Ｐ６及びＮチャネル型ＭＯＳトランジスタＮ７により構
成されたインバータ（ワード線駆動段）ＩＮＶの出力が
電位ＶCCとなるので、この電位ＶCCがワード線ＷＬの電
圧となる。このとき、Ｐチャネル型ＭＯＳトランジスタ
Ｐ２のゲート電圧はＶCC、Ｎチャネル型ＭＯＳトランジ
スタＮ５のゲート電圧はＶSSであるから、Ｐチャネル型
ＭＯＳトランジスタＰ２及びＮチャネル型ＭＯＳトラン
ジスタＮ５は共にオフ状態となっており、ワード線ＷＬ
と節点１２とは電気的に切り離されている。
Ｐ６及びＮチャネル型ＭＯＳトランジスタＮ７により構
成されたインバータ（ワード線駆動段）ＩＮＶの出力が
電位ＶCCとなるので、この電位ＶCCがワード線ＷＬの電
圧となる。このとき、Ｐチャネル型ＭＯＳトランジスタ
Ｐ２のゲート電圧はＶCC、Ｎチャネル型ＭＯＳトランジ
スタＮ５のゲート電圧はＶSSであるから、Ｐチャネル型
ＭＯＳトランジスタＰ２及びＮチャネル型ＭＯＳトラン
ジスタＮ５は共にオフ状態となっており、ワード線ＷＬ
と節点１２とは電気的に切り離されている。
【００２５】一方、ワード線が非選択の場合には、ＮＡ
ＮＤゲートＮＡＮＤ１に入力されるロウアドレス信号の
うち、少なくとも１つがロウレベル（電位ＶSS）とな
り、節点１１がハイレベル（電位ＶCC）となるので、節
点１２の電位はＶCC−Ｖtn１（Ｖｔｎ１はＮチャネル型
ＭＯＳトランジスタＮ１のしきい値）となる。なお、Ｐ
チャネル型ＭＯＳトランジスタＰ６及びＮチャネル型Ｍ
ＯＳトランジスタＮ７により構成されたインバータＩＮ
Ｖは、この値をハイレベルと感知するように設定してあ
るので、ワード線ＷＬの電圧はＶSSとなる。この場合に
おいても、ワード線ＷＬの選択時と同様に、Ｐチャネル
型ＭＯＳトランジスタＰ２及びＮチャネル型ＭＯＳトラ
ンジスタＮ５は共にオフ状態となっており、ワード線Ｗ
Ｌと節点１２とは電気的に切り離されている。
ＮＤゲートＮＡＮＤ１に入力されるロウアドレス信号の
うち、少なくとも１つがロウレベル（電位ＶSS）とな
り、節点１１がハイレベル（電位ＶCC）となるので、節
点１２の電位はＶCC−Ｖtn１（Ｖｔｎ１はＮチャネル型
ＭＯＳトランジスタＮ１のしきい値）となる。なお、Ｐ
チャネル型ＭＯＳトランジスタＰ６及びＮチャネル型Ｍ
ＯＳトランジスタＮ７により構成されたインバータＩＮ
Ｖは、この値をハイレベルと感知するように設定してあ
るので、ワード線ＷＬの電圧はＶSSとなる。この場合に
おいても、ワード線ＷＬの選択時と同様に、Ｐチャネル
型ＭＯＳトランジスタＰ２及びＮチャネル型ＭＯＳトラ
ンジスタＮ５は共にオフ状態となっており、ワード線Ｗ
Ｌと節点１２とは電気的に切り離されている。
【００２６】書込動作においては、端子Ａには−９Ｖ、
端子Ｂには電位ＶSS、端子Ｃには電位ＶCCが入力され、
端子ＶＰは開放、端子ＶＮは開放に設定されている。ワ
ード線ＷＬが選択された場合には、書込／消去用デコー
ダから−９Ｖが出力されて、この電位−９Ｖがワード線
ＷＬの電圧となる。このとき、ＮＡＮＤゲートＮＡＮＤ
１に入力されるロウアドレス信号は全てハイレベル（電
位ＶCC）であるので、節点１１はロウレベル（電位
ＶSS）となる。従って、ゲート電圧がＶCC、ソース電圧
が−９ＶであるＮチャネル型ＭＯＳトランジスタＮ５が
オン状態となると共に、Ｎチャネル型ＭＯＳトランジス
タＮ４のソース電圧が−９Ｖとなって、Ｎチャネル型Ｍ
ＯＳトランジスタＮ４もオン状態となるので、節点１２
はワード線ＷＬと同電位の−９Ｖとなる。これにより、
Ｐチャネル型ＭＯＳトランジスタＰ６及びＮチャネル型
ＭＯＳトランジスタＮ７は共にオフ状態となっており、
Ｎチャネル型ＭＯＳトランジスタＮ１もオフ状態となっ
ている。
端子Ｂには電位ＶSS、端子Ｃには電位ＶCCが入力され、
端子ＶＰは開放、端子ＶＮは開放に設定されている。ワ
ード線ＷＬが選択された場合には、書込／消去用デコー
ダから−９Ｖが出力されて、この電位−９Ｖがワード線
ＷＬの電圧となる。このとき、ＮＡＮＤゲートＮＡＮＤ
１に入力されるロウアドレス信号は全てハイレベル（電
位ＶCC）であるので、節点１１はロウレベル（電位
ＶSS）となる。従って、ゲート電圧がＶCC、ソース電圧
が−９ＶであるＮチャネル型ＭＯＳトランジスタＮ５が
オン状態となると共に、Ｎチャネル型ＭＯＳトランジス
タＮ４のソース電圧が−９Ｖとなって、Ｎチャネル型Ｍ
ＯＳトランジスタＮ４もオン状態となるので、節点１２
はワード線ＷＬと同電位の−９Ｖとなる。これにより、
Ｐチャネル型ＭＯＳトランジスタＰ６及びＮチャネル型
ＭＯＳトランジスタＮ７は共にオフ状態となっており、
Ｎチャネル型ＭＯＳトランジスタＮ１もオフ状態となっ
ている。
【００２７】一方、ワード線ＷＬが非選択の場合には、
書込／消去用デコーダからＶSSが出力されて、この電位
ＶSSがワード線ＷＬの電圧となる。このとき、ＮＡＮＤ
ゲートＮＡＮＤ１に入力されるロウアドレス信号のう
ち、少なくとも１つがロウレベル（電位ＶSS）となるの
で、節点１１はハイレベル（電位ＶCC）となる。従っ
て、ゲート電圧がＶCC、ソース電圧がＶSSであるＮチャ
ネル型ＭＯＳトランジスタＮ５がオン状態となると共
に、Ｎチャネル型ＭＯＳトランジスタＮ４のソース電圧
がＶSSとなって、Ｎチャネル型ＭＯＳトランジスタＮ４
もオン状態となるので、節点１２はワード線ＷＬと同電
位のＶSSとなる。これにより、Ｐチャネル型ＭＯＳトラ
ンジスタＰ６及びＮチャネル型ＭＯＳトランジスタＮ７
は共にオフ状態となっており、Ｎチャネル型ＭＯＳトラ
ンジスタＮ１もオフ状態となっている。
書込／消去用デコーダからＶSSが出力されて、この電位
ＶSSがワード線ＷＬの電圧となる。このとき、ＮＡＮＤ
ゲートＮＡＮＤ１に入力されるロウアドレス信号のう
ち、少なくとも１つがロウレベル（電位ＶSS）となるの
で、節点１１はハイレベル（電位ＶCC）となる。従っ
て、ゲート電圧がＶCC、ソース電圧がＶSSであるＮチャ
ネル型ＭＯＳトランジスタＮ５がオン状態となると共
に、Ｎチャネル型ＭＯＳトランジスタＮ４のソース電圧
がＶSSとなって、Ｎチャネル型ＭＯＳトランジスタＮ４
もオン状態となるので、節点１２はワード線ＷＬと同電
位のＶSSとなる。これにより、Ｐチャネル型ＭＯＳトラ
ンジスタＰ６及びＮチャネル型ＭＯＳトランジスタＮ７
は共にオフ状態となっており、Ｎチャネル型ＭＯＳトラ
ンジスタＮ１もオフ状態となっている。
【００２８】消去動作においては、端子Ａには電位
ＶSS、端子Ｂには電位ＶSS、端子Ｃには電位ＶCCが入力
され、端子ＶＰは開放、端子ＶＮは開放に設定されてい
る。ワード線ＷＬが選択された場合には、書込／消去用
デコーダより１２Ｖが出力されて、この電位１２Ｖがワ
ード線ＷＬの電圧となる。このとき、ＮＡＮＤゲートＮ
ＡＮＤ１に入力されるロウアドレス信号は全てハイレベ
ル（電位ＶCC）であるので、節点１１はロウレベル（電
位ＶSS）となる。従って、ゲート電圧がＶSS、ソース電
圧が１２ＶであるＰチャネル型ＭＯＳトランジスタＰ２
がオン状態となると共に、Ｐチャネル型ＭＯＳトランジ
スタＰ３のソース電圧が１２Ｖとなって、Ｐチャネル型
ＭＯＳトランジスタＰ３もオン状態となるので、節点１
２はワード線ＷＬと同電位の１２Ｖとなる。これによ
り、Ｐチャネル型ＭＯＳトランジスタＰ６はオフ状態と
なり、Ｎチャネル型ＭＯＳトランジスタＮ７はソースに
接続された端子ＶＮに入力される電位が１２Ｖ−Ｖtn７
（Ｖtn７はＮチャネル型ＭＯＳトランジスタＮ７のしき
い値）となった時点でオフ状態になる。また、Ｎチャネ
ル型ＭＯＳトランジスタＮ１はオフ状態である。
ＶSS、端子Ｂには電位ＶSS、端子Ｃには電位ＶCCが入力
され、端子ＶＰは開放、端子ＶＮは開放に設定されてい
る。ワード線ＷＬが選択された場合には、書込／消去用
デコーダより１２Ｖが出力されて、この電位１２Ｖがワ
ード線ＷＬの電圧となる。このとき、ＮＡＮＤゲートＮ
ＡＮＤ１に入力されるロウアドレス信号は全てハイレベ
ル（電位ＶCC）であるので、節点１１はロウレベル（電
位ＶSS）となる。従って、ゲート電圧がＶSS、ソース電
圧が１２ＶであるＰチャネル型ＭＯＳトランジスタＰ２
がオン状態となると共に、Ｐチャネル型ＭＯＳトランジ
スタＰ３のソース電圧が１２Ｖとなって、Ｐチャネル型
ＭＯＳトランジスタＰ３もオン状態となるので、節点１
２はワード線ＷＬと同電位の１２Ｖとなる。これによ
り、Ｐチャネル型ＭＯＳトランジスタＰ６はオフ状態と
なり、Ｎチャネル型ＭＯＳトランジスタＮ７はソースに
接続された端子ＶＮに入力される電位が１２Ｖ−Ｖtn７
（Ｖtn７はＮチャネル型ＭＯＳトランジスタＮ７のしき
い値）となった時点でオフ状態になる。また、Ｎチャネ
ル型ＭＯＳトランジスタＮ１はオフ状態である。
【００２９】一方、ワード線ＷＬが非選択の場合には、
書込／消去用デコーダからＶSSが出力されて、この電位
ＶSSがワード線ＷＬの電圧となる。このとき、ＮＡＮＤ
ゲートＮＡＮＤ１に入力されるロウアドレス信号のう
ち、少なくとも１つがロウレベル（電位ＶSS）となるの
で、節点１１はハイレベル（電位ＶCC）となる。従っ
て、ゲート電圧がＶCC、ソース電圧がＶSSであるＮチャ
ネル型ＭＯＳトランジスタＮ５がオン状態となると共
に、Ｎチャネル型ＭＯＳトランジスタＮ４のソース電圧
がＶSSとなって、Ｎチャネル型ＭＯＳトランジスタＮ４
もオン状態となるので、節点１２はワード線ＷＬと同電
位のＶSSとなる。これにより、Ｐチャネル型ＭＯＳトラ
ンジスタＰ６はソース電圧が｜Ｖtp６｜（Ｖtp６はＰチ
ャネル型ＭＯＳトランジスタＰ６のしきい値）となった
時点でオフ状態となり、Ｎチャネル型ＭＯＳトランジス
タＮ７もオフ状態となる。また、Ｎチャネル型ＭＯＳト
ランジスタＮ１はオフ状態である。
書込／消去用デコーダからＶSSが出力されて、この電位
ＶSSがワード線ＷＬの電圧となる。このとき、ＮＡＮＤ
ゲートＮＡＮＤ１に入力されるロウアドレス信号のう
ち、少なくとも１つがロウレベル（電位ＶSS）となるの
で、節点１１はハイレベル（電位ＶCC）となる。従っ
て、ゲート電圧がＶCC、ソース電圧がＶSSであるＮチャ
ネル型ＭＯＳトランジスタＮ５がオン状態となると共
に、Ｎチャネル型ＭＯＳトランジスタＮ４のソース電圧
がＶSSとなって、Ｎチャネル型ＭＯＳトランジスタＮ４
もオン状態となるので、節点１２はワード線ＷＬと同電
位のＶSSとなる。これにより、Ｐチャネル型ＭＯＳトラ
ンジスタＰ６はソース電圧が｜Ｖtp６｜（Ｖtp６はＰチ
ャネル型ＭＯＳトランジスタＰ６のしきい値）となった
時点でオフ状態となり、Ｎチャネル型ＭＯＳトランジス
タＮ７もオフ状態となる。また、Ｎチャネル型ＭＯＳト
ランジスタＮ１はオフ状態である。
【００３０】このように動作する記憶回路を図１に示す
状態で接続した不揮発性半導体記憶装置においては、例
えば、消去動作時に消去ブロックＢ１が選択され、消去
ブロックＢ２が非選択の場合に、消去ブロックＢ１内の
ワード線ＷＬ１及びＷＬ２は１２Ｖとなり、消去ブロッ
クＢ２内のワード線ＷＬ３及びＷＬ４はＶssとなる。こ
のとき、読み出し用デコーダＲＤ１乃至ＲＤ４のインバ
ータを構成するＰチャネル型ＭＯＳトランジスタＰ６１
及びＮチャネル型ＭＯＳトランジスタＮ７１、Ｐチャネ
ル型ＭＯＳトランジスタＰ６２及びＮチャネル型ＭＯＳ
トランジスタＮ７２、Ｐチャネル型ＭＯＳトランジスタ
Ｐ６３及びＮチャネル型ＭＯＳトランジスタＮ７３、並
びにＰチャネル型ＭＯＳトランジスタＰ６４及びＮチャ
ネル型ＭＯＳトランジスタＮ７４は、いずれもオフ状態
となるので、選択されたワード線ＷＬ１及びＷＬ２と、
非選択のワード線ＷＬ３及びＷＬ４とが電気的に干渉し
あうことはない。従って、単純な消去動作により、所定
の消去ブロック内におけるメモリのみを一括して消去す
ることができる。
状態で接続した不揮発性半導体記憶装置においては、例
えば、消去動作時に消去ブロックＢ１が選択され、消去
ブロックＢ２が非選択の場合に、消去ブロックＢ１内の
ワード線ＷＬ１及びＷＬ２は１２Ｖとなり、消去ブロッ
クＢ２内のワード線ＷＬ３及びＷＬ４はＶssとなる。こ
のとき、読み出し用デコーダＲＤ１乃至ＲＤ４のインバ
ータを構成するＰチャネル型ＭＯＳトランジスタＰ６１
及びＮチャネル型ＭＯＳトランジスタＮ７１、Ｐチャネ
ル型ＭＯＳトランジスタＰ６２及びＮチャネル型ＭＯＳ
トランジスタＮ７２、Ｐチャネル型ＭＯＳトランジスタ
Ｐ６３及びＮチャネル型ＭＯＳトランジスタＮ７３、並
びにＰチャネル型ＭＯＳトランジスタＰ６４及びＮチャ
ネル型ＭＯＳトランジスタＮ７４は、いずれもオフ状態
となるので、選択されたワード線ＷＬ１及びＷＬ２と、
非選択のワード線ＷＬ３及びＷＬ４とが電気的に干渉し
あうことはない。従って、単純な消去動作により、所定
の消去ブロック内におけるメモリのみを一括して消去す
ることができる。
【００３１】また、本実施例においては、消去ブロック
毎に、端子ＶＰ及びＶＮに入力される電圧を選択された
電圧に切り替える電圧切替え回路ＣＨ１及びＣＨ２を有
しており、消去ブロック毎に独立して電圧が制御される
ので、消去動作時に選択された消去ブロックＢ１内のワ
ード線ＷＬ１及びＷＬ２の電圧に対して、消去ブロック
Ｂ１内のインバータを構成するＭＯＳトランジスタの耐
圧性を考慮する必要はない。但し、書込動作時は、ワー
ド線毎に選択／非選択を切り換えるので、選択されたワ
ード線の電圧は−９Ｖとなる。従って、全てのインバー
タを構成するトランジスタは、−９Ｖの電圧に対する耐
圧性を有するように構成すればよい。
毎に、端子ＶＰ及びＶＮに入力される電圧を選択された
電圧に切り替える電圧切替え回路ＣＨ１及びＣＨ２を有
しており、消去ブロック毎に独立して電圧が制御される
ので、消去動作時に選択された消去ブロックＢ１内のワ
ード線ＷＬ１及びＷＬ２の電圧に対して、消去ブロック
Ｂ１内のインバータを構成するＭＯＳトランジスタの耐
圧性を考慮する必要はない。但し、書込動作時は、ワー
ド線毎に選択／非選択を切り換えるので、選択されたワ
ード線の電圧は−９Ｖとなる。従って、全てのインバー
タを構成するトランジスタは、−９Ｖの電圧に対する耐
圧性を有するように構成すればよい。
【００３２】更に、本実施例においては、書込／消去用
デコーダがレベル変換回路を有しており、スイッチング
時間が長いレベル変換回路を介することなく読み出し動
作を実行することができるので、従来の不揮発性半導体
記憶装置と比較して、動作速度を向上させることができ
る。
デコーダがレベル変換回路を有しており、スイッチング
時間が長いレベル変換回路を介することなく読み出し動
作を実行することができるので、従来の不揮発性半導体
記憶装置と比較して、動作速度を向上させることができ
る。
【００３３】なお、図１に示す不揮発性半導体記憶装置
の他に、全ての端子ＶＰ及びＶＮに入力される電圧を一
括して制御することができる不揮発性半導体記憶装置が
考えられる。図３は全てのインバータに接続された電圧
切替え回路を有する不揮発性半導体記憶装置を示す回路
図である。なお、図３に示す回路が図１に示す本実施例
と異なる点は、消去ブロックＢ１内の端子ＶＰ及びＶＮ
と、消去ブロックＢ２内の端子ＶＰ及びＶＮとが接続さ
れており、全てのインバータを一括して制御するように
なっている点のみであるので、図３に示す回路におい
て、図１に示すものと同一物には同一符号を付して、そ
の詳細な説明は省略する。
の他に、全ての端子ＶＰ及びＶＮに入力される電圧を一
括して制御することができる不揮発性半導体記憶装置が
考えられる。図３は全てのインバータに接続された電圧
切替え回路を有する不揮発性半導体記憶装置を示す回路
図である。なお、図３に示す回路が図１に示す本実施例
と異なる点は、消去ブロックＢ１内の端子ＶＰ及びＶＮ
と、消去ブロックＢ２内の端子ＶＰ及びＶＮとが接続さ
れており、全てのインバータを一括して制御するように
なっている点のみであるので、図３に示す回路におい
て、図１に示すものと同一物には同一符号を付して、そ
の詳細な説明は省略する。
【００３４】図３に示すように構成された不揮発性半導
体記憶装置であっても、図１に示す本実施例と同様に、
動作速度を向上させることができると共に、選択された
ワード線ＷＬ１及びＷＬ２と、非選択のワード線ＷＬ３
及びＷＬ４とが電気的に干渉しあうことはないので、消
去動作が容易である。
体記憶装置であっても、図１に示す本実施例と同様に、
動作速度を向上させることができると共に、選択された
ワード線ＷＬ１及びＷＬ２と、非選択のワード線ＷＬ３
及びＷＬ４とが電気的に干渉しあうことはないので、消
去動作が容易である。
【００３５】しかし、図３に示す不揮発性半導体記憶装
置においては、ＮＡＮＤ回路１１乃至１４には電位ＶCC
以上の高電圧は印加されないが、読み出し用デコーダ内
のその他の全てのＭＯＳトランジスタのドレイン電極に
電位ＶCC以上の高電圧または負電圧が印加されるので、
使用されているＭＯＳトランジスタの耐圧性が低い場合
には、パンチスルーが発生することがある。従って、ト
ランジスタのパンチスルー耐圧を高めるために、全ての
ＭＯＳトランジスタのチャネル長を長く形成する必要が
ある。
置においては、ＮＡＮＤ回路１１乃至１４には電位ＶCC
以上の高電圧は印加されないが、読み出し用デコーダ内
のその他の全てのＭＯＳトランジスタのドレイン電極に
電位ＶCC以上の高電圧または負電圧が印加されるので、
使用されているＭＯＳトランジスタの耐圧性が低い場合
には、パンチスルーが発生することがある。従って、ト
ランジスタのパンチスルー耐圧を高めるために、全ての
ＭＯＳトランジスタのチャネル長を長く形成する必要が
ある。
【００３６】上述の如く、消去動作時には、選択された
消去ブロック内のワード線ＷＬの電圧は１２Ｖとなるの
で、使用されるＭＯＳトランジスタには１２Ｖ以上のパ
ンチスルー耐圧が必要である。特に、ワード線ＷＬに寄
生する大きな負荷を高速に駆動する必要があるＭＯＳト
ランジスタ（図２に示すＰチャネル型ＭＯＳトランジス
タＰ６及びＮチャネル型ＭＯＳトランジスタＮ７に対応
するトランジスタ）に大きな駆動能力を持たせるために
は、更に一層チャネル幅を大きく形成する必要があり、
回路面積が大きくなる。
消去ブロック内のワード線ＷＬの電圧は１２Ｖとなるの
で、使用されるＭＯＳトランジスタには１２Ｖ以上のパ
ンチスルー耐圧が必要である。特に、ワード線ＷＬに寄
生する大きな負荷を高速に駆動する必要があるＭＯＳト
ランジスタ（図２に示すＰチャネル型ＭＯＳトランジス
タＰ６及びＮチャネル型ＭＯＳトランジスタＮ７に対応
するトランジスタ）に大きな駆動能力を持たせるために
は、更に一層チャネル幅を大きく形成する必要があり、
回路面積が大きくなる。
【００３７】これに対して、本実施例においては、消去
ブロック毎に端子ＶＰ及びＶＮに入力される電圧を選択
されたものに切り替える電圧切替え回路を有しており、
消去ブロック毎にインバータに印加される電圧が独立し
ているので、選択された消去ブロック内のインバータを
構成するトランジスタがパンチスルーを起こしても、他
の消去ブロックに影響を与えることはなく、誤動作は発
生しない。従って、高速な読み出し動作を行うために最
も大きい駆動能力が必要であるインバータについても、
消去動作時よりもワード線の電圧が低い書込動作時に、
必要とされるパンチスルー耐圧を有していればよいの
で、チャネル幅及びチャネル長を小さく設定することが
でき、回路面積を小さくすることができる。
ブロック毎に端子ＶＰ及びＶＮに入力される電圧を選択
されたものに切り替える電圧切替え回路を有しており、
消去ブロック毎にインバータに印加される電圧が独立し
ているので、選択された消去ブロック内のインバータを
構成するトランジスタがパンチスルーを起こしても、他
の消去ブロックに影響を与えることはなく、誤動作は発
生しない。従って、高速な読み出し動作を行うために最
も大きい駆動能力が必要であるインバータについても、
消去動作時よりもワード線の電圧が低い書込動作時に、
必要とされるパンチスルー耐圧を有していればよいの
で、チャネル幅及びチャネル長を小さく設定することが
でき、回路面積を小さくすることができる。
【００３８】
【発明の効果】以上詳述したように、本発明によれば、
１又は複数個のインバータからなる群が複数個設けら
れ、この群毎に１又は複数の電圧切替え回路が設けられ
ており、この電圧切替え回路により、前記各群に属する
１又は複数個のインバータへの入力電圧を複数の電圧か
ら選択したものに切り替えることができるので、１つの
群に属するインバータが入力電圧によりパンチスルーを
起こしても、他の群に属するインバータに影響を与える
ことがなく、インバータ及びこれに接続されたプリイン
バータを構成するトランジスタの耐圧性を低く設定する
ことができ、回路面積を小さくすることができる。
１又は複数個のインバータからなる群が複数個設けら
れ、この群毎に１又は複数の電圧切替え回路が設けられ
ており、この電圧切替え回路により、前記各群に属する
１又は複数個のインバータへの入力電圧を複数の電圧か
ら選択したものに切り替えることができるので、１つの
群に属するインバータが入力電圧によりパンチスルーを
起こしても、他の群に属するインバータに影響を与える
ことがなく、インバータ及びこれに接続されたプリイン
バータを構成するトランジスタの耐圧性を低く設定する
ことができ、回路面積を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る不揮発性半導体記
憶装置を示す回路図である。
憶装置を示す回路図である。
【図２】図１に示す不揮発性半導体記憶装置の記憶回路
を拡大して示す回路図である。
を拡大して示す回路図である。
【図３】全てのインバータに接続された電圧切替え回路
を有する不揮発性半導体記憶装置を示す回路図である。
を有する不揮発性半導体記憶装置を示す回路図である。
Ａ，Ｂ，Ｃ，ＶＰ，ＶＮ；端子 Ｂ１，Ｂ２；消去ブロック ＢＬ；ビット線 ＣＨ，ＣＨ１，ＣＨ２；電圧切替え回路 ＭＣ，ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４；メモリセル ＲＤ，ＲＤ１，ＲＤ２，ＲＤ３，ＲＤ４；読み出し用デ
コーダ ＳＬ；ソース線 ＷＤ，ＷＤ１，ＷＤ２，ＷＤ３，ＷＤ４；書込／消去用
デコーダ ＷＬ，ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４；ワード線
コーダ ＳＬ；ソース線 ＷＤ，ＷＤ１，ＷＤ２，ＷＤ３，ＷＤ４；書込／消去用
デコーダ ＷＬ，ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４；ワード線
Claims (8)
- 【請求項１】 情報が記憶される複数のメモリセルと、
各メモリセルに接続されたワード線と、各ワード線に接
続されたインバータと、前記インバータに接続され前記
ワード線の選択及び非選択を決定するプリインバータ
と、前記ワード線に接続され前記メモリセルへの情報の
書込及びメモリセルからの情報の消去を実行する書込及
び消去用デコーダと、１又は複数個の前記インバータか
らなる複数の群毎に１又は複数個設けられ夫々その群に
属するインバータの入力電圧を複数の電圧から選択した
ものに切り替える電圧切替え回路とを有することを特徴
とする不揮発性半導体記憶装置。 - 【請求項２】 前記電圧切替え回路の前記インバータへ
の入力電圧の切替えのタイミングは、消去動作をすると
き、書込動作をするとき又は読み出し動作をするときで
あることを特徴とする請求項１に記載の不揮発性半導体
装置。 - 【請求項３】 前記書込及び消去用デコーダは入力され
た電圧を所定の電圧に変換するレベル変換回路を有する
ことを特徴とする請求項１又は２に記載の不揮発性半導
体記憶装置。 - 【請求項４】 前記インバータ及び前記プリインバータ
は前記メモリセルに記憶された情報を読み出す読み出し
用デコーダを構成することを特徴とする請求項１乃至３
のいずれか１項に記載の不揮発性半導体記憶装置。 - 【請求項５】 前記プリインバータはロウアドレス信号
が入力されるＮＡＮＤゲートを有することを特徴とする
請求項１乃至４のいずれか１項に記載の不揮発性半導体
記憶装置。 - 【請求項６】 前記プリインバータは前記ロウアドレス
信号に基づいて前記ワード線の選択及び非選択を決定す
るものであることを特徴とする請求項５に記載の不揮発
性半導体記憶装置。 - 【請求項７】 前記インバータはＰチャネル型ＭＯＳト
ランジスタと、前記Ｐチャネル型ＭＯＳトランジスタに
接続されたＮチャネル型ＭＯＳトランジスタとを有する
ことを特徴とする請求項１乃至６のいずれか１項に記載
の不揮発性半導体記憶装置。 - 【請求項８】 前記電圧切替え回路は前記Ｐチャネル型
ＭＯＳトランジスタに入力する電圧を切り替える第１切
替え部と前記Ｎチャネル型ＭＯＳトランジスタに入力す
る電圧を切り替える第２切替え部とを有することを特徴
とする請求項７に記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24353598A JP3230493B2 (ja) | 1998-08-28 | 1998-08-28 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24353598A JP3230493B2 (ja) | 1998-08-28 | 1998-08-28 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000076881A JP2000076881A (ja) | 2000-03-14 |
| JP3230493B2 true JP3230493B2 (ja) | 2001-11-19 |
Family
ID=17105339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24353598A Expired - Fee Related JP3230493B2 (ja) | 1998-08-28 | 1998-08-28 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3230493B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5906931B2 (ja) * | 2012-05-08 | 2016-04-20 | 凸版印刷株式会社 | 半導体集積回路 |
-
1998
- 1998-08-28 JP JP24353598A patent/JP3230493B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000076881A (ja) | 2000-03-14 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |