KR100849715B1 - 글로벌 페이지 버퍼를 구비하는 낸드형 플래쉬 메모리소자및 데이터 리드 방법 - Google Patents

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Abstract

비트라인 사이의 커플링 노이즈를 근본적으로 줄여 소자의 특성을 대폭 향상시킬 수 있는 낸드형 플래쉬 메모리소자는, 복수 개의 워드라인들 및 비트라인에 연결되며 각각이 복수 개의 데이터 저장상태들 중 하나의 데이터 저장상태로 프로그램되는 복수 개의 메모리 셀을 가지는 메모리 셀 어레이와, 메모리 셀에 저장하기 위하여 데이터를 일시 저장하는 복수 개의 페이지 버퍼들을 구비하는 플래쉬 메모리소자에 있어서, 페이지 버퍼는, 비트라인 사이의 커플링(coupling)을 방지하기 위하여 적어도 두 단계 이상 단계를 이루도록 배치된다.
Figure R1020060109612
낸드형 플래쉬 메모리, 커플링(coupling), 간섭(interference), 페이지 버퍼

Description

글로벌 페이지 버퍼를 구비하는 낸드형 플래쉬 메모리소자 및 데이터 리드 방법{NAND type flash memory device having global page buffer and method for reading data thereof}
도 1은 종래의 낸드형 플래쉬 메모리소자의 페이지 버퍼 및 비트라인의 배열을 보여주는 회로도이다.
도 2는 비트라인 사이의 커플링에 의해 온-셀에 인접한 오프-셀의 비트라인의 전압강하를 보여주는 도면이다.
도 3은 본 발명에 따른 글로벌 페이지 버퍼를 구비하는 낸드형 플래쉬 메모리소자의 회로도이다.
도 4는 본 발명의 낸드형 플래쉬 메모리소자에서 글로벌 페이지 버퍼와 로컬 페이지 버퍼의 배치방법을 보여 주는 회로도이다.
도 5는 본 발명의 낸드형 플래쉬 메모리소자에서 비트라인에 인가하는 전압을 나타낸 파형도이다.
본 발명은 플래쉬 메모리소자 및 구동방법에 관한 것으로, 특히 커플링 노이 즈를 대폭 감소시킬 수 있는 낸드형 플래쉬 메모리소자 및 데이터 리드(read) 방법에 관한 것이다.
낸드형 플래쉬 메모리소자는 전기적으로 프로그램(program) 및 소거(erase)가 가능한 비휘발성 메모리소자로서, MP3 플레이어, 디지털 카메라, 캠코더(camcoder), 노트북 컴퓨터, PDA, 셀룰러폰(cellular phone) 등의 휴대용 가전(portable electronics)과 컴퓨터 바이오스(BIOS), 프린터, USB 드라이브(drive) 등에 널리 사용된다.
플래쉬 메모리에서 데이터를 저장하는 메모리 셀은 셀 트랜지스터를 포함하고 있으며, 각각의 셀 트랜지스터는 컨트롤게이트와 플로팅게이트를 가진다. 플래쉬 메모리는 터널산화막을 통한 터널링(F-N tunneling) 현상을 이용하여 정보를 저장하기 때문에 정보저장에 있어서 다소의 시간을 필요로 한다. 다량의 데이터를 짧은 시간에 저장하기 위하여, 낸드형 플래쉬 메모리는 페이지 버퍼(page buffer)로 칭하여지는 레지스터(register)를 이용한다. 외부에서 공급된 다량의 데이터는 일단 레지스터들에 저장된 다음 해당하는 메모리 셀에 저장된다.
최근에는, 메모리소자의 집적도가 증가하고 용량이 커지면서 비트라인 간의 간격이 좁아지고, 이에 따라 비트라인 사이의 기생 캐패시턴스에 의한 커플링 노이즈(coupling noise)가 큰 문제가 되고 있다. 즉, 오프(off)-셀의 비트라인과 인접한 비트라인들이 온(on)-셀에 연결되어 있는 경우, 인접 비트라인의 바이어스(bias) 레벨이 프리차지 레벨(precharge level)로부터 0V로 떨어질 때, 오프-셀의 비트라인은 프리차지 레벨(Vp)을 유지하여야 하나 비트라인간의 상호간 섭(interference) 또는 커플링(coupling)에 의해 오프-셀의 비트라인의 전압 역시 일정 레벨 떨어지게 된다.
메모리장치의 용량이 커지면서 비트라인의 피치(pitch)가 더욱 작아지고 커플링 계수는 80％ 이상의 값을 가지게 된다. 즉, 오프-셀이 온-셀 사이에 놓여 있는 경우에 오프-셀의 비트라인의 바이어스 레벨이 프리차지 레벨보다 20％ 가량 떨어짐을 의미한다. 이는 비트라인 변동폭을 프리차지 레벨의 80％ 이상이 되도록 하여야함을 의미한다.
이러한 인접 비트라인 사이의 커플링으로 인한 전압강하 문제를 해결하기 위하여 비트라인 쉴딩(shielding) 구조를 사용하고 있다. 비트라인 쉴딩 구조란, 전체 비트라인을 짝수(even) 비트라인과 홀수(odd) 비트라인으로 나누고 짝수 비트라인과 홀수 비트라인을 교대로 배치한 후, 짝수 비트라인의 셀을 읽을 때 홀수 비트라인을 접지시켜 쉴딩라인(shielding line)으로 사용하는 것이다. 그러면, 인접 비트라인에 의한 커플링 노이즈는 사라지고 짝수 비트라인 사이의 커플링 노이즈만 남게 되는데, 그 양은 매우 작기 때문에 무시할 수 있었다.
도 1은 종래의 낸드형 플래쉬 메모리소자의 페이지 버퍼 및 비트라인의 배열을 보여주는 회로도이고, 도 2는 비트라인 사이의 커플링에 의해 온-셀에 인접한 오프-셀의 비트라인의 전압이 일정 레벨 떨어짐을 보여주는 도면이다.
도 1을 참조하면, 메모리 셀 어레이(100)는 대응하는 비트라인들(BLe1, BLo1, BLe2, BLo2...)에 연결된 복수 개의 셀 스트링(cell string)들로 구성된다. 각각의 셀 스트링은 소스 선택 트랜지스터(ST1)와, 메모리 셀들(0 ∼ 63)과, 드레 인 선택 트랜지스터(ST2)로 이루어진다. 메모리 셀들(0 ∼ 63)은 소스 선택 트랜지스터(ST1)와 드레인 선택 트랜지스터(ST2) 사이에 직렬로 연결된다. 하나의 스트링 내에 포함된 메모리 셀의 수는 도시된 것과 같이 32개 혹은 메모리소자의 저장용량에 따라 달라질 수 있다. 하나의 페이지 버퍼(10)에는 짝수 비트라인(BLe1, BLe2,..)과 홀수 비트라인(BLo1, BLo2,..)이 하나씩 연결된다. 페이지 번호는 짝수 비트라인과 홀수 비트라인을 번갈아가며 주어지고, 페이지 0부터 페이지 63까지 64개의 페이지 번호가 주어진다.
종래에는 페이지 버퍼의 순서에 상관없이 짝수 비트라인의 셀을 읽을 때 홀수 비트라인을 접지시켜 쉴딩라인으로 사용하는 방법으로 읽기동작을 진행하였다. 그러나, 비트라인의 피치가 더욱 줄어듦에 따라, 비트라인간 커플링 노이즈는 더욱 많이 발생하며 짝수 비트라인 사이에 있는 하나의 홀수 비트라인만으로는 쉴딩역할을 제대로 할 수 없게 되었다. 따라서, 비트라인 사이의 커플링 노이즈를 근본적으로 개선할 수 있는 기술이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 비트라인 사이의 커플링 노이즈를 근본적으로 줄여 소자의 특성을 대폭 향상시킬 수 있는 낸드형 플래쉬 메모리소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 다단계 페이지 버퍼 구조를 갖는 낸드형 플래쉬 메모리소자의 데이터 리드 방법을 제공하는 것이다.
상기 기술적 과제를 이루기 위하여 본 발명에 의한 낸드형 플래쉬 메모리소자는, 상기 셀 스트링을 연결하며, 짝수 및 홀수 비트라인을 선택할 수 있는 제1 페이지 버퍼; 및 상기 제1 페이지 버퍼를 연결하는 제2 페이지 버퍼를 구비하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제1 페이지 버퍼는 짝수 및 홀수 비트라인을 선택하기 위하여 형성된 페이지 버퍼로 구성될 수 있다.
상기 하나의 제1 페이지 버퍼에는 하나의 짝수 비트라인과 하나의 홀수 비트라인이 연결될 수 있다.
상기 페이지 버퍼가 메모리 셀 어레이의 일 측에 배치되거나, 메모리 셀 어레이의 양측에 배치될 수 있다.
상기 다른 기술적 과제는 이루기 위하여 본 발명에 의한 낸드형 플래쉬 메모리소자의 데이터 리드 방법은, 드레인 및 소스 선택트랜지스터 및 다수의 메모리 셀로 구성된 셀 스트링과, 상기 셀 스트링을 연결하는 제1 페이지 버퍼, 및 상기 제1 페이지 버퍼를 연결하는 제2 페이지 버퍼를 구비하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 데이터 리드(read) 방법에 있어서, 상기 제1 페이지 버퍼에 연결된 하나의 비트라인의 데이터를 읽을 때, 상기 비트라인이 연결된 제1 페이지 버퍼와, 상기 제1 페이지 버퍼가 연결된 제2 페이지 버퍼에 연결된 다른 모든 비트라인을 접지(ground)시키는 것을 특징으로 한다.
상기 비트라인의 데이터를 읽을 때, 상기 제2 페이지 버퍼를 1차로 선택하고, 선택된 제2 페이지 버퍼에 연결된 제1 페이지 버퍼 중 하나를 2차로 선택할 수 있다.
상기 제1 페이지 버퍼에는 두 개의 비트라인이 연결되고, 상기 제2 페이지 버퍼에는 두 개의 제1 페이지 버퍼가 연결된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
종래에는 낸드형 플래쉬 메모리소자의 읽기 동작을 수행할 때, 페이지 버퍼의 순서와 무관하게 짝수 비트라인의 셀을 읽을 때 홀수 비트라인을 접지시켜 쉴딩라인으로 사용하였다. 그러나, 메모리소자가 더욱 고집적화되고 비트라인의 피치가 더욱 줄어듦에 따라 비트라인간 커플링 노이즈도 더욱 심각하게 발생하며, 짝수 비트라인 사이에 있는 하나의 홀수 비트라인만으로는 쉴딩역할을 제대로 할 수 없게 된다. 이에 본 발명에서는, 페이지 버퍼들을 짝수와 홀수의 로컬 페이지버퍼로 다시 나누고, 두 개의 로컬 페이지 버퍼를 글로벌 버퍼에 연결하여, 읽고자 하는 비트라인이 연결된 로컬 페이지버퍼의 다른 비트라인뿐 아니라, 인접한 로컬 페이지 버퍼에 연결된 두 개의 비트라인도 접지시킴으로써, 하나의 비트라인을 읽을 때 세 개의 비트라인을 쉴딩라인으로 사용하게 된다. 따라서, 쉴딩효과를 극대화할 수 있어 커플링 현상을 최소화할 수 있다. 이를 도면을 참조하여 상세히 설명한다.
도 3은 본 발명에 따른 글로벌 페이지 버퍼를 구비하는 낸드형 플래쉬 메모리소자의 회로도이다.
메모리 셀 어레이(200)는 대응하는 비트라인들(BLe1, BLo1, BLe2, BLo2...)에 연결된 복수 개의 셀 스트링들로 구성된다. 각각의 셀 스트링은 소스 선택 트랜지스터(ST1)와, 메모리 셀들(0 ∼ 63)과, 드레인 선택 트랜지스터(ST2)로 이루어진다. 메모리 셀들(0 ∼ 63)은 소스 선택 트랜지스터(ST1)와 드레인 선택 트랜지스터(ST2) 사이에 직렬로 연결된다. 하나의 스트링 내에 포함된 메모리 셀의 수는 도시된 것과 같이 32개이거나, 혹은 메모리소자의 저장용량에 따라 달라질 수 있다. 소스 선택 트랜지스터들(ST1)의 게이트는 스트링 선택라인(SSL)에 공통으로 접속되어 있다. 스트링 선택라인(SSL)은 로우디코더로부터 제공되는 스트링 선택신호를 전송하는 역할을 한다. 로우디코더로부터 제공되는 드레인 선택신호를 전송하는 드레인 선택 라인(DSL)에는 셀 스트링들의 드레인 선택 트랜지스터(ST2)들의 게이트가 접속된다. 메모리 셀들(0 ∼ 63)의 컨트롤게이트 각각에는 워드라인들이 접속된다.
다량의 데이터를 짧은 시간에 저장하기 위하여 페이지 버퍼들이 배치된다. 외부에서 공급된 다량의 데이터는 일단 페이지 버퍼에 저장된 다음 해당하는 메모리 셀에 저장된다. 본 발명에서는, 페이지 버퍼가 로컬 페이지 버퍼와 글로벌 페이지 버퍼로 단계적으로 배치된다. 비트라인이 연결되는 로컬 페이지 버퍼(212, 213, 222, 223)에는 짝수 비트라인과 홀수 비트라인이 하나씩 연결된다. 페이지 번호는 짝수 비트라인과 홀수 비트라인을 번갈아가며 주어진다. 예를 들어, 하나의 셀 스트링에 32개의 메모리 셀이 연결되어 있을 경우에는 페이지 0부터 페이지 63까지 64개의 페이지 번호가 주어진다. 로컬 페이지 버퍼들(212, 213, 222, 223)은 다시 짝수(even) 로컬 페이지 버퍼와 홀수(odd) 로컬 페이지 버퍼로 나누어진다. 하나의 짝수 로컬 페이지 버퍼와 하나의 홀수 로컬 페이지 버퍼는 글로벌 페이지 버퍼에 함께 연결된다.
즉, 제1 글로벌 페이지 버퍼(210)에는, 첫 번째 짝수 비트라인(BLe1)과 홀수 비트라인(BLo1)이 연결된 첫 번째 짝수 로컬 페이지 버퍼(212)와, 두 번째 짝수 비트라인(BLe2)과 홀수 비트라인(BLo2)이 연결된 첫 번째 홀수 로컬 페이지 버퍼(213)가 연결된다.
제2 글로벌 페이지 버퍼(220)에는, 세 번째 짝수 비트라인(BLe3)과 홀수 비트라인(BLo3)이 연결된 두 번째 짝수 로컬 페이지 버퍼(222)와, 네 번째 짝수 비트라인(BLe4)과 홀수 비트라인(BLo4)이 연결된 두 번째 홀수 로컬 페이지 버퍼(223)가 연결된다.
글로벌 페이지 버퍼와 로컬 페이지 버퍼는 도 3에 도시된 바와 같이 메모리 셀 어레이의 일 측에 배치할 수도 있지만, 도 4에 도시된 바와 같이 양측으로 나누어 배치하거나 그 이상의 방향에 배치할 수도 있다.
도 4는 본 발명의 낸드형 플래쉬 메모리소자에서 글로벌 페이지 버퍼와 로컬 페이지 버퍼의 배치방법을 보여 주는 회로도이다. 도시된 바와 같이, 로컬 페이지 버퍼들(312 ∼ 343)이 짝수, 홀수를 이루며 메모리 셀 어레이(300)의 상, 하 양측에 배치되어 있고, 이들 짝수 로컬 페이지 버퍼와 홀수 로컬 페이지 버퍼 하나씩이 글로벌 페이지 버퍼(310, 320, 330, 340)에 연결되어 있다.
한편, 동작을 수행할 비트라인을 선택하는 방법에 따라, 도 3에 도시된 바와 같이 하나의 로컬 페이지 버퍼에 짝수 비트라인 하나와 홀수 비트라인 하나를 연결할 수도 있지만, 하나의 로컬 페이지 버퍼에 짝수 비트라인과 짝수 비트라인 혹은 홀수 비트라인과 홀수 비트라인을 연결할 수도 있다.
이러한 구조를 갖는 본 발명의 낸드형 플래쉬 메모리소자의 동작방법은 기존의 방법과 유사하다. 즉, 선택된 비트라인을 읽기 위하여 먼저, 글로벌 페이지 버퍼에 연결된 짝수 또는 홀수 로컬 페이지 버퍼를 선택한 다음, 선택된 로컬 페이지 버퍼에 연결된 짝수 또는 홀수 비트라인을 선택하게 된다. 이렇게 읽기가 수행될 비트라인이 선택되면, 선택된 글로벌 페이지 버퍼와 연결된 나머지 모든 비트라인은 접지시켜 쉴딩라인으로 사용한다.
예를 들어, 첫 번째 짝수 로컬 페이지 버퍼(212)의 짝수 비트라인(BLe1)을 읽고자할 경우, 첫 번째 짝수 로컬 페이지 버퍼(212)에 연결된 홀수 비트라인(BLo1)은 기존의 방식처럼 접지시키고, 첫 번째 홀수 로컬 페이지 버퍼(213)에 연결된 짝수 비트라인(BLe2)과 홀수 비트라인(BLo2)은 모두 접지시킨다. 이렇게 첫 번째 짝수 로컬 페이지 버퍼(212)의 짝수 비트라인의 읽기가 끝나면 첫 번째 짝수 로컬 페이지 버퍼(212)의 홀수 비트라인(BLo1)에 대한 읽기동작이 진행된다. 이때, 짝수 로컬 페이지 버퍼(212)의 짝수 비트라인(BLe1)과, 홀수 페이지 버퍼(213)의 짝수 비트라인(BLe1) 및 홀수 비트라인(BLo1)은 접지시킨다.
마찬가지의 방법으로 홀수 페이지 버퍼의 짝수 비트라인의 읽기동작을 진행하고, 다음에는 홀수 페이지 버퍼의 홀수 비트라인에 대한 읽기동작을 진행한다. 즉, 읽기동작이 진행되는 동안 세 개의 비트라인을 접지시킴으로써 읽기동작을 진 행하는 동안 비트라인 사이의 커플링을 최소화할 수 있다.
도 5는 본 발명의 낸드형 플래쉬 메모리소자에서 비트라인에 인가하는 전압을 나타낸 파형도이다.
도시된 바와 같이, 첫 번째 짝수 비트라인(BLe1)을 읽을 때 첫 번째 홀수 비트라인(BLo1) 뿐만 아니라 두 번째 짝수 비트라인(BLe2)과 홀수 비트라인(BLo2)도 접지(OV)시킨다. 따라서, 읽기동작이 수행되는 첫 번째 짝수 비트라인(BLe1)과 선택되지 않은 세 번째 짝수 비트라인(BLe3) 사이의 간격이 충분히 멀기 때문에 두 비트라인 사이의 커플링 현상이 억제될 수 있다. 그러므로, 세 번째 짝수 비트라인(BLe3)은 도 2에 도시된 종래의 경우와 달리 프리차지 레벨(Vp)을 유지하게 된다.
결국, 본 발명에 따르면, 기존의 공정이나 설계의 큰 변화없이, 짝수 비트라인이 구동될 때 짝수 비트라인 사이의 간격이 종래에 비해 3배 이상 넓어짐으로써 비트라인 사이의 커플링 노이즈가 최소화될 수 있다.
상술한 본 발명에 따른 다단계 페이지 버퍼를 구비하는 낸드형 플래쉬 메모리소자에 따르면, 페이지 버퍼를 단계적으로 배치하고 선택된 비트라인에 대해 동작을 수행할 때 인접하는 하나의 비트라인 뿐만 아니라, 둘 이사의 비트라인을 접지시킨다. 따라서, 회로설계나 공정에 큰 변화를 주지 않고도 동작이 수행될 비트라인 사이의 간격을 넓게 하여 비트라인 사이의 커플링 노이즈를 최소화할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (8)

  1. 드레인 및 소스 선택트랜지스터 및 다수의 메모리 셀로 구성된 셀 스트링;
    상기 셀 스트링을 연결하며, 짝수 및 홀수 비트라인을 선택할 수 있는 제1 페이지 버퍼; 및
    상기 제1 페이지 버퍼를 연결하는 제2 페이지 버퍼를 구비하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 하나의 제1 페이지 버퍼에는 하나의 짝수 비트라인 또는 하나의 홀수 비트라인이 연결되는 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
  4. 제1항에 있어서,
    상기 제1 및 제2 페이지 버퍼가 메모리 셀 어레이의 일 측에 배치된 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
  5. 제1항에 있어서,
    상기 제1 및 제2 페이지 버퍼가 메모리 셀 어레이의 양측에 배치된 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
  6. 드레인 및 소스 선택트랜지스터 및 다수의 메모리 셀로 구성된 셀 스트링과, 상기 셀 스트링을 연결하는 제1 페이지 버퍼, 및 상기 제1 페이지 버퍼를 연결하는 제2 페이지 버퍼를 구비하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 데이터 리드(read) 방법에 있어서,
    상기 제1 페이지 버퍼에 연결된 하나의 비트라인의 데이터를 읽을 때, 상기 비트라인이 연결된 제1 페이지 버퍼와, 상기 제1 페이지 버퍼가 연결된 제2 페이지 버퍼에 연결된 다른 모든 비트라인을 접지(ground)시키는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 데이터 리드(read) 방법.
  7. 제6항에 있어서,
    상기 비트라인의 데이터를 읽을 때, 상기 제2 페이지 버퍼를 1차로 선택하고, 선택된 제2 페이지 버퍼에 연결된 제1 페이지 버퍼 중 하나를 2차로 선택하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 데이터 리드 방법.
  8. 제6항에 있어서,
    상기 제1 페이지 버퍼에는 두 개의 비트라인이 연결되고,
    상기 제2 페이지 버퍼에는 두 개의 제1 페이지 버퍼가 연결되어 있는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 데이터 리드(read) 방법.
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