CN100541644C - 集成电路 - Google Patents

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Abstract

本发明是关于一个分类电路(140)在数据项根据其地址排列的至少四个线路(134)的第一组线路和数据项根据在脉冲操作中读或写的顺序排列的第二组线路(138，WDOR，WDOF，WD1R，WD1F)之间传送数据。六个信号(SORT)和它们的补码足以在读和写操作中控制分类电路，并提供DDR和DDR2功能。

Description

集成电路
技术领域
本发明涉及一种集成电路，特别是涉及一种存储器。
背景技术
图1说明了一种现有技术的动态随机存取存储器(dynamic randomaccess memory，即DRAM)。存储器阵列110具有沿行和列排列的DRAM存储器单元。每个存储器行对应于一个字线WL。为了读出存储器，会激活对应的字线WL，并且对应的数据信号会出现在位线BL上。位线信号由检测放大器(未示出)放大。Y选择电路130选择一个或多个存储器列并将对应位线与引入到存储器输出端DQ的数据通路连接。在写入操作中，则提供一个从端口DQ向存储器阵列的相反数据通路。
为了增加存储器带宽，多个数据项目从存储器阵列110中并行预取，以在DQ端口上串行输出。例如，在双倍数据率(double data rate，即DDR)同步DRAMs中，两个数据比特平行预取，以在脉冲读操作的时钟信号的上升和下降沿连续输出(一比特在上升沿端口DQ上，另一个比特在下降沿上)。同样，在脉冲写操作中，两个数据比特在时钟周期的上升和下降沿的端口DQ连续接收并平行写入到阵列110。
为了供应DDR和一些其他类型存储器中不同的数据排序需要，会使存储器中数据的并-串和串-并转换复杂化。DDR标准定义以下用于脉冲读和写操作的数据序列(见JEDEC标准JESD79D.JEDEC固态技术协会，2004年1月，结合在这里作为参考)：
这里，A2、A1、A0是脉冲操作的“起始地址”An...A2A1A0(或者A<n:0>)的最后三个有效位(least significant bit，即LSB)。对于每个脉冲长度(2，4或8)和每个起始地址，DDR标准定义一个连续型排序和一个交替型排序。在脉冲开始前，脉冲长度和类型写入到存储器模式寄存器(未示出)。数据从2，4或8存储器位置读出或写入。块地址由最重要的地址位确定(脉冲长度为8是位A<n:3>，脉冲长度为4是位<n:2>，脉冲长度为2是位A<n:1>)。最不重要的地址位和脉冲类型确定块中的数据排序。例如，对于脉冲长度为4，起始地址为A<n:0>＝x...x01，并且是交替型时，数据按照1-0-3-2的顺序(表1)在地址x...x00到x...x11的四个存储器位置的一个块上读出或写入，即第一数据项写入到地址x...x01，第二数据项写入到地址x...x00，第三数据项写入到地址x...x11，第四数据项写入到地址x...x10(数据排序是地址LBS的顺序)。
表1-DDR脉冲操作
图1说明了具有两位预取的DDR存储器的数据写入路径，这在Faue2003年9月16日公开的美国专利号6,621,747中有描述。串-并转换器132对端口DQ上在一个时钟周期接收的每对串行数据位执行串并转换。转换器132用两位中的第一位(在时钟周期的上升沿接收的位)驱动线路IR，用在时钟周期的下降沿接收的第二位驱动另一线路IF。线路IR，IF用138表示。写数据分类电路140(WDSORT)对位再次排序并用将写到存储器位置A0＝0的位驱动线路G0，用将写到位置A0＝1的位驱动线路G1。线路G0，G1用134表示。Y选择电路130选择适当的存储器列从线路134并行写入两位到它们各自的存储器位置。
美国专利号6,115,321(Koelling等在2000年9月5日公开)说明了具有四位预取的存储器。其中有四个线路134和四个线路138。分类电路140用于读和写存取。对于表1的适当数据排序通过电路140和Y选择电路130的共同操作获得。
美国专利号6,600,691(Morzano等在2003年7月29日公开)说明了能够用于DDR2存储器的数据读取路径。DDR2在JDEC标准JESD79-2A(JEDEC固态技术协会)中定义，它结合在这里作为参考。DDR2标准指定一具有四位预取的双数据率存储器的脉冲数据序列(每个时钟周期边缘上有一个数据项)于下：
表2-DDR2脉冲操作
Figure C20051000164800081
对于DDR，DDR2和其他存储器的脉冲操作电路的改进是理想的。
由此可见，上述现有的存储器在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决存储器存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。
有鉴于上述现有的存储器存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的集成电路，能够改进一般现有的存储器，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种集成电路，包括一个提供多个数据序列的读和写脉冲操作的存储器，该存储器包括：多个存储单元；第一电路，用于提供指定脉冲操作连续还是交替执行的第一信号和指定一脉冲长度和脉冲操作的一起始地址中至少最后两个有效位A0、A1；至少四个读复用器电路Mr1、Mr2、Mr3、Mr4，...，其中每一读复用器电路Mri(i＝1，2，3，4...)包括一个或多个复用器，其中该读复用器电路Mri在一脉冲读操作中接收从所述存储器单元读出的数据，并在该脉冲读操作中选择该存储器所串行提供的各个数据项，该数据项包括一个或多个数据位；至少四个写复用器电路Mw1，Mw2、Mw3、Mw4，...，其中每一写复用器电路Mwi(i＝1，2，3，4...)包括一个或多个复用器，其中该写复用器电路Mwi接收将在一脉冲写操作中写入到所述存储单元的数据，并选择写到地址A1A0＝i的数据项；第二电路，用于并行接收由该读复用器电路所选择的数据项，并串行提供该数据项作为一脉冲读操作的输出；以及第三电路，用于并行接收由该写复用器电路所选择的数据项，并并行将该数据项并行写入到所述存储单元中。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的集成电路，进一步包括：第四电路，用于产生多个给所述读和写复用器电路的控制信号，该控制信号包括多个子信号和所述子信号的补码。
前述的集成电路，其中每一数据项包括M位，M等于1、4、8或16，且每一读和写复用器电路包括M个复用器。
前述的集成电路，其中每一读复用器电路中的每一复用器包括一晶体管，具有一第一端口用于接收一输入信号，及一第二端口用于提供一信号到该复用器的一输出，其中至少两个晶体管的第二端口连接在一起。
前述的集成电路，其中每一写复用器电路中的每一复用器包括一晶体管，具有一第一端口用于接收一输入信号，及一第二端口用于提供一信号到该复用器的一输出，其中至少两个晶体管的第二端口连接在一起。
前述的集成电路，其中在每一脉冲操作中，两个数据项在一时钟周期从该存储器读出或写入到该存储器。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种集成电路，包括一提供一预取的读脉冲操作的一存储器，该存储器包括：多个存储单元阵列；多个第一线路，用于在一脉冲读操作中从所述存储单元阵列并行接收多个数据项；至少四个读复用器电路Mr1、Mr2、Mr3、Mr4，...，其中每一读复用器电路Mri(i＝1，2，3，4...)包括一个或多个复用器，其中每一读复用器电路Mri接收来自数据线的数据，并在该脉冲读操作中选择该存储器所串行提供的各个ith数据项，每一数据项包括一个或多个数据位；多个第二线路，用于从读复用器电路并行接收数据；以及一电路，用于从所述第二线路并行接收多个数据项，和串行提供这些数据项作为一脉冲读操作的一输出；其中所述读复用器电路位于包含所述存储单元阵列的一最小矩形区域所定义的一阵列区域。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的集成电路，包括在具有所述读复用器电路的一区域的四个不同边上的至少四个阵列。
前述的集成电路，其中每一读复用器电路至少根据一脉冲读操作的一起始地址中最后有效位来选择数据项。
前述的集成电路，其中每一读复用器电路至少根据该起始地址的最后两个有效位来选择数据项。
前述的集成电路，其中每一读复用器电路至少根据一脉冲操作是连续还是交替来选择数据项。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种集成电路，包括提供一预取的写脉冲操作的一存储器，该存储器包括：多个存储单元阵列；多个第一线路，用于在一脉冲写操作中并行提供多个数据项至所述存储单元阵列；至少四个复用器电路(“写复用器电路”)Mw1，Mw2、Mw3、Mw4，...，其中每一写复用器电路Mwi(i＝1，2，3，4...)包括一个或多个复用器，其中每一写复用器电路Mwi接收在一脉冲写操作所串行提供至该存储器的数据，并在该脉冲写操作时选择所述数据项其中之一，由一个或多个所述第一线路其中一部分传输该数据项，每一数据项包括一个或多个数据位；多个第二线路，用于并行提供数据至所述写复用器电路；以及一电路，用于串行接收多个数据项作为脉冲写操作的一输入，并并行提供所述数据项到所述第二线路；其中所述写复用器电路位于包含所述存储单元阵列的一最小矩形区域所定义的一阵列区。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的集成电路，包括在具有所述写复用器电路的一区域的四个不同边上的至少四个阵列。
前述的集成电路，其中每一写复用器电路至少根据一脉冲写操作的一起始地址中最后有效位来选择数据项。
前述的集成电路，其中每一写复用器电路至少根据该起始地址中最后两个有效位来选择数据项。
前述的集成电路，其中每一写复用器电路至少根据一脉冲操作是连续还是交替来选择数据项。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种集成电路，包括一提供多个数据序列的读和写脉冲操作的一存储器，该存储器包括：多个存储单元；多个第一传导路径，用于为该脉冲操作运送读和写数据，其中每一这些第一传导路径运送读和/或写数据给具有多个地址的一存储单元组，这些地址具有一个或多个地址位所对应的一预定值；多个第二传导路径，用于为该脉冲操作运送读和写数据，其中每一这些第二传导路径在该脉冲操作的串行读数据流中的一个或多个预定位置运送读数据，和/或在该脉冲操作的串行写数据流中的一个或多个预定位置运送写数据；以及一个分类电路，用于把该读数据从该第一传导路径转换到该第二传导路径，并把该写数据从该第二传导路径转换到该第一传导路径；其中至少一第一传导路径具有连接到该分类电路中的一第一驱动器的输出的一第一端，并具有一第二端，该第一传导路径由一传导线路组成，或包括一传导线路和一个或多个与该传导线路串行连接的晶体管，一个或多个这些晶体管与该第二端相邻，该第一传导线路中的晶体管不与该第一端相邻；其中至少一第二传导路径具有连接到该分类电路的输入的一第一端，并具有连接到一第二驱动器的一第二端，该第二传导路径由一传导线路组成，或包括一传导线路和与该传导线路串行连接的一个或多个晶体管，该第二传导路径的一个或多个这些晶体管与该第二传导路径的该第一端相邻，并且该第二传导路径中的晶体管不与该第二传导路径的该第二端相邻。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种集成电路，包括提供多个数据序列的且提供读和写脉冲操作的一存储器，该存储器包括：多个存储单元；多个第一传导路径，用于为该脉冲操作运送读和写数据，其中每一这些第一传导路径运送读和/或写数据给具有多个地址的一存储单元组，这些地址具有一个或多个预定地址位所对应的一预定值；多个第二传导路径，用于为该脉冲操作运送读和写数据，其中每一这些第二传导路径在该脉冲操作的串行读数据流中的一个或多个预定位置运送读数据，和/或在该脉冲操作的串行写数据流中的一个或多个预定位置运送写数据；一分类电路，用于把该读数据从该第一传导路径转换到该第二传导路径，并把该写数据从该第二传导路径转换到该第一传导路径；其中至少一第一传导路径包括直接连接到运送写数据的该分类电路中的一驱动器的一传导线路，该传导线路的长度至少是该第一传导路径的1/4；以及其中至少一第二传导路径连接到该分类电路的一输入，并包括连接到该分类电路外侧的一驱动器的一传导线路，该传导线路的长度至少是该第二传导路径的1/4。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的集成电路，其中至少一所述第一传导路径的该传导线路的长度至少是该第一传导路径的3/4。
前述的集成电路，其中至少一所述第二传导路径的该传导线路的长度至少是该第二传导路径的3/4。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种集成电路，包括提供多个数据序列的读和写脉冲操作的一存储器，该存储器包括：多个存储单元；至少四个第一传导路径，用于为该脉冲操作运送写数据，其中每一这些第一传导路径对具有一个或多个预定地址位所对应一预定值的地址的存储单元组运送写数据；至少四个第二传导路径，用于为该脉冲操作运送写数据，其中每一所述第二传导路径在该脉冲操作的串行写数据流中的一个或多个预定位置运送写数据；一分类电路，用于把该写数据从该第二传导路径转换到该第一传导路径，以将串行接收的至少四个数据项从该第一传导路径并行写入到该存储单元，或只将串行接收的两个数据项从该第一传导路径并行写入到该存储单元；以及一个第一电路，用于在该第二传导路径上提供串行接收的多个数据项，以便只将两个串行接收的数据项写入到该存储单元中，该第一传导电路在至少两个所述第二传导路径上并行提供所述两个串行接收的数据项中的一个，同时在至少两个剩余的所述第二传导路径上并行提供所述两个串行接收的数据项中的另一个。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本发明的主要技术内容如下：
本发明提出一种集成电路，在本发明的一些态样中，对具有四个或多于四个项目的预取的存储器提供读和写分类电路，每个数据项具有一个或多个数据位(对于具有多个数据端口的存储器，每个数据端口有四个或四个以上的位被预取)。在读分类电路中，对于每个输出数据端口提供四个或四个以上晶体管，从而从四个或四个以上预取数据位中选择并在一个脉冲操作中提供选择的位。晶体管并行连接在接收预取位的节点和提供选择位的节点之间。一个相似的晶体管组提供在写分类电路中。所有读和写分类晶体管由是起始脉冲地址、脉冲类型(交替或连续)和脉冲长度的函数的信号控制。这些函数属于六个函数和它们的反函数的一个组。在一些DDR2实施例中，Y选择信号不涉及数据分类，即Y选择信号只是最重要地址位的函数，而不是脉冲长度、脉冲类型或最不重要的地址位的函数。在一些实施例中，相同的数据分类电路适于DDR和DDR2操作。可使用金属掩模选项、引线或其他方法来组态(configure)理想的DDR或DDR2存储器。
本发明还提出一种集成电路，本发明的另一态样涉及数据分类电路的放置，其包括现有技术的分类电路。一个存储器可以具有多个存储库。每个库具有一个或多个存储阵列和对应的感应放大器和写缓冲器(与写入数据阵列相邻的缓冲器)。存储库在大区域上分布。这可以产生一长的数据路径于至少一些阵列和DQ端口之间，特别是感应放大器和写缓冲电路和DQ端口之间。为了加速存储器操作，可将缓冲器(放大器)放在数据路径中间的一些位置。发明人观察到，把数据缓冲器放置在分类电路附近是有效的，因为分类电路能够减弱数据信号。因此，分类电路放在由G-线路(比如图1中的线路G0，G1)和I-线路(IR，IF)定义的数据路径的中间部分。在一些实施例中，至少一些G-线路和/或至少一些I-线路用于读和写。每个G-线路和I-线路从一个驱动器的输出不间断运行到另一个驱动器的输入，并且每个线路连接到驱动器的输出，且没有与驱动器输出相邻的开关。如果在串行线路中存在一个开关，则开关放置在与从线路接收信号的输入设备(例如放大器)相邻处，而不与驱动线路的驱动器的输出相邻放置。
经由上述可知，本发明是关于一个分类电路(140)在数据项根据其地址排列的至少四个线路(134)的第一组线路和数据项根据在脉冲操作中读或写的顺序排列的第二组线路(138，WD0R，WD0F，WD1R，WD1F)之间传送数据。六个信号(SORT)和它们的补码足以在读和写操作中控制分类电路，并提供DDR和DDR2功能。
综上所述，本发明特殊结构的集成电路。其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在产品结构或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的存储器具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是一个现有技术存储器电路的框图。
图2至图4是根据本发明的实施例的存储器电路的框图。
图5A，5B，5C，5C，5D，6A，6B，7A，7B，7C，7D，8A，8B，8C，8D，9A，9B是根据本发明的实施例的存储器电路的电路图。
图9C，10，11是根据本发明的实施例的存储器信号的时序图。
图12，13是根据本发明的实施例的存储器电路的电路图。
图14，15是根据本发明的实施例的存储器信号的时序图。
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的集成电路其具体实施方式、结构、特征及其功效，详细说明如后。
本部分描述的实施例说明并不限制本发明。本发明不限于特定电路，存储器尺寸或I/O端口数和其他细节。本发明是以权利要求定义。
图2是具有四个数据项的预取的存储器的框图，它提供DDR2(表2)脉冲操作。存储器具有四个数据库210.0-210.3。每个数据库具有四个存储器阵列110.00，110.01，110.10，110.11，对应于地址位A1A0值00，01，10，11。阵列110.00具有存储器位置A1A0＝00，阵列110.01具有存储器位置A1A0＝01，阵列110.10具有存储器位置A1A0＝10，阵列110.11具有存储器位置A1A0＝11。多个位线BL水平运行通过每个阵列，多个字线WL则垂直运行。每个字线通过一存储库的所有阵列。字线被现有技术已知的行地址解码器(未示出)驱动。位线感应放大器220放大位线上的信号。参见Li等在2000年1月4日公开的专利号6,011,737，它结合在这里作为参考。Y选择电路130从对应于列地址信号(图2中未示出)的每个阵列中选择许多位线。Y选择电路包括许多通过(pass)晶体管(图2中未示出)，当晶体管导通时，每一通过晶体管连接一个位线BL到线路YS。地址位A1A0与Y选择电路“无关”。图2仅示出了一个外部数据端口DQ，每个Y选择电路从每个阵列110.ij(即，每个阵列110.00，110.01，110.10，110.11)选择电路选择一个数据位(例如，根据数据结构选择单个位线或一对位线)。如果存储器具有许多DQ端口(例如，DDR2标准中的4，8，16端口)，则每个Y选择电路将从每个阵列110.ij选择一个4，8，16数据项或其他位数，而每个DQ端口选择一个位。
线路YS能够直接或通过块230中的次级感应放大器连接到各个G-线路134。每个块230包括用于阵列110.00-110.11的感应放大器和写缓冲电路。存储器包括用于每个数据端口DQ的四个G线路G0E，G0D，G1E，GID。线路G0E运送数据到所有存储库的阵列110.00中或从中运送出数据。线路G0D向阵列110.01运送数据并从中运送出数据。线路G1E向阵列110.10运送数据并从中运送出数据。线路G1D向阵列110.11运送数据并从中运送出数据。如果存储器具有数量N个数据端口，则同样数量的G-线路能够提供给阵列110.00。N个G-线路用于阵列110.01，N个G-线路用于阵列110.10，并且N个G-线路用于阵列110.11。例如，如果N＝16，阵列110.00有十六个线路G0E<0:15>，阵列110.01有十六个线路G0D<0:15>，等等。
在脉冲读操作中，分类电路140按照表2连接G线路134到I-线路138。四个I-线路IR0(时钟周期0，上升沿)，IF0(时钟周期0，下降沿)，IR1(时钟周期1，上升沿)，IF1(时钟周期1，下降沿)提供给每个端口DQ。并-串转换器240(例如移位寄存器)按照IR0，IF0，IR1，IF1的顺序转换I-线路上的并行数据为串行格式。数据输出缓冲器250在两个连续时钟周期中转换数据信号为适当的电压和电流，并在端口DQ上提供数据。这些时钟周期在图10的时序图中在每个读操作中标记为“CLOCK 0”和“CLOCK1”。这些时钟周期对周期T中发布的读命令标号为T+3，T+4，并且对周期T+3中发布的读命令标号为T+6，T+7。CAS等待时间(在DDR2和DDR标准中定义)是3个时钟周期。
在脉冲长度为8时，上述步骤会重复进行，并且将四个以上数据项从线路IR0，IF0，IR1，IF1依序转换到端口DQ，从而8个数据项在4个连续时钟周期中输出。
I-线路138也能够运送写入数据。在图2的实施例中，只有两个I-线路用于写入数据。这些I-线路是IR1，IF1，但亦能够选择任意两个线路。或者只用一个I-线路于写入数据，或者能够使用所有四个线路。也可能不使用I-线路写数据。图2的组合(使用两个I-线路)相信能提供功率和计时优点。写入数据在端口DQ依序接收并由数据输入缓冲器260锁存并放大。串-并转换器270提供在一个时钟周期中接收的两个数据项到各个线路IR1(上升沿数据)，IF1(下降沿数据)。S/P转换器270和电路240，250，260位于DQ端口附近的存储器的外围区域。位于存储库之间的存储器的中间部分中的分类电路140附近的S/P转换器280执行2∶4数据转换。在图11的例子中，四个数据项D0-D3在端口DQ上于时钟周期T+1和T+2(分别用“CLOCK 0”和“CLOCK 1”标记)的上升沿和下降沿接收。当在时钟周期T+1的上升沿之后，数据选通信号DQS降低时，数据D0和D1开始在各个线路IR1，IF1上并行驱动，当在时钟周期T+2的上升沿后DQS下降时，数据D2和D3开始在相同的线路上并行驱动。这样，线路IR1依序运送上升沿数据D0，D2，并且线路IF1依序运送下降沿数据D1，D3，在时钟周期T+2中的某些起始时间，S/P转换器280在各个线路WD0R，WD0F，WD1R，WD1F上并行提供数据D0，D1，D2，D3。分类电路140按照表2并行转换这些数据到线路G0E，G0D，G1E，G1D。块230中的写缓冲器和Y选择电路130并行写数据到存储器单元。
模式寄存器284按照DDR2标准定义的存储脉冲长度和类型信息。地址锁存电路288锁存输入地址。时钟信号CLK对存储器操作计时。这些和其他信号定义在DDR2标准中。
图3解释了一些实施例中的分类电路140和S/P转换器280的放置。缓存器230和端口DQ之间的数据路径是具有长RC延迟的长路径。分类电路140和S/P转换器280放置在路径的中间部分，以便将阵列110对端口DQ的总RC延迟最小化。如图所示，每个G-线路134具有与其相关联的寄生电容CG，并且每个I-线路138具有与它相关联的寄生电容CI。在一些实施例中，这些电容中每一个大约是1pF。LG表示沿G-线路138的块230和分类电路140之间的最大长度。另一方面，LI是沿I-线路138的电路140，280和电路240，270之间的最大长度。在一些实施例中，LG＝LI，在一些实施例中，0.25*LG≤LI≤4*LG。
由于G-线路用于读和写，依需要可提供晶体管开关以连接G线路到读或写电路。晶体管开关也能够提供给I-线路。为了一些目的开关也能够用于两个I-线路。为了最小化每个线路上的RC延迟，开关尽可能放置在靠近从线路接收信号的驱动器的输入端，并且不放在驱动线路的驱动器的输出端。在图3中，块230包括一个感应放大器310(一个三态驱动器)，在读操作中它驱动G-线路134，也包括一个放大器(例如CMOS倒相器)320，以在写操作中从G-线路134接收数据。G一线路134直接连接到驱动器310的输出和写缓冲器320的输入。在一些实施例中，G线路长度至少是从缓冲器780的输出端到缓冲器320的输入端的G-线路通过的传导写路径的总长度的1/4。在一些实施例中，G-线路长度是传导写路径的总长度的1/2，3/4，或者甚至是较大部分。
在读数据路径中，G线路连接到一个晶体管开关(图5A-5D中的导通栅530-542)，它与分类电路140中的驱动器554的输入相邻，但不与G-线路驱动器310相邻。G-线路驱动器长度至少是从驱动器310的输出端到驱动器554的高阻抗输入端(高阻抗输入是以下描述的CMOS逻辑门560、564中晶体管的栅极)的传导读路径的总长度的1/4。在一些实施例中，G-线路长度是传导读路径的总长度的1/2，3/4，甚至占更大部分。
同样，在一些实施例中，I-线路和/或WD线路由不具有与其I-线路和/或WD线路串行的输出相邻的开关的驱动器所驱动。注意以图5A-5D中I-线路驱动器554仅为范例。其他实施例使用与这些I-线路和/或WD-线路串行的开关，但开关放在线路的其他端附近，例如在接近于放大器输入端的附近。在一些实施例中，I-线路或WD-线路的长度至少是通过从驱动器输出到放大器输入的I-线路或WD-线路的传导路径的总长度的1/4。在一些实施例中，I-线路或WD-线路的长度至少是总长度的1/2，3/4，甚至更长。
如图4所示，四个存储库210定义出具有所有四个库(bank)的最小矩形区域410。分类电路140和S/P转换器280位于区域410内。转换器240，270位于该区域410外，而在存储器的外围区域中，且接近于缓冲器250，260和端口DQ。在一些实施例中，分类电路140和S/P转换器280位于四个存储库环绕的中心区域420。更特别的是，存储器具有一个在库210.0、210.1之间和库210.2、210.3之间垂直运行的区域430。另一个区域440在库210.0、210.1之间和库210.2、210.3之间水平运行。区域420是区域430、440的交界部分。
在一些实施例中，电路140，280是在区域410的外侧。而且，存储器可以具有多个电路140和/或多个电路280，用于不同的库210或库组。例如，一个具有8个存储库的存储器可以包括一个电路140和一个电路280，用于每个四个库的组。电路140，280中的部份或全部可以是区域410的外侧(最小矩形区域包含所有8个库)。而且，DQ端口可以在区域410或420的内部。而且，电路140，280或一些电路的不同部分可以位于存储器的不同部分。
图5A-5D说明了电路140中读分类电路的部分。电路510-R0(图5A)，510-F0(图5B)，510-R1(图5C)，510-F1(图5D)驱动各个I-线路IR0，IF0，IR1，IF1。这四个线路510除了导通栅530，534，538，542的栅极的输入信号不同外都相同。每一电路510包括一个复用器520，用以选择线路G0E，G0D，G1E，G1D来连接到三态驱动器554的输入的节点550。驱动器554驱动各个I-线路。复用器520包括四个导通栅530，534，538，542。每一导通栅具有一个连接到各个线路G0E，G0D，G1E或G1D的源极/漏极端，并且其他源极/漏极端连接到节点550。四个并行连接的导通栅提供低延迟数据路径(一个晶体管延迟)。但是本发明不限于该结构。
节点550连接到两输入NAND 560中的一个输入和驱动器554中两输入NOR门564中的一个输入。门560，564的其他输入接收各个问访信号RGICLK，RGICLKB。RGICLK在脉冲读期间为高，在脉冲写期间为低，以禁能(disable)驱动器554。门560，564的输出分别连接到PMOS晶体管566和NMOS晶体管568的栅极。PMOS晶体管566源极连接到电压源VCC，漏极连接到各个I-线路。NMOS晶体管568漏极连接到I-线路，源极连接到地(或一些其他参考电压)。
I-线路也连接到由互相连接的倒相器570，574所形成的锁存器。
在一些实施例中，所有逻辑门(比如门560，564)和图5A到11中的倒相器是CMOS电路，但这不是必须的。
复用器520由图6A，6B的电路产生的信号SORT<0:5>和它们的补码(compliment)SORTB<0:5>控制。每个SORT信号是地址位A<0:1>和脉冲长度和存储在模式寄存器284(图2)中的类型信号的函数。在图6A中，信号AL<1:0>由锁存电路288(图2)依DDR和DDR2标准所提供的信号A<1:0>产生。信号ALB<0:1>是AL<0:1>的补码。图6B中SEQUENTIAL信号从模式寄存器284中的脉冲类型信号产生。如果脉冲类型是连续的，SEQUENTIAL信号为高(逻辑1)。如果脉冲长度是2，信号BURSTLENGTH2为高。DDR2标准(表2)不提供脉冲长度2，所以对于DDR2操作而言，BURSTLENGTH2为低。在一些实施例中，存储器也提供DDR数据序列(表1)。BURSTLENGTH2在脉冲长度为2的DDR模式下为高。如果必须只提供DDR2操作，则可利用金属选项、电子或激光可编程引线或诸如EEPROM的电子可编程单元将BURSTLENGTH2固定的设为低。
信号BURSTLENGTH2由倒相器610反转。倒相器610的输出和信号SEQUENTIAL由NAND门614进行与非(NAND)处理。门614的输出INTERLEAVE由倒相器620反转，以提供信号SEQUENTIALP。当BURSTLENGTH2为高时，INTERLEAVE也为高，SEQUENTIALP为低。如表1所示，脉冲类型与脉冲长度2“无关”。
用以维持给定A1A0值和给定脉冲长度的SORT信号在表3中示出。最后两列表示哪个SORT信号被维持住(高)。其余的SORT信号则为低。
图6A的电路是表3的一个可能的实现方式。地址信号ALB<0>，ALB<1>由NAND门630和倒相器634进行与(AND)处理，以提供SORT<0>。信号AL<0>、ALB<1>由NAND门640和倒相器654进行与处理，以提供SORT<1>。信号ALB<0>、AL<1>由NAND门650和倒相器654进行与处理，以提供SORT<2>。信号AL<0>、AL<1>由NAND门660和倒相器664进行与处理，以提供SORT<3>。导通栅670、674配置为一个复用器，用以在当INTERLEAVE为高时选择门640的输出，当INTERLEAVE为低时(当SEQUENTIAL高时)选择门660的输出。复用器输出由倒相器678反转，以提供SORT<4>。导通栅680、684配置为一个复用器，当INTERLEAVE高时选择门660的输出，当INTERLEAVE低时选择门640的输出。复用器输出由倒相器688反转，以提供SORT<5>。
表3-SORT信号
Figure C20051000164800181
信号SORTB<0:5>通过倒相器(未示出)反转获得。
在图5A中，当SORT<0>高时，导通栅530关闭，否则，导通栅打开。SORT<1>高时，导通栅534关闭，否则，导通栅打开。如果各个信号SORT<2>、SORT<3>高，导通栅538、542关闭，否则，导通栅打开。在图5B中，当各个信号SORT<4>、SORT<0>、SORT<5>、SORT<2>高时，导通栅530、534、538、542关闭，否则，导通栅打开。图5C中，当各个信号SORT<2>、SORT<3>、SORT<0>、SORT<1>高时，导通栅530、534、538、542关闭，否则，导通栅打开。在图5D中，当各个信号SORT<5>、SORT<2>、SORT<4>、SORT<0>高时，导通栅530、534、538、542关闭，否则，导通栅打开。
如果存储器具有多个DQ端口，例如N个端口，每个电路510可以包含一个复用器电路，其包括N个复用器520。每个复用器与图5A、5B、5C或5D中的各个复用器除了数据输入和输出外都相同。例如，在图5A的情况下，能够提供N个线路IR0<0:N-1>，每个线路对应一个DQ端口。同样，可提供N个线路G0E<0:N-1>，N个线路G0D<0:N-1>，N个线路G1E<0:N-1>，及N个线路G1D<0:N-1>。电路510-R0有N个可以被锁存的复用器520，例如520.0，...，520.N-1。每个复用器520.i选择线路G0E<i>，G0D<i>，G1E<i>，G1D<i>中的一个，并将选定的线路与线路IR0<i>连接。所有的复用器520.i将接收与图5A中一样的SORT信号。
图7A-7D说明了电路140中的写分类电路的部分电路由SORT信号(图6A)控制，且应用以上的表3到读和写操作中。电路710-0E(图7A)，710-0D(图7B)，710-1E(图7C)，710-1D(图7D)驱动各个G线路G0E，G0D，G1E，G1D。这四个电路710除了导通栅730、724、738、742的栅极的输入信号外都相同。每一电路710包括一个复用器720，用以选择线路WD0R，WD0F，WD1R，WD1F(图2)中的一个。复用器720包括四个导通栅730、734、738、742。每一导通栅具有一个连接到各个线路WD0R，WD0F，WD1R或WD1F的源极/漏极端口，其他源极/漏极端口连接到复用器输出节点750。并行连接的这四个导通栅提供一个低延迟数据路径(一个晶体管延迟)。但是本发明不限于这种结构。
节点750上的信号由倒相器764反转。倒相器764的输出连接到导通栅768的源极/漏极端口。当信号GWENL高时，导通栅768关闭，否则打开。信号GQENL用于获取并锁存一个时钟周期中跟随着写命令的数据，其中写命令是由图2的节点寄存器284定义的写入反应时间(写反应时间是CAS反应时间减去DDR2中的一个时钟周期)所定义。导通栅768的PMOS门上的信号L为信号GWENL的反转(补码)。导通栅768的其他源极/漏极端口连接到一个包括互相连接的倒相器772、776的锁存器的一个端口。其他锁存器端口为三态驱动器780的输入端。当信号GWDRV高时，驱动器780驱动各个G-线路G0E、G0D、G1E或G1D。当GWDRV低时，驱动器780禁能(高阻抗)。在驱动器中，来自锁存器772、776的信号提供到两输入NAND门784的一个输入，和两输入NOR门788的一个输入。门784、788的其他输入接收各个问访信号GWDRV，DRV-。门784、788的输出分别连接到PMOS晶体管792和NMOS晶体管796的栅极。PMOS晶体管792源极连接到电压源VCC，漏极连接到各个G-线路。NMOS晶体管796漏极连接到G-线路，源极连接到地(或一些其他参考电压)。
图7A-7D中，分类电路710接收相同的两个信号GWENL，GWDRV和它们的补码。在另一个实施例中，分离的GWENL、GWDRY信号对提供到各个电路710，以选择性地致能(enable)一些电路710，同时禁能其余的电路710。如此可以节省以下与表4和5结合说明的DDR操作中的功率。DDR操作的预取为2，所以如下所述只需两个G-线路来运送写入数据。
图7A中，当SORT<0>高时，导通栅730关闭，否则，导通栅打开。当SORT<4>高时，导通栅734关闭，否则导通栅打开。当各个信号SORT<2>、SORT<5>高时，导通栅738、742关闭，否则，导通栅打开。图7B中，当各个信号SORT<1>、SORT<0>、SORT<3>、SORT<2>高时，导通栅730、734、738、742关闭，当这些各个信号低时导通栅打开。图7C中，当各个信号SORT<2>、SORT<5>、SORT<0>、SORT<4>为高时，导通栅730、734、738、742关闭，否则导通栅关闭。图7D中，当各个信号SORT<3>、SORT<2>、SORT<1>、SORT<0>为高时，导通栅730、734、738、742关闭，否则导通栅打开。
如果存储器具有多个DQ端口，例如N个这种端口，每个电路710可以包含一个复用器电路，其由N个复用器720组成。每个复用器除了其数据输入和输出外与图7A、7B、7C或7D的各个复用器720相同。例如，在图7A的情况下，能够提供N个线路G0E<0:N-1>，每个线路对应一个DQ端口。或者可提供N个线路WD0R<0:N-1>、N个线路WD0F<0:N-1>、N个线路WD1R<0:N-1>和N个线路WD1F<0:N-1>。电路710-0E具有N个能够被锁存的复用器720，例如720.0，...，720.N。每个复用器720.i选择线路WD0R<i>、WD0F<i>、WD1R<i>、WD1F<i>中的一个，并连接选择的线路和线路G0E<i>。所有的复用器720.i接收与图7A相同的SORT信号。
图8A-8D说明了SD/P转换器270的一个实施例。信号DQS(图8B，8D)是一个输入数据选通脉冲。端口DQ上的数据由缓存器260锁存在DQS的每个边缘上，如DDR2标准中定义并在图8D中示出的。作为一个时钟信号的信号CLK在DDR2标准中称为CK。DQS为高时，提供在上升CLK沿的DQ数据被锁存，当DQS低时提供在下降CLK的数据锁存。DI(图8A)是缓冲器260(图2)的输出。
图8B、8C的电路产生图8A的控制信号。如图8B所示，DQS信号由倒相器806反转，以提供在倒相输出上的信号C-。信号DQSFFENB被维持(激活低)，以使DQS由存储器锁存。在此未示出DQS锁存电路。DQSFFENB和DQS由NOR门810进行反或(NOR)处理，以提供信号CDQS-。CDQS-由倒相器814反转，而提供CDQS(“受控的DQS”)。
信号IDRVENB(图8C)是DQSFFENB的逻辑等价物(logic equivalent)。IDRVENB提供到串行连接的倒相器818、820、822、824序列的输入。倒相器822的输出信号是标记的IWEN。倒相器824的输出信号是标记的IWENB。
图8A中，输入DI连接到导通栅830的一个源极/漏极端口。当C低时，导通栅关闭，以当DQS高时(如在图8B中看到的，因倒相器804、806之故，在DQS和C之间有延时)传输通过在DQ端口接收的数据项。导通栅830的其他源极/漏极端口连接到由互相连接的倒相器832、834所组成的锁存器的一个端口。锁存器的其他端口连接到倒相器836的输入。倒相器输出连接到导通栅840的一个源极/漏极端口，当C高时导通栅840关闭。导通栅840的其他源极/漏极端口连接到由互相连接的倒相器842、846所组成的锁存器的一个端口。锁存器的其他端口连接到倒相器850的输入。倒相器输出连接到导通栅852的一个源极/漏极端口，当CDQS低时导通栅852关闭。导通栅852的其它源极/漏极端口连接到由互相连接的倒相器854、856所组成的一个锁存器的一个端口。其他锁存器端口连接到倒相器858的输入。倒相器输出860连接到三态驱动器，当IWEN高时，它驱动线路IR1。当IWENB低时，驱动器被禁能。驱动器包括一个对具有信号IWEN的节点860上的信号进行与非处理的NAND门862，和对具有IWENB的节点860上的信号进行与或处理的NOR门864。门862、864的输出连接到PMOS晶体管866和NMOS晶体管868的各个门。PMOS晶体管866的源极连接到VCC，漏极连接到线路IR1。NMOS晶体管868的漏极连接到线路IR1，源极连接到地。
输入DI连接到导通栅870的一个源极/漏极端口。当C高时，导通栅关闭，以在DQS低时起动DQ端口上接收的数据项的锁存。导通栅870的其他源极/漏极端口连接到由互相连接的倒相器872、874所组成的一个锁存器的一个端口。锁存器的其他端口连接到倒相器876的输入。倒相器输出连接到导通栅882的一个源极/漏极端口，当CDQS低时导通栅882关闭。导通栅882的其他源极/漏极端口连接到由互相连接的倒相器884、886所组成的一个锁存器的一个端口。其他锁存器端口连接到倒相器888的输入。倒相器输出890连接到三态驱动器的输入，当IWEN高时它驱动线路IF1。当IWEN低时驱动器被禁能。驱动器包括一个对具有信号IWEN的节点890上的信号进行与非处理的NAND门892，和一个将具有IWENB的节点890上的信号进行与或处理的NOR门894。门892、894的输出连接到PMOS晶体管896和NMOS晶体管898的各个门。PMOS晶体管896的源极连接到VCC，它的漏极连接到线路IF1。NMOS晶体管898的漏极连接到线路IF1，它的源极连接到地。
当DQS变为高并且接着变为低时，在各个上升和下降CLK沿上接收的DQ数据的两位在各个线路IR1、IF1上驱动。参见图11中的时序图。
图9A-9C说明了S/P转换器280。图9A示出了从线路IR1到线路WD0R、WD1R的数据线路。图9B示出了从线路IF1到线路WD0F、WD1F的一个数据线路。两个数据线路是由信号WDENL、SWENL和它们的补码WDENLB、SWENLB所控制的相同电路。这些信号将描述如下。在图9A、图9B中，I-线路IR1或IF1连接到倒相器910的输入。倒相器输出信号通过当WDENL高时会闭合的导通栅920，到互相连接的倒相器924、926形成的一个锁存器的一个端口。锁存器的其他端口连接到各个线路WD1R或WD1F。该端口也连接到当SWENL高时会闭合的导通栅930的一个源极/漏极端口。导通栅930的其他源极/漏极端口连接到由互相连接的倒相器934、936所形成的一个锁存器的一个端口。锁存器的其他端口连接到倒相器940的输入，其输出连接到各个线路WD0R或WD0F。
WDENL信号驱动到高，以将线路IR1、IF1连接到WD线路。在每个脉冲写操作中，SWENL驱动到高给脉冲的前两个数据项，即图11中的项D0、D1，从而D0在WD0R和WD1R上驱动，D1在WD0F和WD1F上驱动。SWENL驱动为低给次两个数据项D2、D3，所以D2在WD1R上驱动，D3在WD1F上驱动，同时项目D0、D1继续在WD0R、WD0F上驱动。如果写入连续数据D0-D7的脉冲长度为8，则SWENL对于D4、D5为高，对于D6、D7为低。结果，D4在WD0R、WD1R上初始驱动，D5在WD0F、WD1F上初始驱动，但接着D6和D7在各个线路WD1R、WD1F上重写D4和D5，从而四个数据项D4-D7在各个线路WD0R、WD0F、WD1R、WD1F上并行驱动。
图9C示出了如DDR2标准中脉冲长度4和写入反应时间1的两个脉冲的脉冲写入信号时序。在一个时钟周期T的上升沿上发出一个写命令(WRC)，在一个时钟周期T+2的上升沿上发出另一个写命令。对于周期T中的写命令，DQS在周期T+1和T+2上激活，以致能两个数据项(脉冲长度为4)的写入。信号AWSCLM05在写脉冲操作中被驱动为高。WDENL＝(NOTCLK)AND AWSCLM05。
图10是具有脉冲长度4的两个连续交替读操作的时序图。DATAOUT是DQ信号。在具有A<1:0>的一个时钟周期T中发出一个读命令。四个数据项D0-D3并行从一个存储库210中读出并在G-线路上驱动，作为读命令的结果。SORT信号在相同的时间附近为有效，在该时间数据驱动到G-线路上。D0-D3并行转换到I-线路，接着在时钟周期T+3和T+4的边缘上读出到DQ端口。按照DDR2标准，DQS对于上升沿数据驱动为高，对于下降沿数据驱动为低。
在具有A<1:0>＝10的时钟周期T+3中发出另一个读命令。读操作与先前的读取方式相同。
图11是对于一个连续脉冲类型和一个脉冲长度4的两个连续的脉冲写操作的时序图。DATAIN是DQ信号。在一个具有A<1:0>＝01的时钟周期中发出一个写命令。四个数据项D0-D3在与DQS信号同步的时钟周期T+1、T+2的上升和下降沿从DQ端口锁存，如DDR2标准中定义的。在时钟周期T+1的上升沿后，DQS信号的下降沿上，数据项D0、D1在上述各个线路IR1、IF1上驱动，接着在各个线路WD0R、WD0F上驱动。在时钟周期T+2的上升沿后，DQS信号的下降沿上，数据项D2、D3在各个线路IR1、IF1上驱动，接着在各个线路WD1R、WD1F上驱动。SORT信号在周期T+2上变得有效，并且数据转换到G-线路，并写入到一个存储库。在具有A<1:0>＝10中发出并用同样的时序执行另一个写命令。
图12是适用于DDR2功能的Y选择和解码电路的框图。图13是适用于同时提供DDR2和DDR功能的存储器的Y选择和解码电路的框图。同样的电路能够用于四个存储库，在此只示出了一个存储库。Y选择电路130包括用于各个阵列110.00、110.01、110.10、110.11的四个电路130.00、130.01、130.10、130.11。每一电路130.ij具有连接各个阵列的位线BL到各个线路YS的导通晶体管1210。列地址表示为A<c:0>，它锁存后的表示为AL<c:0>。存储库210由行地址选择。位AL<1:0>从存储库的四个阵列中选择一个阵列110.i j。其余位AL<c:2>在阵列中选择一列，列包含一个位线或一对位线以供每一端口DQ。在图12中，四个阵列中有相同列地址的列同时激活，所以这些列的导通晶体管的栅极连接在一起。因而如图所示，Y解码器1220的每个输出连接到各个四个电路130.00-130.11中的四个导通晶体管栅极。Y解码器1220接收列地址信号AL<c:3>和电路1230从列地址信号AL2(即AL<2>)产生的信号A2D。如果DDR2脉冲长度为4，则A2D＝AL2。如果脉冲长度为8，则对于四个数据项中第一个的预取而言，A2D＝AL2(即，当四个数据项中第一个在阵列110和G-线路之间转换)，并且A2D是最后四个数据项的预取AL2的反转。Y解码器1220包括现有技术中已知的在地址信号组及其问访信号组上执行AND操作的多个AND门电路。在DDR操作中，信号按照表1定义来产生，并将解释于下。
在DDR脉冲读操作中，两个数据项从选择的库中的两个阵列110.ij读到各个G-线路。分类电路140(图2、5A-7D)按照表1转换数据项到线路IR0、IF0。P/S转换器240转换数据为串行格式，DO缓冲器250在与DQS信号同步的一个时钟周期的上升和下降沿上的DQ端口上连续提供数据，如DDR标准中所定义的。
在脉冲写操作中，缓冲器260锁存在时钟周期上升和下降沿接收的数据项对。
S/P转换器270驱动线路IR1(上升沿数据)、IF1(下降沿数据)上的每个数据项对。在S/P280(图9A，9B)中，信号SWENL在DDR操作中强制DC为高。因此，上升沿数据项在线路WD0R、WD1R上驱动，下降沿数据项在线路WD0F、WD1F上都驱动。因为每个数据项提供在两个线路上，简化了分类电路140的设计，特别是相同的SORT信号能用于表3中示出的脉冲长度4和8的DDR和DDR2操作。
表4和表5在下面示出DDR操作数据如何从WD线路转换到G-线路。第一列(脉冲长度)与表1中相同。在第二列中(A1A0，数据序列，或A2A1A0，数据序列)，A1A0或A2A1A0是起始地址。数据排序如表1中的最后两列(数据序列)。表4包括交替型数据序列，表5包括连续型序列。
最后五列表示不同区域时钟周期中的WD线路和G-线路。一个预取时钟周期是一个数据在阵列110和G-线路之间转换的周期。如果脉冲长度为2，只存在一个预取周期CLK0。若脉冲长度4，存在两个预取时钟周期CLK0和CLK1。若脉冲长度8，则存在四个预取周期CLK0、CLK1、CLK2、CLK3。
对于脉冲长度2而言，起始地址A1A0＝00，数据序列是0-1。来自线路WD0R、WD0F、WD1R、WD1F的数据转换到由SORT信号(表3和图6A-7D)定义的各个线路G0E，G0D，G1E，G1D。在数据序列0-1中，线路G0E运送数据项0，G0D运送数据项1。这在表4及5中示为G0E(0)、G0D(1)。由于Y电路(图13)的作用，线路G1E、G1D将不连接到阵列。这表示为G1E(none)，G1D(none)。
对于A1A0＝01而言，操作相似。A1A0＝10时，因为A1＝1，数据序列表示为“2-3”来代替“0-1”。WD线路和G-线路之间的通信与A1A0＝0时相同，但此时来自线路G1E(项目2)和G1D(项目3)的数据写入到阵列。线路G0E、G0D运送相同的数据(因为线路WD0R、WD0F运送与WD1R、WD1F相同的数据)，但线路G0E、G0D不由Y电路连接到阵列。
对于A1A0＝11，操作相似。脉冲长度2的部份与表4和5相同。
对于表4中的脉冲长度为4，A1A0＝00，线路WD0R、WD0F、WD1R、WD1F连接到各个线路G0E、G0D、G1E、G1D。在周期CLK0，线路G0E(数据序列项0)和G0D(项目1)连接到各个阵列110.00和110.01。对于区域起始地址的操作相似。线路G0E、G0D、G1E、G1D一直运送数据序列的各个项0、1、2、3。
对于脉冲长度8时，如果A2＝0，数据线路G0E、G0D、G1E、G1D在周期CLK0、CLK1运动各个项0-3，在周期CLK2、CLK3运送各个项4-7。如果A2＝1，线路G0E、G0D、G1E、G1D在周期CLK0、CLK1运送各个项4-7，在周期CLK2、CLK3运送各个项0-3。因此，如果A2＝0，Y解码器1310(图13)在周期CLK0、CLK1选择A2＝0的列，在收起CLK2、CLK3选择A2＝1的列。如果A2＝1，Y解码器1310(图13)在周期CLK0、CLK1选择A2＝1的列，在周期CLK2、CLK3选择A2＝0的列。
在表5中，对于脉冲长度4，线路G0E、G0D、G1E、G1E一直运送各个项0、1、2、3。对于脉冲长度8，线路G0E运送项目0或4，线路G0D运送项目1或5，线路G1E运送项目2或6，线路G1D运送项目3或7。Y电路可能必须在同一个时钟周期激活具有不同的A2位的列。例如，对于起始地址001，时钟周期CLK1，线路G1D、G0E运送各个项目3(A2＝0)和4(A2＝1)。
一个存储器可以提供DDR和DDR2操作，或者存储器可以用金属掩模选项、引线或一个输入信号配置以只提供DDR或DDR2操作，但不会都提供。
图14是具有脉冲长度4和CAS反应时间3的两个连续DDR交替读操作的时序图。在A<1:0>＝01的时钟周期T发出读命令。从一个存储库210的各个阵列110.01、110.00并行读出两个数据项D0、D1，并将它们在各个线路G0D、G0E上驱动，作为读命令的结果。SORT信号大约在数据D0、D1被驱动到两个G-线路时变得有效。数据D0、D1并行转换到各个I-线路IR0、IF0，接着在时钟周期T+3的各个上升和下降沿串行到DQ端口。按照DDR标准，DQS对上升沿数据驱动为高，对下降沿数据驱动为低。I-线路IR1、IF1在DDR读操作中不使用。
两个数据项D2、D3从各个阵列110.11、110.10并行读出，并在各个线路G1D、G1E上驱动，以作为时钟周期T和时钟周期T+1的上升沿的读命令的结果。数据D2、D3并行转换到各个I-线路IR0、IF0，接着在时钟周期T+4的各个上升和下降沿读出到DQ端口。DQS对上升沿数据驱动为高，对下降沿数据驱动为低。
表4 DDR交替型数据路径
Figure C20051000164800251
Figure C20051000164800261
Figure C20051000164800271
表 5-DDR连续型数据路径
Figure C20051000164800272
Figure C20051000164800281
在A<1:0>＝10的时钟周期T+3发出另一个读命令，其读操作时序与上述相似。
图15是连续脉冲型和脉冲长度为4的两个连续写操作的时序图。在A<1:0>＝01的时钟周期T发出一个写命令。按照DDR标准所定，DQSFFENB维持以驱动DQS锁存，四个数据项D0-D3在与DQS信号同步的时钟T+1、T+2的上升和下降沿从DQ端口锁存。如上所述，时钟周期T+1的上升沿之后的DQS信号的下降沿上，数据D0、D1驱动到各个线路IR1、IF1。接着，项目D0传送到线路WD0R、WD1R，项目D1传动到线路WD0F、WD1F。时钟周期T+2的上升沿后的DQS信号的下降沿上，数据项D2、D3驱动到各个线路IR1、IF1，接着驱动到各个线路WD0R/WD1R、WD0F/WD1F。SORT信号在周期T+1变得有效。电路710-0D、710-1D的信号GWENL产生的脉冲，作为周期T+2的上升沿的结果，而数据项D0、D1发送到各个线路G0D、G1E，接着并行写入到一个存储库的各个阵列110.01、110.10。电路710-0E、710-1D的信号GWENL产生的脉冲，作为T+3的上升沿的结果，数据项D2、D3传送到各个线路G1D、G0E，接着在A<1:0>＝10的周期T+3发出另一个写命令，并用相似的时序执行。
本发明不限于上述实施例。例如，表1-5的脉冲操作能够提供在一个单一数据率存储器或一个于每个时钟周期、每两个时钟周期或每任意个时钟周期读或写数据项的存储器中。分类电路140的不同部分可位于存储器的不同部分。例如，复用器510(图5A-5D)可由存储器的一部分和另一部分的复用器(图7A-7D)共同组合。图2-13的电路是示例性的，不是限制性的。CMOS和非CMOS电路亦可使用。每个I-线路或G-线路可由藉绝缘层分离并通过绝缘层中的开口而互相连接的一个导电层或多个导电层所形成。本发明不限于特定类型的存储单元。本发明可应用到Huang在2001年9月4日获证的美国专利号6,285,578中揭露的DRAM(伪-SRAM)单元中，它在这里引用作为参考，也可以应用到已知的或将发明的其他DRAM和非DRAM存储器中。其他实施例和变化在由权利要求确定的本发明的范围内。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (21)

1、一种集成电路，包括一个提供多个数据序列的读和写脉冲操作的存储器，特征在于该存储器包括：
多个存储单元；
第一电路，用于提供指定脉冲操作连续还是交替执行的第一信号和指定一脉冲长度和脉冲操作的一起始地址中至少最后两个有效位A0、A1；
至少四个读复用器电路Mr1、Mr2、Mr3、Mr4，...，其中每一读复用器电路Mri(i＝1，2，3，4...)包括一个或多个复用器，其中该读复用器电路Mri在一脉冲读操作中接收从所述存储单元读出的数据，并在该脉冲读操作中选择该存储器所串行提供的各个数据项，该数据项包括一个或多个数据位；
至少四个写复用器电路Mw1，Mw2、Mw3、Mw4，...，其中每一写复用器电路Mwi(i＝1，2，3，4...)包括一个或多个复用器，其中该写复用器电路Mwi接收将在一脉冲写操作中写入到所述存储单元的数据，并选择写到地址A1A0＝i的数据项；
第二电路，用于并行接收由该读复用器电路所选择的数据项，并串行提供该数据项作为一脉冲读操作的输出；以及
第三电路，用于并行接收由该写复用器电路所选择的数据项，并并行将该数据项并行写入到所述存储单元中。
2、根据权利要求1所述的集成电路，其特征在于进一步包括：
第四电路，用于产生多个给所述读和写复用器电路的控制信号，该控制信号包括多个子信号和所述子信号的补码。
3、根据权利要求1所述的集成电路，其特征在于其中每一数据项包括M位，M等于1、4、8或16，且每一读和写复用器电路包括M个复用器。
4、根据权利要求1所述的集成电路，其特征在于其中每一读复用器电路中的每一复用器包括一晶体管，具有一第一端口用于接收一输入信号，及一第二端口用于提供一信号到该复用器的一输出，其中至少两个晶体管的第二端口连接在一起。
5、根据权利要求1所述的集成电路，其特征在于其中每一写复用器电路中的每一复用器包括一晶体管，具有一第一端口用于接收一输入信号，及一第二端口用于提供一信号到该复用器的一输出，其中至少两个晶体管的第二端口连接在一起。
6、根据权利要求1所述的集成电路，其特征在于其中在每一脉冲操作中，两个数据项在一时钟周期从该存储器读出或写入到该存储器。
7、一种集成电路，包括一提供一预取的读脉冲操作的一存储器，特征在于该存储器包括：
多个存储单元阵列；
多个第一线路，用于在一脉冲读操作中从所述存储单元阵列并行接收多个数据项；
至少四个读复用器电路Mr1、Mr2、Mr3、Mr4，...，其中每一读复用器电路Mri(i＝1，2，3，4...)包括一个或多个复用器，其中每一读复用器电路Mri接收来自数据线的数据，并在该脉冲读操作中选择该存储器所串行提供的各个数据项，每一数据项包括一个或多个数据位；
多个第二线路，用于从所述读复用器电路并行接收数据；以及
一电路，用于从所述第二线路并行接收多个数据项，和串行提供这些数据项作为一脉冲读操作的一输出；
其中所述读复用器电路位于包含所述存储单元阵列的一最小矩形区域所定义的一阵列区域。
8、根据权利要求7所述的集成电路，其特征在于包括在具有所述读复用器电路的一区域的四个不同边上的至少四个阵列。
9、根据权利要求7所述的集成电路，其特征在于其中每一读复用器电路至少根据一脉冲读操作的一起始地址中最后有效位来选择数据项。
10、根据权利要求9所述的集成电路，其特征在于其中每一读复用器电路至少根据该起始地址的最后两个有效位来选择数据项。
11、根据权利要求9所述的集成电路，其特征在于其中每一读复用器电路至少根据一脉冲操作是连续还是交替来选择数据项。
12、一种集成电路，包括提供一预取的写脉冲操作的一存储器，特征在于该存储器包括：
多个存储单元阵列；
多个第一线路，用于在一脉冲写操作中并行提供多个数据项至所述存储单元阵列；
至少四个写复用器电路Mw1，Mw2、Mw3、Mw4，...，其中每一写复用器电路Mwi(i＝1，2，3，4...)包括一个或多个复用器，其中每一写复用器电路Mw i接收在一脉冲写操作所串行提供至该存储器的数据，并在该脉冲写操作时选择所述数据项其中之一，由一个或多个所述第一线路其中一部分传输该数据项，每一数据项包括一个或多个数据位；
多个第二线路，用于并行提供数据至所述写复用器电路；以及
一电路，用于串行接收多个数据项作为脉冲写操作的一输入，并并行提供所述数据项到所述第二线路；
其中所述写复用器电路位于包含所述存储单元阵列的一最小矩形区域所定义的一阵列区。
13、根据权利要求12所述的集成电路，其特征在于包括在具有所述写复用器电路的一区域的四个不同边上的至少四个阵列。
14、根据权利要求12所述的集成电路，其特征在于其中每一写复用器电路至少根据一脉冲写操作的一起始地址中最后有效位来选择数据项。
15、根据权利要求14所述的集成电路，其特征在于其中每一写复用器电路至少根据该起始地址中最后两个有效位来选择数据项。
16、根据权利要求14所述的集成电路，其特征在于其中每一写复用器电路至少根据一脉冲操作是连续还是交替来选择数据项。
17、一种集成电路，包括一提供多个数据序列的读和写脉冲操作的一存储器，特征在于该存储器包括：
多个存储单元；
多个第一传导路径，用于为该脉冲操作运送读和写数据，其中每一这些第一传导路径运送读和/或写数据给具有多个地址的一存储单元组，这些地址具有一个或多个地址位所对应的一预定值；
多个第二传导路径，用于为该脉冲操作运送读和写数据，其中每一这些第二传导路径在该脉冲操作的串行读数据流中的一个或多个预定位置运送读数据，和/或在该脉冲操作的串行写数据流中的一个或多个预定位置运送写数据；以及
一个分类电路，用于把该读数据从该第一传导路径转换到该第二传导路径，并把该写数据从该第二传导路径转换到该第一传导路径；
其中至少一第一传导路径具有连接到该分类电路中的一第一驱动器的输出的一第一端，并具有一第二端，该第一传导路径由一传导线路组成，或包括一传导线路和一个或多个与该传导线路串行连接的晶体管，一个或多个这些晶体管与该第二端相邻，该第一传导线路中的晶体管不与该第一端相邻；
其中至少一第二传导路径具有连接到该分类电路的输入的一第一端，并具有连接到一第二驱动器的一第二端，该第二传导路径由一传导线路组成，或包括一传导线路和与该传导线路串行连接的一个或多个晶体管，该第二传导路径的一个或多个这些晶体管与该第二传导路径的该第一端相邻，并且该第二传导路径中的晶体管不与该第二传导路径的该第二端相邻。
18、一种集成电路，包括提供多个数据序列的读和写脉冲操作的一存储器，特征在于该存储器包括：
多个存储单元；
多个第一传导路径，用于为该脉冲操作运送读和写数据，其中每一这些第一传导路径运送读和/或写数据给具有多个地址的一存储单元组，这些地址具有一个或多个预定地址位所对应的一预定值；
多个第二传导路径，用于为该脉冲操作运送读和写数据，其中每一这些第二传导路径在该脉冲操作的串行读数据流中的一个或多个预定位置运送读数据，和/或在该脉冲操作的串行写数据流中的一个或多个预定位置运送写数据；
一分类电路，用于把该读数据从该第一传导路径转换到该第二传导路径，并把该写数据从该第二传导路径转换到该第一传导路径；
其中至少一第一传导路径包括直接连接到运送写数据的该分类电路中的一驱动器的一传导线路，该传导线路的长度至少是该第一传导路径的1/4；以及
其中至少一第二传导路径连接到该分类电路的一输入，并包括连接到该分类电路外侧的一驱动器的一传导线路，该传导线路的长度至少是该第二传导路径的1/4。
19、根据权利要求18所述的集成电路，其特征在于其中至少一所述第一传导路径的该传导线路的长度至少是该第一传导路径的3/4。
20、根据权利要求18所述的集成电路，其特征在于其中至少一所述第二传导路径的该传导线路的长度至少是该第二传导路径的3/4。
21、一种集成电路，包括提供多个数据序列的读和写脉冲操作的一存储器，特征在于该存储器包括：
多个存储单元；
至少四个第一传导路径，用于为该脉冲操作运送写数据，其中每一这些第一传导路径对具有一个或多个预定地址位所对应一预定值的地址的存储单元组运送写数据；
至少四个第二传导路径，用于为该脉冲操作运送写数据，其中每一所述第二传导路径在该脉冲操作的串行写数据流中的一个或多个预定位置运送写数据；
一分类电路，用于把该写数据从该第二传导路径转换到该第一传导路径，以将串行接收的至少四个数据项从该第一传导路径并行写入到该存储单元，或只将串行接收的两个数据项从该第一传导路径并行写入到该存储单元；以及
一个第一电路，用于在该第二传导路径上提供串行接收的多个数据项，以便只将两个串行接收的数据项写入到该存储单元中，该第一传导电路在至少两个所述第二传导路径上并行提供所述两个串行接收的数据项中的一个，同时在至少两个剩余的所述第二传导路径上并行提供所述两个串行接收的数据项中的另一个。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7349289B2 (en) * 2005-07-08 2008-03-25 Promos Technologies Inc. Two-bit per I/O line write data bus for DDR1 and DDR2 operating modes in a DRAM
DE102006024215A1 (de) * 2006-05-23 2007-10-31 Infineon Technologies Ag Fehlerreduzierte Halbleiterspeichereinrichtung und Zuordnungsverfahren
CN101174253A (zh) * 2006-06-02 2008-05-07 旺宏电子股份有限公司 在多模总线的多引脚传输数据的方法及装置
US8385133B2 (en) * 2006-12-05 2013-02-26 Avnera Corporation High-speed download device using multiple memory chips
US8127199B2 (en) * 2007-04-13 2012-02-28 Rgb Networks, Inc. SDRAM convolutional interleaver with two paths
CN101377952B (zh) * 2007-08-30 2010-12-08 比亚迪股份有限公司 一种sram中数据的读写方法及装置
TWI359375B (en) * 2007-12-26 2012-03-01 Altek Corp Data sorting apparatus and method thereof
US8448010B2 (en) * 2009-09-30 2013-05-21 Intel Corporation Increasing memory bandwidth in processor-based systems
JP2013182635A (ja) * 2012-02-29 2013-09-12 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム並びに半導体装置の制御方法
US10522206B2 (en) * 2017-04-06 2019-12-31 SK Hynix Inc. Semiconductor device and system

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5757710A (en) * 1996-12-03 1998-05-26 Mosel Vitelic Corporation DRAM with edge sense amplifiers which are activated along with sense amplifiers internal to the array during a read cycle
US6115321A (en) * 1997-06-17 2000-09-05 Texas Instruments Incorporated Synchronous dynamic random access memory with four-bit data prefetch
JP2000067577A (ja) * 1998-06-10 2000-03-03 Mitsubishi Electric Corp 同期型半導体記憶装置
TW509943B (en) * 1999-10-06 2002-11-11 Ind Tech Res Inst Hidden-type refreshed 2P2N pseudo static random access memory and its refreshing method
US6741520B1 (en) * 2000-03-16 2004-05-25 Mosel Vitelic, Inc. Integrated data input sorting and timing circuit for double data rate (DDR) dynamic random access memory (DRAM) devices
US6556494B2 (en) * 2001-03-14 2003-04-29 Micron Technology, Inc. High frequency range four bit prefetch output data path
US6549444B2 (en) * 2001-04-12 2003-04-15 Samsung Electronics Co., Ltd. Memory device with prefetched data ordering distributed in prefetched data path logic, circuit, and method of ordering prefetched data
JP4768163B2 (ja) * 2001-08-03 2011-09-07 富士通セミコンダクター株式会社 半導体メモリ
JP2003077276A (ja) * 2001-08-31 2003-03-14 Nec Corp 半導体メモリ
KR100422947B1 (ko) * 2001-11-22 2004-03-16 주식회사 하이닉스반도체 버스트 리드 데이터의 출력방법 및 출력장치
JP2003281890A (ja) * 2002-03-25 2003-10-03 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100510512B1 (ko) * 2002-11-18 2005-08-26 삼성전자주식회사 이중 데이터율 동기식 반도체 장치의 데이터 출력 회로 및그 방법

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