CN101236776B

CN101236776B - 一种串行接口快闪存储器及其设计方法

Info

Publication number: CN101236776B
Application number: CN2008101009258A
Authority: CN
Inventors: 朱一明; 胡洪
Original assignee: Beijing Xinji Jiayi Microelectronic Science & Tech Co Ltd
Current assignee: Zhaoyi Innovation Technology Group Co ltd
Priority date: 2008-02-26
Filing date: 2008-02-26
Publication date: 2011-06-29
Anticipated expiration: 2028-02-26
Also published as: CN101236776A

Abstract

本发明公开了一种串行接口快闪存储器及其设计方法。所述串行接口快闪存储器包括逻辑控制模块，所述逻辑控制模块中包括时钟转换电路，所述时钟转换电路用于对外部时钟信号的上升沿和下降沿进行采样，并将采样结果作为内部时钟信号输出。进一步，所述逻辑控制模块中还包括模式控制单元，所述模式控制单元用于接收模式指令，并根据模式指令使能或禁止所述时钟转换电路。依照本发明，能够有效的提高串行接口快闪存储器的数据传输速率。

Description

一种串行接口快闪存储器及其设计方法

技术领域

本发明涉及快闪存储器，尤其涉及一种串行接口快闪存储器及其设计方法。

背景技术

串行接口快闪存储器是一种应用广泛的数据存储器件，具有非挥发性存储、串行传输等特点。由于采用串行数据传输的方式，串行接口快闪存储器仅有一个数据输入管脚、一个数据输出管脚及其他数个功能管脚，具有管脚数目非常少、封装体积非常小、芯片成本特别低的优点，受到系统设计者的广泛青睐。但是由于所有的读写等指令、地址和存储数据都是串行输入、输出，数据传输速率较慢成为串行接口快闪存储器最大的缺点，改善其数据传输速率成为业界对串行接口快闪存储器的迫切需要。

串行接口快闪存储器采用外部系统输入的时钟信号来控制数据的传输和内部的操作。现有的串行接口快闪存储器在一个时钟周期内，只进行一次数据的输入或输出，例如输入一个50兆赫兹的时钟信号，串行接口快闪存储器在1秒钟内只能进行50兆次数据的输入或输出。

为了在不增加串行接口快闪存储器的管脚数目的同时，提高其数据传输速率，现有的方案主要在时钟频率和管脚复用上进行改进。

现有技术已经让串行接口快闪存储器的时钟频率提高到了100兆赫兹，但是随着时钟频率的提高，对外部系统的要求越来越高，不仅体现在对产生高频时钟的外部电路系统的设计越来越难，甚至对外部系统用来传输这种高频时钟信号的电路板设计也造成了很大难度。此外，时钟频率提高到一定程度后，设计者将不得不考虑时钟传输线上的回波以及芯片内外的阻抗匹配等一系列问题。

在对串行接口快闪存储器的管脚进行复用的方案中，提出了双/四输入/输出管脚的办法，例如在数据读出时，把单一端口的数据串行输出，改为4个端口的数据并行输出。但是对于标准的串行接口快闪存储器，其管脚数目有限，目前的管脚复用已经达到极限。即使同时采用高时钟频率和管脚复用的方案，也不能满足业界对串行接口快闪存储器越来越高的数据传输速率要求。

发明内容

本发明所要解决的技术问题是提供一种串行接口快闪存储器及其设计方法，以提高串行接口快闪存储器的数据传输速率。

为解决上述技术问题，本发明提供技术方案如下：

一种串行接口快闪存储器，包括逻辑控制模块，所述逻辑控制模块中包括时钟转换电路，所述时钟转换电路用于对外部时钟信号的上升沿和下降沿进行采样，并将采样结果作为内部时钟信号输出；

所述时钟转换电路具体用于：

将外部时钟信号CLK经过由奇数个反相器构成的延时电路后再与CLK一起作为同或门的输入，该同或门的输出即为内部时钟信号；

或者，将外部时钟信号CLK经过由偶数个反相器构成的延时电路后再与CLK一起作为异或门的输入，该异或门的输出即为内部时钟信号；

或者，将外部时钟信号CLK经过由奇数个反相器构成的延时电路后再与CLK一起作为与门的输入，对CLK进行反相得到反相信号CLK_B，将CLK_B经过由奇数个反相器构成的延时电路后再与CLK_B一起作为另一个与门的输入，将这两个与门的输出均作为或门的输入，该或门的输出即为内部时钟信号。

较佳地，所述逻辑控制模块中还包括模式控制单元，所述模式控制单元用于接收模式指令，并根据模式指令使能或禁止所述时钟转换电路。

较佳地，所述逻辑控制模块中还包括选择单元，所述选择单元用于在所述时钟转换电路被使能时，将采样结果作为内部时钟信号输出，以及在所述时钟转换电路被禁止时，直接将外部时钟信号作为内部时钟信号输出。

一种串行接口快闪存储器的设计方法，包括：

在所述串行接口快闪存储器中设置逻辑控制模块，并在所述逻辑控制模块中设置时钟转换电路，由所述时钟转换电路对外部时钟信号的上升沿和下降沿进行采样，并将采样结果作为内部时钟信号输出；

所述时钟转换电路具体用于：

较佳地，所述方法还包括：在所述逻辑控制模块中设置模式控制单元，由所述模式控制单元接收模式指令，并根据模式指令使能或禁止所述时钟转换电路。

较佳地，所述方法还包括：在所述逻辑控制模块中设置选择单元，在所述时钟转换电路被使能时，所述选择单元将采样结果作为内部时钟信号输出；在所述时钟转换电路被禁止时，所述选择单元直接将外部时钟信号作为内部时钟信号输出。

较佳地，所述方法还包括：对所述串行接口快闪存储器的管脚进行复用。

与现有技术相比，本发明的有益效果是：

(1)实现了双倍数据传输速率，即在相同的外部时钟频率的情况下，实现两倍于外部时钟频率的数据传输速率，在相同的数据传输速率情况下，只需要二分之一的外部时钟频率，非常有利于用户系统的使用和设计；

(2)对串行接口快闪存储器使用双倍数据传输速率技术的同时，还能对其使用端口复用等其他技术，有利于进一步提高串行接口快闪存储器的数据传输速率；

(3)可以使双倍数据传输速率的串行接口快闪存储器与普通的串行接口快闪存储器兼容，即双倍数据传输率的串行接口快闪存储器在外部信号的控制下，既能处于双倍数据传输模式，即在时钟的上升沿和下降沿各工作一次，也能处于普通模式，即在一个时钟周期内仅工作一次。

附图说明

图1为现有技术的串行接口快闪存储器的结构示意图；

图2为本发明较佳实施例的串行接口快闪存储器中逻辑控制模块的一种实现方式示意图；

图3为本发明的较佳实施例中时钟转换电路对外部时钟信号的上升沿和下降沿进行采样的一种实现方式示意图；

图4为本发明的较佳实施例中时钟转换电路对外部时钟信号的上升沿和下降沿进行采样的另一种实现方式示意图；

图5为本发明较佳实施例的串行接口快闪存储器中逻辑控制模块的另一种实现方式示意图。

具体实施方式

串行接口快闪存储器利用时钟信号来控制其读、写、擦除等各种操作。时钟信号是一种以特定频率在“1”(高电平)和“0”(低电平)之间变化的信号，因此时钟信号会从“0”变为“1”(上升沿)，也会从“1”变为“0”(下降沿)，两个上升沿之间或者两个下降沿之间为一个时钟周期。

本发明的关键在于：利用外部时钟信号的上升沿和下降沿各对串行接口快闪存储器进行一次操作，即实现了一个时钟周期内，对存储器进行了两次操作。例如从存储器读出数据时，在时钟上升沿和下降沿各进行一次读操作，与一个时钟周期内只进行一次读操作相比，读出数据的传输速率提高了一倍，即实现了双倍数据传输速率(Double Data Rate，DDR)。

为便于更好的理解本发明的实施例，这里先对串行接口快闪存储器的结构做简单描述。参照图1，其主要包括有如下管脚：串行数据输入(SI)、串行数据输出(SO)、外部时钟(SCK)、片选(CS#)、写保护(W#)、保持(HOLD)，并包括如下模块：输入输出模块(I/O)，逻辑控制模块(Control Logic)、地址译码电路(ADD DEC)、行地址驱动器(X Driver)、列地址驱动器/灵敏放大器(Y Driver/SA)以及存储器阵列(Memory Array)。而其中的逻辑控制模块正是本发明实施例的重点所在。

请参照图2，为本发明较佳实施例的串行接口快闪存储器中逻辑控制模块的一种实现方式示意图。和常规串行接口快闪存储器一样，其主要包括有如下管脚：电源(V_CC)、接地(GND)、串行数据输入(SI)、串行数据输出(SO)、外部时钟(SCK)、片选(CS#)、写保护(W#)、保持(HOLD)，不同的是，在该实施例的串行接口快闪存储器的逻辑控制模块中设置一时钟转换电路。

所述时钟转换电路接收SCK管脚输入的外部时钟信号，对所述外部时钟信号的上升沿和下降沿进行采样，并将采样结果作为内部时钟信号输出，串行接口快闪存储器根据所述内部时钟信号来控制数据的传输和内部操作。对外部时钟的上升沿和下将沿都进行采样的目的是为了在上/下沿上都进行读写操作，其效果相当于将外部时钟信号的频率增加了一倍。在相同的外部时钟频率的情况下，实现两倍于外部时钟频率的数据传输速率，在相同的数据传输速率情况下，只需要二分之一的外部时钟频率，非常有利于用户系统的使用和设计。

其中，时钟转换电路实现对外部时钟信号的上升沿和下降沿进行采样的方法为现有技术，这里给出其中的两种方法。

方法1：通过特定电路检测外部时钟信号的电平变化，捕捉时钟信号的上升沿和下降沿。

请参照图3，外部时钟信号为CLK，其经过由奇数个反相器构成的延时电路后再与CLK一起作为同或门的输入，该同或门输出的CLK_OUT即为内部时钟信号；或者，外部时钟信号CLK经过由偶数个反相器构成的延时电路后再与CLK一起作为异或门的输入，该异或门输出的CLK_OUT即为内部时钟信号。如此，实现了对CLK的上升沿和下降沿进行采样，可以看出，CLK_OUT的频率相对于CLK增加了一倍。

方法2：先对外部时钟信号进行反相，产生反相时钟信号，并分别在时钟信号和反相时钟信号的上升沿进行采样，这就相当于对原时钟信号的上升沿和下降沿都进行了采样。

请参照图4，外部时钟信号为CLK，其反相信号为CLK_B。CLK经过由奇数个反相器构成的延时电路后再与CLK一起作为与门的输入，该与门的输出即为原时钟信号的上升沿采样信号(采样CLK)；类似地，CLK_B经过由奇数个反相器构成的延时电路后再与CLK_B一起作为另一个与门的输入，该与门的输出即为反相时钟信号的上升沿采样信号(采样CLK_B)，而采样CLK_B信号也就相当于原时钟信号的下降沿采样信号；采样CLK和采样CLK_B均作为或门的输入，该或门的输出CLK_OUT即为内部时钟信号，如此，实现了对CLK的上升沿和下降沿进行采样。可以看出，CLK_OUT的频率相对于CLK增加了一倍。

请参照图5，为本发明较佳实施例的串行接口快闪存储器中逻辑控制模块的另一种实现方式示意图。和图2中的串行接口快闪存储器一样，其主要包括有如下管脚：电源(V_CC)、接地(GND)、串行数据输入(SI)、串行数据输出(SO)、时钟(SCK)、片选(CS#)、写保护(W#)、保持(HOLD)，并在逻辑控制模块中设置有时钟转换电路，不同的是，在该实施例的串行接口快闪存储器的逻辑控制模块中还增加了模式控制单元和选择单元。

所述模式控制单元用于接收模式指令，并根据模式指令使能或禁止所述时钟转换电路。所述选择单元用于在所述时钟转换电路被使能时，将采样结果作为内部时钟信号输出，以及在所述时钟转换电路被禁止时，直接将外部时钟信号作为内部时钟信号输出。也就是说，该实施例的串行接口快闪存储器可以有多种工作模式，既可以工作在常规的单倍数据速率(Single Date Rate，SDR)模式下，也可以工作在双倍数据速率的模式下，可以根据实际需要进行工作模式的选择，灵活性较强。其中，该选择单元可以为一多路选择器。

具体地，通过输入指令信号来控制串行接口快闪存储器的工作模式。例如：指令11010000表示进入双倍数据传输速率模式，输入11010000后，双倍数据传输速率串行接口快闪存储器将在一个时钟周期内进行两次操作；在双倍数据传输速率模式下，指令00000100表示退出双倍数据传输速率模式，输入 00000100后，双倍数据传输速率串行接口快闪存储器将进入普通模式，即在一个时钟周期内仅工作一次。

所述模式控制单元接收到模式转换的指令后，产生相应的状态标志位，该状态标志位用以标识存储器处于双倍数据传输速率模式还是普通的单倍数据速率模式，便于外围系统查询和控制，如果需要读取当时模式，通过输入读取状态的指令，则状态信息会输出。

通过以上实施例实现了双倍数据传输速率，在本发明的其它实施例中，还可以在双倍数据传输速率的基础上，进行管脚复用，以进一步提高其传输速率。

例如，请再次参照图2、5，可以对SO管脚进行复用，即将SO管脚复用为串行输入管脚，加上SI管脚，则为双口的DDR串行接口快闪存储器；还可以对SO、HOLD#、W#这三个管脚进行复用，即将SO、HOLD#、W#这三个管脚均复用为串行输入管脚，加上SI管脚，则为四口的DDR串行接口快闪存储器。

综上所述，本发明实现了实现了双倍数据传输速率，即在相同的外部时钟频率的情况下，实现两倍于外部时钟频率的数据传输速率，在相同的数据传输速率情况下，只需要二分之一的外部时钟频率，非常有利于用户系统的使用和设计；对串行接口快闪存储器使用双倍数据传输速率技术的同时，还能对其使用端口复用等其他技术，有利于进一步提高串行接口快闪存储器的数据传输速率；可以使双倍数据传输速率的串行接口快闪存储器与普通的串行接口快闪存储器兼容，即双倍数据传输率的串行接口快闪存储器在外部信号的控制下，既能处于双倍数据传输模式，即在时钟的上升沿和下降沿各工作一次，也能处于普通模式，即在一个时钟周期内仅工作一次。

最后应当说明的是，以上实施例仅用以说明本发明的技术方案而非限制，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神范围，其均应涵盖在本发明的权利要求范围当中。

Claims

1.一种串行接口快闪存储器，包括逻辑控制模块，其特征在于：所述逻辑控制模块中包括时钟转换电路，

所述时钟转换电路用于对外部时钟信号的上升沿和下降沿进行采样，并将采样结果作为内部时钟信号输出；

所述时钟转换电路具体用于：

2.如权利要求1所述的串行接口快闪存储器，其特征在于：所述逻辑控制模块中还包括模式控制单元，

所述模式控制单元用于接收模式指令，并根据模式指令使能或禁止所述时钟转换电路。

3.如权利要求2所述的串行接口快闪存储器，其特征在于：所述逻辑控制模块中还包括选择单元，

所述选择单元用于在所述时钟转换电路被使能时，将采样结果作为内部时钟信号输出，以及在所述时钟转换电路被禁止时，直接将外部时钟信号作为内部时钟信号输出。

4.一种串行接口快闪存储器的设计方法，其特征在于，包括：

所述时钟转换电路具体用于：

5.如权利要求4所述的方法，其特征在于，还包括：

在所述逻辑控制模块中设置模式控制单元，由所述模式控制单元接收模式指令，并根据模式指令使能或禁止所述时钟转换电路。

6.如权利要求5所述的方法，其特征在于，还包括：

在所述逻辑控制模块中设置选择单元，在所述时钟转换电路被使能时，所述选择单元将采样结果作为内部时钟信号输出；在所述时钟转换电路被禁止时，所述选择单元直接将外部时钟信号作为内部时钟信号输出。

7.如权利要求4、5或6所述的方法，其特征在于，还包括：

对所述串行接口快闪存储器的管脚进行复用。