JP2014112461A - 不揮発性メモリのシリアルコアアーキテクチャ - Google Patents

不揮発性メモリのシリアルコアアーキテクチャ Download PDF

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Abstract

【課題】ビット線およびワード線に結合したメモリアレイを備えるメモリバンクのページバッファを提供する。
【解決手段】第１および第２のページバッファセクションを備え、第１のページバッファセクションは、第１のビット線およびデータ線に結合し第１のビット線をアクセスするよう構成された第１のイネーブラおよび第１のページバッファセグメントを備え、第２のページバッファセクションは、第２のビット線およびデータ線に結合し第２のビット線をアクセスするよう構成された第２のイネーブラおよび第２のページバッファセグメントを備える。
【選択図】図１０

Description

本発明は、メモリに関するものである。
関連出願の相互参照
本出願は、内容が全体として参照により本明細書に組み込まれている、2006年11月27日に出願した米国特許仮出願第60/867269号の優先権の利益を主張するものである。
例えば、デジタルカメラ、携帯情報端末、携帯用オーディオ/ビデオプレーヤおよびモバイル端末装置などのモバイル電子機器は、容量および速度能力を絶えず増大して大容量記憶メモリ(好ましくは不揮発性メモリ)を要求し続けている。例えば、現在利用可能なオーディオプレーヤは、オーディオ/ビデオデータを格納するために256メガバイトと40ギガバイトの間のメモリを有することができる。例えば、フラッシュメモリおよびハードディスクドライブなどの不揮発性メモリが、データが電力なしに維持されるので好まれ、したがってバッテリ寿命を延ばす。
現在、ハードディスクドライブは、高密度を有し、40ギガバイト〜160ギガバイトのデータを格納することができるが、比較的かさばるものとなっている。しかし、ソリッドステートドライブとしても知られるフラッシュメモリは、それらが高密度であり、不揮発性であり、ハードディスクドライブに対して小さいサイズであるので人気がある。マルチレベルセル(MLC)の出現は、シングルレベルセルに対して所与の領域に関するフラッシュメモリ密度をさらに増大させる。当業者は、フラッシュメモリがNOR型フラッシュ、NAND型フラッシュまたは他の任意の種類のフラッシュメモリ構成として構成できることを理解する。NAND型フラッシュは、そのより小型のメモリアレー構造により所与の領域当たりより高い密度を有する。さらなる議論の目的のためにフラッシュメモリに対する参照は、例えば、NOR型およびNAND型のフラッシュメモリなどの任意の種類のフラッシュデバイスであるものとして理解されるべきである。
既存のフラッシュメモリモジュールは多くの現在の家庭用電子機器にとって十分な速度で動作するが、おそらくこの種のメモリモジュールは、高いデータ速度が望まれる今後の機器での使用に十分ではない。例えば、高精細の動画を記録するモバイルマルチメディア機器は、少なくとも10MB/sのプログラミング処理量を有するメモリモジュールを必要とすることになり、それは、典型的なプログラムデータ速度が7MB/sである現在のフラッシュメモリ技術を用いて得られることができない。マルチレベルセルのフラッシュは、セルをプログラムするために必要なマルチステッププログラミングシーケンスにより1.5MB/sというはるかに遅い速度を有する。
多くの標準的なメモリデバイスに関する問題は、それらがデータを受け取り供給するために並列データインターフェースを使用することにある。例えば、いくつかのメモリデバイスは、最大30MHzの動作周波数で8、16または32ビットのデータを並列に供給する。複数ビットのデータを並列に供給する標準的な並列データインターフェースは、例えば、それらの定格動作周波数を超えて動作されるとき、信号品質を低下させる漏話、信号スキュおよび信号減衰などの周知の通信低下の影響を被ることが知られている。データ処理量を増大するために直列データインターフェースを有するメモリデバイスであって、例えば200MHzの周波数でデータを直列に受け取り供給するメモリデバイスが、本願の権利者に所有される米国特許出願公開第20070076479号で開示されている。米国特許出願公開第20070076479号で説明されるメモリデバイスは、内容が全体として参照されて本明細書に組み込まれている、2007年2月16日に出願された本願の権利者が所有する米国仮出願第60/902003号で説明されるように、互いに直列に接続されるメモリデバイスのシステム内で使用できる。
図1Aは、米国特許出願公開第20070076479号で説明されるように、互いに直列に接続されている複数のメモリデバイスから構成されるシステムを示す。図1Aを参照すると、直列相互接続5はメモリコントローラと直列に接続されている複数のメモリデバイスを含む。メモリコントローラは、直列相互接続が一体化されているシステムからシステムコマンドおよびデータを受け取るためのシステムインターフェースを含み、読出しデータをシステムに供給する。具体的にはデバイス0は、複数のデータ入力ポート(SIP0、SIP1)、複数のデータ出力ポート(SOP0、SOP1)、複数の制御入力ポート(IPE0、IPE1)、および複数の制御出力ポート(OPE0、OPE1)から構成される。これらのデータおよび制御信号は、メモリコントローラからメモリデバイス5に送られる。第2のメモリデバイス(デバイス1)はデバイス0と同じ種類のポートから構成される。デバイス1はデバイス0と相互接続されている。例えば、デバイス1はデバイス0からデータおよび制御信号を受け取ることができる。1つまたは複数のさらなるデバイスが、同様の方法でデバイス0およびデバイス1と並んで相互接続されてもよい。直列接続内の最後のデバイス(例えば、デバイス3)は、所定の待ち時間後にメモリコントローラにデータおよび制御信号を戻す。各メモリデバイス(例えば、デバイス0、1、2、3)は、IPE0、IPE1、OPE0、およびOPE1のエコー(IPEQ0、IPEQ1、OPEQ0、OPEQ1)(すなわち、制御出力ポート)を後続のデバイスに出力する。信号が1つのデバイスから後続の直列接続されたデバイスに送られる。単一のクロック信号が複数の直列接続されたメモリデバイスのそれぞれに供給される。
図1Bは、図1Aに示されるメモリデバイスのうちの1つのコアアーキテクチャを示す構成図である。メモリデバイス10は、複数の同一のメモリバンクとそれらの各データ、制御およびアドレス回路を有するものであって、メモリバンクA 12およびメモリバンクB 14、メモリバンク12および14の両方に接続されたアドレスおよびデータ経路スイッチ回路16、並びにスイッチ回路16にデータを供給し、スイッチ回路16からデータを受け取るための各メモリバンクに関連した同一のインターフェース回路18および20などを有する。メモリバンク12および14は、例えばフラッシュメモリなどの不揮発性メモリであることが好ましい。論理的には、メモリバンク12によって受け取られ供給される信号は文字「A」を用いて示され、メモリバンク14によって受け取られ供給される信号は文字「B」を用いて示される。同様に、インターフェース回路18によって受け取られ供給される信号は数字「0」を用いて示され、インターフェース回路20によって受け取られ供給される信号は数字「1」を用いて示される。インターフェース回路18および20のそれぞれは直列データストリーム内のアクセスデータを受け取り、ここでアクセスデータは、例えば、動作をプログラムするためのコマンド、アドレス情報および入力データを含むことができる。読出し動作ではインターフェース回路のそれぞれは、読出しコマンドおよびアドレスデータに応答して直列データストリームとして出力データを供給する。メモリデバイス10は、制御インターフェース22および状態/IDレジスタ回路24などの包括的回路をさらに含み、包括的回路はメモリバンク12および14の両方の回路並びに各インターフェース回路18および20にクロック信号sclkiおよびリセットなどの包括的信号を供給する。次に前述の回路のさらなる議論が続く。
メモリバンク12は、出力データDOUT_Aを供給するためおよび入力プログラムデータDIN_Aを受け取るためのセンス増幅器およびページバッファ回路ブロック26並びに行デコーダブロック28などの周知のメモリ周辺回路を含む。当業者は、ブロック26が列デコーダ回路も含むことを理解する。制御およびプリデコーダ回路ブロック30は、信号線ADDR_Aを介してアドレス信号および制御信号を受け取り、行デコーダ28並びにセンス増幅器およびページバッファ回路ブロック26にプリデコードされたアドレス信号を供給する。
メモリバンク14に関する周辺回路は、メモリバンク12に関して前述された周辺回路と同一である。メモリバンクBの回路は、出力データDOUT_Bを供給するためおよび入力プログラムデータDIN_Bを受け取るためのセンス増幅器およびページバッファ回路ブロック32、行デコーダブロック34、並びに制御およびプリデコーダ回路ブロック36を含む。制御およびプリデコーダ回路ブロック36は、信号線ADDR_Bを介してアドレス信号および制御信号を受け取り、行デコーダ34並びにセンス増幅器およびページバッファ回路ブロック36にプリデコードされたアドレス信号を供給する。各メモリバンクおよびその対応する周辺回路は周知のアーキテクチャを用いて構成されてもよい。
一般動作では各メモリバンクは、特定のコマンドおよびアドレスに応答し、必要な場合には入力データに応答する。例えば、メモリバンク12は、読出しコマンドおよび読出しアドレスに応答して出力データDOUT_Aを供給し、プログラムコマンドおよびプログラムアドレスに応答して入力データをプログラムすることができる。各メモリバンクは、例えば消去コマンドなどの他のコマンドに応答することができる。
図1Bに示される例では経路スイッチ16は、メモリバンク12および14とインターフェース回路18および20との間で信号を送るために2つのモードのうちの1つで動作することができるデュアルポート回路である。第1のモードは、メモリバンク12およびインターフェース回路18の信号が互いに送られる直接転送モードである。同時にメモリバンク14およびインターフェース回路20の信号が直接転送モードで互いに送られる。第2のモードは、メモリバンク12およびインターフェース回路20の信号が互いに送られる交差転送モードである。同時にメモリバンク14およびインターフェース回路18の信号が互いに送られる。経路スイッチ16の単一ポート構成が後で議論される。
前述のようにインターフェース回路18および20は、直列データストリームとしてデータを受け取り供給する。これは、チップのピン配列要求を低減するため並びに高い動作周波数で全体的な信号処理量を増大させるためである。典型的にはメモリバンク12および14の回路は並列アドレスおよびデータ用に構成されるので変換回路が必要である。
インターフェース回路18は、直列データリンク40、入力直並列レジスタ42、および出力並直列レジスタ44を含む。直列データリンク40は、直列入力データSIP0、入力イネーブル信号IPE0および出力イネーブル信号OPE0を受け取り、直列出力データSOP0、入力イネーブルエコー信号IPEQ0および出力イネーブルエコー信号OPEQ0を供給する。信号SIP0(およびSIP1)は、それぞれがアドレス、コマンドおよび入力データを含むことができる直列データストリームである。直列データリンク40は、SIP0に対応するバッファされた直列入力データSER_IN0を供給し、出力並直列レジスタ44から直列出力データSER_OUT0を受け取る。入力直並列レジスタ42は、SER_IN0を受け取り、それを並列の組の信号PAR_IN0に変換する。出力並直列レジスタ44は、並列の組の出力データPAR_OUT0を受け取り、それを直列出力データSER_OUT0に変換し、その後に直列出力データSER_OUT0はデータストリームSOP0として供給される。出力並直列レジスタ44は、PAR_OUT0データではなくその中に格納されたデータを出力するために状態/IDレジスタ24からデータを受け取ることもできる。この特定の機能のさらなる詳細は後で議論される。さらに直列データリンク40は、他のメモリデバイス10と制御信号およびデータ信号を縦続接続するデイジーチェーンに対応するように構成されている。
直列インターフェース回路20は、インターフェース回路18と同一に構成されており、直列データリンク46、入力直並列レジスタ48、および出力並直列レジスタ50を含む。直列データリンク46は、直列入力データSIP1、入力イネーブル信号IPE1および出力イネーブル信号OPE1を受け取り、直列出力データSOP1、入力イネーブルエコー信号IPEQ1および出力イネーブルエコー信号OPEQ1を供給する。直列データリンク46は、SIP1に対応するバッファされた直列入力データSER_IN1を供給し、出力並直列レジスタ50から直列出力データSER_OUT1を受け取る。入力直並列レジスタ48は、SER_IN1を受け取り、それを並列の組の信号PAR_IN1に変換する。出力並直列レジスタ50は、並列の組の出力データPAR_OUT1を受け取り、それを直列出力データSER_OUT1に変換し、その後に直列出力データSER_OUT1はデータストリームSOP1として供給される。出力並直列レジスタ50は、PAR_OUT1データではなくその中に格納されたデータを出力するために状態/IDレジスタ24からデータを受け取ることもできる。直列データリンク40と同様に直列データリンク46は、他のメモリデバイス10と制御信号およびデータ信号を縦続接続するデイジーチェーンに対応するように構成されている。
制御インターフェース22は、標準的な入力バッファ回路を含み、チップ選択(CS#)、シリアルクロック(SCLK)およびリセット(RST#)にそれぞれ対応する内部チップ選択信号chip_sel、内部クロック信号sclki、および内部リセット信号resetを生成する。信号chip_selは直列データリンク40および46によって主として使用されるが、resetおよびsclkiはメモリデバイス10中の回路の多くによって使用される。
直列データインターフェースは並列データインターフェースアーキテクチャに勝る性能の利点をもたらすが、これらの利点はメモリバンク12および14内の性能低下によってオフセットされうる。より具体的には、メモリ密度を増大するための努力は、どのくらい迅速にデータがメモリセル(特に、NAND構成のフラッシュメモリセル)から感知されることができるかに悪影響を及ぼすことになる。この問題を示すために、図1BのNAND構成のフラッシュメモリアレーの一部が図2に示される。
図1Bおよび図2を参照すると、メモリバンク12はi組のビット線を含み、ここでiは0より大きい整数であり、各組は偶数ビット線および奇数ビット線を含む。例えば、ビット線の組1は偶数ビット線BL1_eおよび奇数ビット線BL1_oを含む。各ビット線は少なくとも1つのNANDセルストリングに接続され、ここで各NANDセルストリングは各ビット線と共通ソース線CSLの間に直列に接続された複数の不揮発性メモリセルおよびアクセストランジスタを含む。アクセストランジスタは、ソース選択線信号SSLを受け取るためのソース選択トランジスタ、および接地選択線信号GSLを受け取るための接地選択トランジスタを含む。フラッシュメモリセルなどの複数の不揮発性メモリセルがこれらの2つのアクセストランジスタ間に直列に接続されている。この例では、各ワード線WL1〜WL32に結合されたゲート端子を有する32個の直列に接続されたフラッシュメモリセルがある。
センス増幅器およびページバッファ回路ブロック26は、i個のページバッファユニット60、またはビット線の組ごとに1つを含む。ビット線のピッチが狭いのでページバッファユニット60は、ビット線の組の偶数ビット線と奇数ビット線の間で共用される。したがって、偶数選択信号BSLeおよび奇数選択信号BSLoを受け取るための選択トランジスタは、ページバッファユニット60に結合されるための組の1つのビット線を選択するために必要である。各ページバッファユニット60はビット線からデータを感知してラッチし、当業者は、ページバッファがプログラムされるべき書込みデータをラッチすることを理解する。共通ワード線WL1〜WL32、SSL、およびGSL線を共用する各NANDセルストリングはメモリブロックと呼ばれ、1つの共通ワード線に接続されたメモリセルはページと呼ばれる。当業者は、どのようにフラッシュについて読出し、プログラムおよび消去動作が実行されるかを理解することができる。
図3は、図2のページバッファユニット60内のデータをデータ線に結合するためのセンス増幅器およびページバッファ回路ブロック26の列選択回路の回路図である。図3のこの例は1つの可能性のある論理復号方式を示し、ここでページバッファのプリセット数は16個のデータ線DL1〜DL16のそれぞれに関連付けられる。この例では、1つがデータ線DL1〜DL16のそれぞれに結合されている16個の同一に構成されたデータ線デコーダ回路70がある。下記の説明は、DL1に結合されたデータ線デコーダ回路70を表す。データ線デコーダ回路70は32個のページバッファユニット60から構成される16個のグループを含む。各グループでは1つのページバッファユニットの入力/出力端子が各第1段のnチャネルパストランジスタ72に結合されている。すべての第1段のnチャネルパストランジスタが、並列に接続され、1つのページバッファユニット60を1つの第2段のnチャネルパストランジスタ74に選択的に結合するために第1段の選択信号YA1〜YA32によって制御される。グループごとに1つの第2段のnチャネルパストランジスタ74があるので、DL1に並列に接続された総計16個の第2段のnチャネルパストランジスタ74があり、それぞれが各第2段の選択信号YB1〜YB16によって制御される。信号YA1〜YA32およびYB1〜YB16はすべてのデータ線デコーダ回路70にわたって共用されるので、1つの第1段の選択信号および1つの第2段の選択信号を活性化することによって各データ線デコーダ回路70からの1つのページバッファユニット60を対応するデータ線に結合する。
読出し、プログラムベリファイおよび消去ベリファイ動作では、選択されたページ内のセルデータはそれらの対応するページバッファユニット60内で感知されてラッチされるべ
きである。次いで、列復号において、データ線に結合するためのページバッファユニットを選択する。感知は選択されたメモリセルによって生成されるセル電流に依存し、セル電流はNANDセルストリング内のセル数に依存する。図2の例では、典型的にはセル電流は、90nmプロセス技術を用いて製造される32個のセルNANDストリングに対して1(μA)未満である。残念ながら、デバイスコストを低減するためにメモリアレー密度を増大する努力は、NANDセルストリング当たりより多くのメモリセルの増加をもたらす。その結果、このセル電流がさらに低減し、それによってより感応性のある感知回路および/または感知時間を必要とすることになる。この問題をさらに悪くするのは、NANDセルストリング当たりのセル数が増大するとき、ビット線の物理長およびNANDセルストリングの接合容量によるビット線のRC遅延である。形状サイズを低減するための高度の製造プロセスと相まってこれらの物理的変化がセル電流問題をさらに悪化させる。セル電流に関するこの問題は、June Leeら、「A 90-nm CMOS 1.8-V 2-Gb NAND Flash Memory for Mass Storage Applications」、IEEE J.Solid-State Circuits、vol.38、1934〜1942頁、2003年11月によって説明されているようによく知られている。高度の製造プロセスを使用することに関する他のさらなる問題は歩留まりであり、この場合、長いビット線がプロセスステップにわたってプロセスの均一性問題をもたらし、それによって欠陥に対するポテンシャルが増大するにつれてウエハ当たりの歩留まりが低減する。
この問題に対する1つの可能性のある解決策は、NANDセルストリング当たりのメモリセル数を限定し、大きいメモリアレーを複数のメモリバンクに分割することである。複数のメモリバンクを有する利点は、メモリデバイスからデータを転出する必要なしにメモリバンク間でデータを直接転送する能力である。複数メモリバンクを使用する欠点は、各バンクがそれ自体のセンス増幅器およびページバッファ回路ブロック26の組を必要とし、それによってさらなる回路のオーバヘッドおよびチップ領域を増大することである。直接バンク対バンクデータ転送を実現するために必要な複雑な回路および領域のオーバヘッドがまた、さらにチップ領域を消耗する。
米国仮出願第60/867269号 米国特許出願公開第20070076479号 米国仮出願第60/902003号
June Leeら、「A 90-nm CMOS 1.8-V 2-Gb NAND Flash Memory for Mass Storage Applications」、IEEE J.Solid-State Circuits、vol.38、1934〜1942頁、2003年11月
第1の態様では、本発明はメモリシステムを提供する。メモリシステムは、メモリバンクおよび直列データ経路を含む。メモリバンクは、読出し動作に応答して直列ビットストリーム読出しデータを供給し、書込み動作に応答して直列ビットストリーム書込みデータを受け取る。直列データ経路は、メモリバンクと入力/出力インターフェースとの間で直列ビットストリーム読出しデータおよび直列ビットストリーム書込みデータを伝送する。1つの実施形態によれば、直列データ経路は入力/出力インターフェースからアクセスデータを直列に受け取るためのデータアービトレータを含み、アクセスデータはコマンドおよびアドレスを含む。データアービトレータは、コマンドおよびアドレスを並列形式に変換し、読出し動作中に直列ビットストリーム読出しデータを入力/出力インターフェースに送る。他の実施形態によりメモリバンクは、第1のバンク半分、第2のバンク半分および並列/直列データ変換器を含む。第1のバンク半分は第1のn個の並列データ線に結合され、ここでnは0より大きい整数値である。第2のバンク半分は第2のn個の並列データ線に結合されている。並列/直列データ変換器は、第1のn個の並列データ線および第2のn個の並列データ線のうちの1つを直列ビットストリーム読出しデータに選択的に変換し、直列ビットストリーム書込みデータを第1のn個のデータ線および第2のn個のデータ線のうちの1つのための並列データに選択的に変換する。
この実施形態の1つの態様では、第1のバンク半分は第1のセクタ、第2のセクタおよび第1のページバッファを含む。第1のセクタはメモリセルに結合されたワード線およびビット線を有する。第2のセクタはメモリセルに結合されたワード線およびビット線を有する。第1のページバッファは、第1のセクタおよび第2のセクタのうちの1つのビット線に選択的に結合され、第1のn個の並列データ線に結合されている。第2のバンク半分は第3のセクタ、第4のセクタおよび第2のページバッファを含む。第3のセクタはメモリセルに結合されたワード線およびビット線を有する。第4のセクタはメモリセルに結合されたワード線およびビット線を有する。第2のページバッファは、第3のセクタおよび第4のセクタのうちの1つのビット線に選択的に結合され、第2のn個の並列データ線に結合されている。この態様では、第1のセクタおよび第2のセクタのビット線はビット線の組にグループ化され、ここでビット線の組のそれぞれが共通ビット線に結合され、共通ビット線は第1のページバッファに結合されている。同様に、第3のセクタおよび第4のセクタのビット線はビット線の組にグループ化され、ここでビット線の組のそれぞれが共通ビット線に結合され、共通ビット線は第2のページバッファに結合されている。
この実施形態の他の態様では、並列/直列データ変換器は、第1の並列/直列データ変換器、第2の並列/直列データ変換器およびデータ経路セレクタを含む。第1の並列/直列データ変換器は、第1のn個の並列データ線のそれぞれを第1の端子に順次結合する。第2の並列/直列データ変換器は、第2のn個の並列データ線のそれぞれを第2の端子に順次結合する。データ経路セレクタは、第1の端子および第2の端子のうちの1つを双方向直列データ線に選択的に結合する。メモリシステムは、読出し動作中にメモリバンク、並列/直列変換器および直列データ経路を動作するためにコマンドおよびアドレスを受け取るための制御論理をさらに含むことができる。
この態様の他の実施形態では、メモリシステムは、読出し動作に応答して直列ビットストリーム読出しデータを供給し、書込み動作に応答して直列ビットストリーム書込みデータを受け取るための他のメモリバンクをさらに含む。この実施形態では直列データ経路は、直列ビットストリーム書込みデータをメモリバンクおよび他のメモリバンクのうちの1つに選択的に伝送するためのデータ切換器を含む。さらに直列データ経路は、メモリバンクおよび他のメモリバンクのうちの1つからの直列ビットストリーム読出しデータを直列データ経路のデータアービトレータに選択的に伝送する。1つの代替実施形態では、メモリシステムは、メモリバンクおよび他のメモリバンクのうちの1つからの直列ビットストリーム読出しデータを他の入力/出力インターフェースに伝送するための他の直列データ経路をさらに含む。また他の直列データ経路は、直列ビットストリーム書込みデータをメモリバンクおよび他のメモリバンクのうちの1つに伝送する。他の直列データ経路は、直列ビットストリーム書込みデータを他のメモリバンクおよびデータ切換器のうちの1つに選択的に伝送し、直列ビットストリーム読出しデータをデータ切換器および他のデータアービトレータのうちの1つに選択的に伝送するための第2のデータ切換器を含むことができる。直列転送データ線が、データ切換器を第2のデータ切換器に伝送するために提供される。メモリシステムは、メモリバンクおよび他のメモリバンクのうちの1つからの直列ビットストリーム読出しデータを直列データ経路に選択的に伝送するための直列転送スイッチをさらに含むことができる。
本発明は、メモリシステム内で使用されるための方法を提供することができる。その方法は、読出し動作に応答して直列ビットストリーム読出しデータを供給し、書込み動作に応答して直列ビットストリーム書込みデータを受け取ることと、メモリバンクと入力/出力インターフェースとの間で直列ビットストリーム読出しデータおよび直列ビットストリーム書込みデータを伝送することとを含む。
第2の態様では、本発明はメモリバンクを提供する。メモリバンクは、メモリアレー、ページバッファおよび順次カプラを含む。メモリアレーは、ビット線およびワード線に接
続されたメモリセルを有する。ページバッファは、読出し動作中にビット線のデータをラッチし、ラッチされたデータを所定の数のデータ線に並列に結合する。順次カプラは、所定の数のデータ線のそれぞれを双方向直列データ線に順次結合する。順次カプラは、所定の数のデータ線のそれぞれに結合された端子を有する並列/直列データ変換器を含むことができる。並列/直列データ変換器は、端子のそれぞれを双方向直列データ線に順次結合するために制御可能である。メモリバンクは、第1の並列/直列データ変換器および第2の並列/直列データ変換器を制御するためにクロック信号に応答するカウンタをさらに含むことができる。データ経路セレクタは、第1の並列/直列データ変換器および第2の並列/直列データ変換器によって使用されないカウンタの最上位ビットによって制御される。
1つの代替実施形態では、順次カプラは、第1の並列/直列データ変換器、第2の並列/直列データ変換器およびデータ経路セレクタを含むことができる。第1の並列/直列データ変換器は所定の数のデータ線のそれぞれに結合された第1の端子を有し、第1の並列/直列データ変換器は第1の端子のそれぞれを第1の局部双方向直列データ線に順次結合するために制御可能である。第2の並列/直列データ変換器は所定の数の第2のデータ線のそれぞれに結合された第2の端子を有し、第2の並列/直列データ変換器は第2の端子のそれぞれを第2の局部双方向直列データ線に順次結合するために制御可能である。データ経路セレクタは、第1の局部双方向直列データ線および第2の局部双方向直列データ線のうちの1つを包括的双方向直列データ線に選択的に結合する。
本発明は、ビット線およびワード線に接続されたメモリセルを有するメモリアレーを使用するための方法を提供することができる。その方法は、読出し動作中にビット線のデータをラッチし、そのラッチされたデータを所定の数のデータ線に並列に結合することと、所定の数のデータ線のそれぞれを双方向直列データ線に順次結合することとを含む。
第3の態様では、本発明はメモリバンクを提供する。メモリバンクは、第1のメモリセクタ、第2のメモリセクタおよびページバッファを含む。第1のメモリセクタは1のビット線および第1のワード線に接続されたメモリセルを有し、ここで第1のビット線はm個のセグメントとして配置され、ここでmは0より大きい整数値である。第2のメモリセクタは第2のビット線および第2のワード線に接続されたメモリセルを有し、ここで第2のビット線はm個のセグメントとして配置される。
ページバッファは、m個のセグメントのそれぞれの第1のビット線および第2のビット線のうちの1つを所定の数のデータ線に選択的に結合する。この態様の1つの実施形態では読出し動作は、少なくとも2つのメモリセルが、ワード線が第1のワード線のうちの1つであるときに第1のビット線に結合され、少なくとも2つのメモリセルが、ワード線が第2のワード線のうちの1つであるときに第2のビット線に結合される場合、行アドレスに応答して第1のメモリセクタ内の第1のワード線および第2のメモリセクタ内の第2のワード線のうちの1つのワード線を活性化することと、列アドレスに応答して第1のビット線および第2のビット線のうちの1つのビット線を共通ビット線に選択的に結合することと、ページバッファを用いて共通ビット線を感知することと、感知された共通ビット線に対応するデータを所定の数のデータ線のうちの1つ上に供給することとによって実行される。
本発明は、第1のビット線および第1のワード線に接続されたメモリセルを有するメモリバンク内で使用されるための方法を提供することができ、第1のビット線はm個のセグメントとして配置され、ここでmは0より大きい整数値である。その方法は、m個のセグメントのそれぞれの第1のビット線および第2のビット線のうちの1つを所定の数のデータ線に選択的に結合することを含む。
第4の態様では、本発明はメモリバンクのためのページバッファを提供する。ページバッファは、第1の自己復号ページバッファ段および第2の自己復号ページバッファ段を含む。第1の自己復号ページバッファ段は、第1の組の共通ビット線からのデータを感知し、感知されたデータを供給する。感知されたデータは、クロック信号状態内でラッチされた活性状態の列選択ビットに応答して対応するデータ線上で供給される共通ビット線の第1の組の共通ビット線のそれぞれに対応する。第2の自己復号ページバッファ段は、第2の組の共通ビット線からのデータを感知し、感知されたデータを供給する。感知されたデータは、後続のクロック信号状態内でラッチされた活性状態の列選択ビットに応答して対応するデータ線上で供給される共通ビット線の第2の組の共通ビット線のそれぞれに対応する。この態様の1つの実施形態では自己復号動作は、逆クロック信号状態に応答して第1の自己復号ページバッファ段内で活性状態の列選択ビットをラッチすることと、クロック信号状態に応答して第1の自己復号ページバッファ段からの感知されたデータを供給し、活性状態の列選択ビットを送ることと、後続の逆クロック信号状態に応答して第2の自己復号ページバッファ段内で活性状態の列選択ビットをラッチすることと、後続のクロック信号状態に応答して第2の自己復号ページバッファ段からの感知されたデータを供給することとによって実行される。
本発明はメモリバンク用のページバッファ内で使用されるための方法を提供することができる。その方法は、第1の組の共通ビット線からのデータを感知し、クロック信号状態内でラッチされた活性状態の列選択ビットに応答して対応するデータ線上で共通ビット線の第1の組の共通ビット線のそれぞれに対応する感知されたデータを供給することと、第2の組の共通ビット線からのデータを感知し、後続のクロック信号状態内でラッチされた活性状態の列選択ビットに応答して対応するデータ線上で共通ビット線の第2の組の共通ビット線のそれぞれに対応する感知されたデータを供給することとを含む。
第5の態様では、本発明はシステムを提供する。システムは、アクセスデータを供給するためのメモリコントローラと、複数のメモリデバイスの直列相互接続とを含む。メモリデバイスのそれぞれは、コントローラ、メモリバンクおよび直列データ経路を含む。コントローラは、アクセスコマンドに対応する動作を実行するためにアクセスデータ内に含まれるアクセスコマンドおよびアドレスを受け取る。メモリバンクは、アドレスによってアドレス指定されたメモリ位置内に格納されたデータにアクセスするためのアクセスコマンドにより動作を実行する。直列データ経路は、メモリバンクと入力/出力インターフェースとの間でデータを直列形式で伝送する。
例えば、複数のメモリデバイスは直列に接続され、メモリコントローラは、例えば、読出しおよび書込みコマンドなどの命令のアクセスコマンドを送る。読出し動作ではメモリデバイスは、データ読出し動作を実行し、読出しデータを次のメモリデバイスまたはメモリコントローラに転送する。書込み動作ではメモリデバイスは、メモリコントローラまたは前のメモリデバイスによって供給されるデータに基づいてデータ書込み動作を実行する。システム、メモリコントローラおよびデバイスはコントローラおよびデバイスを動作するなどの方法を実行することができる。
本発明の他の態様および特徴は、添付図面と共に本発明の特定の実施形態についての下記の説明を検討することにより、当業者に明らかになる。
次に本発明の実施形態が添付図面を参照して単に例として説明される。
互いに直列に接続された複数のメモリデバイスで構成されたシステムを示す図である。 直列データインターフェースを有するメモリデバイスの構成図である。 図1Bのセンス増幅器およびページバッファ回路ブロックに結合されたNANDセルストリングを示す回路図である。 図2に示される増幅器およびページバッファ回路ブロックと共に使用される列復号方式を示す回路図である。 本発明の1つの実施形態に係る不揮発性メモリのシリアルコアシステムの構成図である。 図4Aに示される直列データ経路の詳細を示す構成図である。 本発明の1つの実施形態に係る図4Aのメモリバンクの構成図である。 図5に示される並列/直列データ変換器の回路図の実施形態である。 図5のメモリバンクの2つのセクタの詳細を示す構成図である。 図5に示されるセクタのビット線配置を示す回路図の実施形態である。 図7のビット線選択回路を制御するための復号回路の回路図の実施形態である。 図8に示すチャージポンプの回路図である。 本発明の1つの実施形態に係る自己復号列選択回路を示す構成図である。 本発明の1つの実施形態に係る1つの自己復号ページバッファセルの詳細を示す構成図である。 本発明の1つの実施形態に係る図11の自己復号ページバッファセル内の順次イネーブラの回路図である。 本発明の1つの実施形態に係る図11の自己復号ページバッファセル内のページバッファユニットの回路図である。 図10の自己復号列選択回路の動作を示すシーケンス図である。 本発明の1つの実施形態に係るシリアルコアアーキテクチャを有する2つのバンク構成を示す構成図である。 本発明の1つの実施形態に係る図15に示される直列転送スイッチの回路図である。 本発明の1つの実施形態に係る2つの独立した直列データ経路を有するマルチバンクシリアルコアメモリシステムの構成図である。
概して本発明は、直列ビットストリームとして少なくとも1つのメモリバンクからデータを受け取り、少なくとも1つのメモリバンクにデータを供給するための直列データインターフェースおよび直列データ経路コアを有するメモリシステムを提供する。メモリバンクは二分され、ここで各半分は上位セクタと下位セクタとに分割される。各セクタは、一体化された自己列復号回路を有する共用の二次元ページバッファにデータを並列に供給する。メモリバンク内の直並列データ変換器は、いずれか半分からの並列データを直列デーア経路コアに結合する。一体化された自己列復号回路を有する共用の二次元ページバッファはバンクごとに回路およびチップ領域のオーバヘッドを最小限にし、直列データ経路コアは広いデータバスをルーティングするために典型的に使用されるチップ領域を低減する。したがって、マルチメモリバンクシステムは、同一の密度を有する単一のメモリバンクと比較するとき、著しい対応するチップ領域の増大なしに実現される。
図4Aは、本発明の1つの実施形態による不揮発性メモリシリアルコアシステムの構成図である。シリアルコアメモリシステム100は、DATA/CMD_INピンおよびDATA/CMD_OUTピンと呼ばれる外部入力/出力インターフェースピンと少なくとも1つのメモリバンク104との間で直列ビットストリームのデータを結合するための直列データ経路102を含む。メモリバンクは、メモリアレーを構成するメモリセルの行および列の近くに形成される行デコーダ、センス増幅器、ページバッファ、列復号回路、および他の任意の回路などのピッチ限定された回路を含むと理解される。この種の回路は、回路の実装密度を最大限にするためにメモリアレーの近くに形成されるが、ビット線の電流およびワード線の電圧などの電気信号の伝送路を最小限に抑える。シリアルコアメモリシステム100の他の機能ブロックは、制御ブロック106およびメモリバンク104の不揮発性メモリセルをプログラムし消去するために必要とされる必要な電圧レベルを供給するための高電圧生成器108を含む。制御ブロック106は、コマンドデコーダ、レジスタ、およびシリアルコアメモリシステム100の動作を管理するために使用される他の関連の制御回路(図示せず)を含む。
この実施形態において、メモリバンク104は、直列ビットストリーム内で読出しデータを供給し、書込みデータ(プログラミング用)を受け取るように構成されている。図4Aに示される例では、読出しデータおよび書込みデータの両方が双方向直列データ線110を共用するが、代替実施形態は専用の入力および出力単方向データ線を有することができる。図4Aの実施形態では直列データ経路102は、直列読出しデータを受け取り、それをDATA/CMD_OUTピンに直列形式で送り、DATA/CMD_INピンから受け取った直列書込みデータをメモリバンク104に送る。したがって、読出し動作および書込み動作の両方でデータは、メモリバンクとデータI/Oピンとの間で直列形式に維持される。次に直列データ経路102のさらなる詳細が説明される。
主として直列データ経路102は、メモリバンク104とDATA/CMD_INピンおよびDATA/CMD_OUTピンのいずれかとの間で読出しデータまたは書込みデータを直列形式で結合することに関与する。任意選択では直列データ経路102は、2つ以上のメモリバンクとDATA/CMD_INピンおよびDATA/CMD_OUTピンのいずれかとの間で読出しデータまたは書込みデータを選択的に結合することができる。他の代替実施形態では直列データ経路102は2つの異なるメモリバンク間で読出しデータを直接結合することができる。直列データ経路102は、直列I/Oインターフェース112、データアービトレータ114、およびデータ切換器116を含む。
図4Bは、図4Aに示される直列データ経路102の詳細を示す。図4Aおよび図4Bを参照すると、直列I/Oインターフェース112はDATA/CMD_INピンおよびDATA/CMD_OUTピンに直接接続されている。直列I/Oインターフェース112は、図1Bの直列データリンク40に対して同様に構成され、米国特許出願公開第20070076479号でそれに関して説明される同一の回路を含むことができる。この例では、図1Bの直列データリンク40に示されるさらなる制御入力信号は、概略図を簡略化するために図示されていない。概して直列I/Oインターフェース112は、外部から受け取った入力データ信号を受け取りバッファリングし、DATA/CMD_INピンからのデータをDATA/CMD_OUTピンに直接結合するための通過回路を含むことができる。この機能は、コマンドが現在のメモリデバイス向けではない場合に任意選択のデータを有する任意のコマンドを他のメモリデバイスに送るために使用される。直列I/Oインターフェース112は、そのDATA/CMD_INピンから直列入力データを受け取るための入力バッファ120、並びにそのDATA/CMD_OUTピンを介して読出しデータおよび通過データを供給するための出力バッファまたは出力ドライバ122を含む。入力バッファ120および出力ドライバ122は、図4BではB_CTRLと呼ばれる制御ブロック106から受け取った1つまたは複数のバッファ制御信号によって制御される。
データアービトレータ114は、直列I/Oインターフェース112から直列データを受け取る。データアービトレータ114は、コマンドデータ変換器124および経路スイッチ126を含む。コマンド変換器124は、直列形式から並列形式にコマンドデータだけを変換し、次いでコマンドデータは、並列コマンド信号COMMANDとして制御ブロック106に送られる。経路スイッチ126は、制御ブロック106(図示せず)からのスイッチ信号に応答してコマンドデータ変換器124またはデータ切換器116のいずれかに直列I/Oインターフェース112を選択的に接続する。コマンドデータ変換器124は、各活性状態のクロックエッジでコマンドデータを直列に受け取る直列/並列シフトレジスタを含むことができ、並列コマンドを供給するためにシフトレジスタの各段からの並列出力を有する。直列/並列シフトレジスタは当技術分野では知られている。アクセスデータのデータ構造が事前に定められている(例えば、コマンドデータは第1の2バイトであり、その後に書込みデータが続く)ので、制御ブロック106は、いつすべてのコマンドデータビットがコマンドデータ変換器124にロードされたかを通過したクロックエッジの数を数えることによって認識することになる。受け取られる任意の書込みデータは、直列形式のままであり、データ切換器116に直列に送られる。したがって、コマンドデータ変換器124はコマンドデータだけを受け取り、データ切換器は書込みデータだけを受け取ることになる。
データ切換器116は、メモリバンクとデータアービトレータ114との間で直列データを結合するために、または対応する直列転送データ線118を介して2つの異なるメモリバンク間で直列データを結合するために制御ブロック106からの信号SWTCHによって制御される他の経路スイッチ128を含む。チップ上に他のメモリバンクがない場合、データ切換器116は必要がなく、直列データはデータアービトレータ114からメモリバンク104に直接供給される。
次に、読出し動作および書込み/プログラム動作でのシリアルコアメモリシステム100の動作が説明される。読出し動作では、直列読出しコマンドがDATA/CMD_INピンで受け取られ、次いで直列読出しコマンドは、データアービトレータ114によって並列形式に変換され、コントローラ106に送られると推定される。次いでコントローラ106は、所望のデータにアクセスするためにメモリバンク104内の適切な行および列を活性化する。次いでメモリバンク104は、直列ビットストリーム内の読出しデータをデータ切換器116に供給するために制御される。読出しデータがDATA/CMD_OUTピンに出力されるべきである場合、データ切換器116はデータアービトレータ114に読出しデータを送るように制御され、データアービトレータ114はDATA/CMD_OUTピンを介して出力するために直列I/Oインターフェース112に読出しデータを単に送る。
書込み動作またはプログラム動作では、DATA/CMD_INピン上で受け取った直列データはコマンドおよび書込みデータを含む。コマンドデータは、書込みデータがプログラムされるアドレスデータを含む。コマンドデータは、データアービトレータ114によって並列形式に変換され、制御ブロック106に送られる。コマンドは直列ビットストリーム内の書込みデータの前に受け取られ、その結果、書込みデータがメモリバンク104に送られるとき、コマンドの復号がプログラミング動作用の回路を起動するために実行可能であることに留意されたい。制御ブロック106がプログラムコマンドを受け取っているので、書込みデータが目標のアドレスにプログラムされることを保証するために適切なプログラミングアルゴリズムが実行され、適切なプログラム電圧が印加される。プログラムベリファイなどのさらなるアルゴリズムが、必要な場合にプログラミングを繰り返すために実行されることにもなる。
図4Aで前述されたように、メモリバンク104は直列データを供給するとともに受け取る。しかし、当業者が理解するように、実際にはフラッシュメモリなどのメモリアレーは本質的に並列である。これは、2ビット以上のデータが、任意の単一の読出しまたは書込み動作でそれぞれメモリアレーからアクセスされ、メモリアレーに書き込まれることを意味する。メモリバンク104のこの実施形態によれば、内部の並列/直列変換器が、直列データを並列形式に変換するおよび逆も同様に提供される。より具体的には、メモリアレーのビット線から並列に供給される読出しデータが直列形式に変換され、直列書込みデータがメモリアレーのビット線に同時に印加するために並列形式に変換される。さらにメモリバンク104は、ワード線方向およびビット線方向の両方に沿ってメモリアレーを複数の部分に分割することによってワード線およびビット線の性能を最大限にするように構成される。
図5は、本発明の1つの実施形態による図4Aのメモリバンク104の1つの例示の実施形態を示す構成図である。メモリバンク200は、セクタ(セクタ1、セクタ2、セクタ3およびセクタ4)202、204、206および208として示される4つのメモリ部分に分割される。図5のメモリバンク200の物理的方位では各セクタは、垂直方法に延びるビット線および水平方向に延びるワード線を含む。例によりメモリセルは、図2に示されるメモリセルと同様のフラッシュNANDセルストリングとして編成可能である。ワード線を駆動する場合、各セクタは、読出し動作およびプログラム動作中に選択されたワード線を活性化するための関連の復号論理を含むことができるワード線ドライバブロック210を含む。この実施形態では、セクタ202および204に対応するワード線ドライバブロック210は第1のアドレス範囲内の行アドレスに応答して行の同一の論理ワード線を活性化し、セクタ206および208に対応するワード線ドライバブロック210は第2のアドレス範囲内の行アドレスに応答して行の同一の論理ワード線を活性化する。言い換えれば、メモリバンク200の行は、同じ数の行を有する単一の大きいセクタから構成される従来のメモリアレーと同じ方法でアクセスされる。しかし、ワード線の性能は、各ワード線の行がそれら自体のワード線ドライバブロック210によって駆動されるより短いセグメントに分割されるので向上される。したがって、ワード線ドライバブロック210の中央の位置がメモリバンクを左のバンク半分と右のバンク半分に分割し、ここでセクタ202および206が左半分を形成し、セクタ204および208が右半分を形成する。
ビット線データを感知し、プログラムデータをラッチするためにセクタ202および206はそれらのビット線を共用ページバッファ212に結合させ、セクタ204および208はそれらのビット線を共用ページバッファ214に結合させる。したがって、セクタ202および204は下位セクタと呼ばれ、セクタ206および208は上位セクタと呼ばれる。ページバッファ212および214は、上位セクタおよび下位セクタのうちの1つに選択的に結合されるように構成され、それによってセクタごとにページバッファの別々の組を有する必要性を克服する。これは、メモリバンク200の領域の領域最小化に寄与する。共用のページバッファ212および214のさらなる詳細が後で説明される。ページバッファ212および214は、読出し動作中に活性化されたワード線に応答してビット線データを並列に感知しラッチする。単一のワード線に接続されたメモリセルに関連したデータは、1ページのデータと一般に呼ばれる。メモリバンクの両半分内のワード線が論理的に同一である図5の現在説明される構成では、ページバッファ212は第1の半ページのデータを感知してラッチし、ページバッファ214は第2の半ページのデータを感知してラッチする。当業者が理解するようにページバッファ212および214は、選択されたワード線を活性化するとビット線データを並列に感知してラッチする。ラッチされると、結局はこの読出しデータは直列ビットストリームとして出力されることになる。
後で示されるように、第1の組の入力/出力データ線はページバッファ212に結合され、第2の組の入力/出力データ線はページバッファ214に結合されている。それらの組のデータ線の幅はnビット幅であり、ここでnは1より大きい整数値である。順次カプラとして機能し、ページバッファ212および214に結合されたデータ線の組に結合されている並列/直列データ変換セレクタ(P/SCS)216は両半分間に配置されている。並列/直列データ変換セレクタ216は、両組のデータ線が同じ物理長であり、好ましくは負荷容量を最小限に抑えるために最小の物理長であるように配置される。この実施形態では並列/直列変換セレクタ216は、共用バッファ212からの並列データをデータ線110上で直列形式に変換するまたは共用バッファ214からの並列データを双方向直列データ線110上で直列形式に変換する。より具体的にはn個のデータ線のそれぞれは、GLOB_DATAと呼ばれる信号として単一の双方向直列データ線110に順次結合される。並列/直列変換セレクタ216は、共用ページバッファ212または共用ページバッファ214に結合されたn個のデータ線に対して双方向直列データ線110上で直列データを並列形式に変換する。例えば、並列/直列変換セレクタ216は、ページバッファ212に対応するn個のデータ線のそれぞれを双方向直列データ線110に結合し、それに続いてページバッファ214に対応するn個のデータ線のそれぞれを双方向直列データ線110に結合するように制御される。
下記は、データ線の数とページバッファ212および214のいずれかに格納された半ページサイズのデータとの関係を示すための例である。例えば、ページバッファ212が1024ビットの半ページをラッチし、データ線が16ビット幅である場合、並列/直列変換セレクタ216は16ビット幅のデータの1024/16=64組中で繰り返す。1024ビットのすべてが直列データ線110上で直列に出力されると、ページバッファ214からの次の1024ビットが供給される。この実装形態の詳細は後で示される。プログラム動作は、直列書込みデータが直列データ線110上で供給される読出し動作の逆のプロセスである。この例では、16ビットが、各サイクル内で16個のデータ線を介してページバッファ212に並列に印加される。
図5の実施形態は、左半分および右半分を有するメモリバンク200を示す。代替の構成ではメモリアレーが、セクタ202および206などの2つのセクタだけを含む。したがってセクタ206はセクタ206および208の総計サイズであってもよく、セクタ202はセクタ202および204の総計サイズであってもよい。この種の構成では、全ページのデータがページバッファ212によってラッチされる。
図6は、本発明の1つの実施形態による並列/直列データ変換器216の回路図である。図6を参照するとP/Sデータ変換セレクタ216は、第1の並列/直列データ変換器(P/SDC)300、第2のP/SDC 302、およびデータ経路セレクタ304を含む。P/SDC 300およびP/SDC 302は同一の双方向n対1マルチプレクサ/デマルチプレクサスイッチとして実現されてよく、データ経路セレクタ304は双方向2対1マルチプレクサ/デマルチプレクサスイッチであるように実現されてもよい。P/SDC 300は、左側のデータ線L_DL1〜L_DLnのそれぞれを局部双方向直列データ線L_DATA端子に選択的に結合し、P/SDC 302は、右側のデータ線R_DL1〜R_DLnのそれぞれを局部双方向直列データ線R_DATA端子に選択的に結合する。データ経路セレクタ304は、L_DATAまたはR_DATAのいずれかをGLOB_DATAとして包括的双方向直列データ線110に選択的に結合する。データ線のそれぞれを出力に順次結合するためにカウンタ306は、クロック信号CLKに応答してP/SDC 300およびP/SDC 302内で復号される出力を供給するために使用できる。この種のカウンタ復号方式は、当業者によく知られている。したがって、L_DATAおよびR_DATAは、カウンタの1サイクルに対して長さnビットである。データ経路セレクタ304は、L_DATAのnビットのすべてが1つの論理状態内で通過することができ、R_DATAのnビットのすべてが逆の論理状態内で通過することができるように選択制御信号HALF_SELによって制御される。信号HALF_SELは、列アドレスに関して図4Aの制御ブロック106よって生成されることができ、前記の列アドレスは、アクセスされるためのメモリバンク２００の半分を選択できる。図6の実施形態ではカウンタ306は、専用のカウンタがチップ領域を不必要に消耗するので、回路オーバヘッドを最小限に抑えるためにP/SDC 300およびP/SDC 302によって共用される。
L_DATAビットとR_DATAビットとの間のシームレスな遷移は、信号HALF_SELをP/SDC 300またはP/SDC 302によって使用されない最上位ビット(MSB)に結合することによって実現され、最後のデータ線(L_DLnまたはR_DLn)がL_DATA端子またはR_DATA端子に結合された後に状態を切り換えることになる。例えば、P/SDC 300を使用するとn=4の場合、総計4つのデータ線(L_DL1〜L_DL4)があることになり、2ビット信号が4つのデータ線のそれぞれをL_DATAに選択的に結合するために必要である。カウンタ306の出力がP/SDC 300およびP/SDC 302に結合されるので、それらは同時に切り換わることになる。しかし、HALF_SELの状態が、L_DATAか、それともR_DATAがGLOB_DATA上に送られることかを決定することになる。したがって、第3および最上位ビットがHALF_SELを制御するために使用でき、HALF_SELは、第4および最後のデータ線L_DL4がL_DATAに結合された後だけに状態を変化することになる。下記の表1はn=4の例を使用してシーケンス中を段階的に進める。
Figure 2014112461
状態1〜4では、ビット2は低論理状態のままであり、ビット1およびビット2はL_DL1〜L_DL4をL_DATAに結合するためにP/SDC 300によって使用される。状態5から開始するとビット2は、カウンタがインクリメントするときに高論理状態に切り換わり、状態8まで高論理状態のままである。ビット1およびビット2は状態5から「再開」し、状態1〜4と同様に徐々にインクリメントする。したがって、ビット2は、それが、いつデータ経路セレクタ304がL_DATAからR_DATAに切り換わるべきであるかを本質的に制御するのでHALF_SEL制御信号として適している。
並列/直列データ変換セレクタ(P/SCS)216が議論されたからには、図5のメモリバンクセクタおよびページバッファの詳細が図7A〜図11を参照して説明される。図7Aは、共用ページバッファ212を有するセクタ202および206の拡大された概略図である。より具体的には図7Aは、セグメントと呼ばれるセクタ202および206の細分を示す。この例では、セクタ202は4つの等しいサイズで同一に構成されたセグメント402に分割され、セクタ206は4つの等しいサイズで同一に構成されたセグメント400に分割されている。当業者はセクタ当たりのセグメント数がメモリバンクに関する設計パラメータであることを理解することができ、セクタ当たり4つのセグメントの選択は単なる一例である。図7Bにさらに詳細に示されるように、各セグメント400および402は同一の数のビット線を含む。図7Bは、1つのセグメント400、1つのセグメント402、および図7Aに示されるページバッファ212とのそれらの相互接続を示す概略図である。セグメント400および402は、それぞれ任意の単一の読出し動作でデータ線L_DL[1:n]を介してnビットのデータを供給することができる。
各セグメント400および402のビット線はビット線の組として配置され、図7Bのこの例では各組は、偶数ビット線および奇数ビット線BL1_e/BL1_o〜BLn_e/BLn_oを含む。偶数ビット線および奇数ビット線の各組は各共通ビット線CBL_S1_1〜CBL_S1_nに選択的に結合され、各共通ビット線はページバッファ212に結合されている。用語「S1」は、共通ビット線CBLがセクタの第1のセグメント(400または402)に属すことを示し、最後の桁は第1のセグメントの特定の共通ビット線を示す。セグメント400のビット線は、セグメント402のビット線と同一に構成されている。この実施形態ではセグメント402のビット線BL1_eは、共通のラベルを有する他のビット線と同様にセグメント400のビット線BL1_eと論理的に同一である。言い換えれば、この構成のセグメント402および400のビット線は図2のメモリバンク12の単一のビット線と同等である。ビット線を2つの物理的部分に分割する利点は、各セクタのビット線がメモリバンク12のビット線の半分の長さであることである。それに接続された各NANDセルストリングによってわかるように、ビット線の長さを低減することによってビット線の容量負荷は著しく低減される。したがって、各NANDセルストリングはより多くのセルを有するように構成され、それによってメモリアレーの密度を増大することができる。
フラッシュメモリセル、ソース選択トランジスタおよび接地選択トランジスタに加えてセグメント400および402の偶数ビット線および奇数ビット線の各組は、それに結合されたプログラムディスエーブル回路および偶数/奇数ビット線選択回路をさらに含む。セグメント400のBL1_eおよびBL1_oに結合されたこれらの2つの回路の説明が続く。ビット線選択回路405は高電圧nチャネルトランジスタ404および406を含み、ここでトランジスタ404はBL1_eを共通ビット線CBL_S1_1に選択的に結合し、トランジスタ406はBL1_oを共通ビット線CBL_S1_1に選択的に結合する。共通ビット線CBL_S1_1は、ページバッファ212に接続され、セグメント402のビット線選択回路に接続されている。nチャネルトランジスタ404および406は、それぞれ復号された偶数選択信号A_SELeおよび奇数選択信号A_SELoによって制御される。接頭辞「A」はセグメント400に関連した信号を示し、接頭辞「B」はセグメント402に関連した信号を示す。したがって、セグメント400に関する読出し動作またはプログラム動作中、ビット線BL1_eおよびBL1_oのうちの1つだけがページバッファ212に結合されることになる。選択信号A_SELeおよびA_SELoは、セグメント402内の他のビット線選択回路と共用されることに留意されたい。
プログラムディスエーブル回路407は、ビット線BL1_eとBL1_oとの間で直列に接続された高電圧nチャネルシールドトランジスタ408および410を含む。トランジスタ408および410の共通端子はプログラム禁止電圧レベルPWRBLに接続され、プログラム禁止電圧レベルPWRBLは、シールド信号A_SHLDeまたはA_SHLDoを活性化することによってそれぞれ読出し動作またはプログラム動作のいずれかの間にBL1_eまたはBL1_oのいずれかに選択的に結合される。例えば、BL1_eがプログラム動作のために選択されるときにBL1_oは、BL1_oに結合された任意のメモリセルに対してプログラミングを禁止するためにPWRBLを介してVCCに、またはプログラミングを禁止するのに十分な他の任意の電圧にバイアスされることになる。一方、読出し動作中にPWRBLは、未選択のビット線をVSSにバイアスするためにVSSに設定されることになる。対応するプログラムディスエーブル回路並びにBL1_eおよびBL1_oに関する偶数/奇数選択回路は、それらが異なる組の信号、すなわちB_SHLDe、B_SHLDo、B_SELeおよびB_SELoによって制御されることを除いて以前に説明した回路と同一に構成される。PWRBLは、VCCおよびVSS、またはプログラム禁止電圧およびVSSによって供給されるインバータ回路によって駆動され、プログラミング関連の信号によって制御可能である。図8に示されるように、行アドレスはセグメント400または402のいずれかに関する選択信号およびシールド信号を生成するために使用され、列アドレスは偶数および奇数選択信号並びにシールド信号を生成するために使用される。
図8は、図7Bに示されるセグメント400および402の両方の中のビット線選択回路405およびプログラムディスエーブル回路407に関する選択信号およびシールド信号を生成するために使用できる例示の復号回路である。当業者は、図8の例示の実施形態が1つの復号構成であり、他の復号構成が同一の結果を達成するために使用されてもよいことを理解する。
図8を参照すると、復号回路500は4つの同一に構成されたサブデコーダ502、504、506および508を含む。各サブデコーダの説明は、すべてのサブデコーダが同一に構成されてい
るのでサブデコーダ502の論理回路を参照してなされる。サブデコーダ502などの各サブデコーダは、アドレス復号NANDゲート510、シールドイネーブルNANDゲート512、インバータ514および516、並びに局部チャージポンプ515および517を含む。アドレス復号NANDゲート510は、行アドレスR_ADDRおよび列アドレスC_ADDRを受け取り、シールドイネーブルNANDゲート512の1つの入力端子およびインバータ516に供給される出力を供給する。インバータ516の出力は偶数信号A_SELeを供給するために局部チャージポンプ517によって上昇され、偶数信号A_SELeはセグメント400内のすべてのビット線選択回路によって受け取られる。したがって、A_SELeは、R_ADDRおよびC_ADDRの特定の組合せに応答して活性状態の論理レベルに駆動されるアドレス復号信号である。この例ではこれは、R_ADDRおよびC_ADDRの両方が高論理レべルにあるときに生じる。シールドイネーブルNANDゲート512の第2の入力端子はプログラム状態信号PGMを受け取り、プログラム状態信号PGMはアドレス復号NANDゲート510の出力を用いて復号される。NANDゲート512の出力は、信号A_SHLDeを供給するためにインバータ514によって駆動され、局部チャージポンプ515によって上昇される。
局部チャージポンプの目的は、供給電圧VCCを超える信号の高論理レベルを駆動することである。前述のように、読出し動作中に未選択のビット線は、VSSにあるPWRBLを介してVSSにバイアスされる。例えば、A_SHLDeまたはA_SHLDoのうちの1つはVCCに駆動され、VCCは未選択のビット線をVSSにディスチャージするのに十分である。しかし、未選択のビット線がPWRBLを介してVCCにバイアスされるべきであるプログラム動作中、VCCにある信号A_SHLDeまたはA_SHLDoは完全なVCCレベルをビット線に送るには不十分である。したがって、局部チャージポンプは、シールドトランジスタ408および410などのシールドトランジスタのゲート端子がVCCを超えて駆動可能であることを保証する。この同一の原理がトランジスタ404および406などのビット線選択トランジスタに適用する。プログラム動作中にページバッファは、プログラムされるべきデータに応じてVCCまたはVSSのいずれかに共通ビット線を駆動する。選択されたビット線にVCCを完全に送るために信号A_SELeおよびA_SELoは、VCCを超える電圧レベルに駆動される。
例により信号A_SHLDeは、R_ADDRおよびC_ADDRの特定の組合せが存在するときに活性状態の論理レベルに駆動される信号である。すなわち、両方が高論理レベルにある。C_ADDRは、2つのビット線のうちの1つを共通ビット線(例えば、CBL_S1_1)に結合するためのこの実施形態では単一ビット信号であるが、当業者は、図8の復号回路が任意の数のビットを有するC_ADDRを受け取るように構成できることを理解する。したがって、プログラムディスエーブル回路およびビット線選択回路がトランジスタ404、406、408および410に対応するより多くのnチャネルトランジスタを含むように拡張されるという条件で、多くのビット線のうちの1つが共通ビット線に選択的に結合されうる。
サブデコーダ504は、そのアドレス復号NANDゲート510が、PGMが活性状態の論理レベルにあるときにA_SELoを活性状態の論理レベルに駆動し、A_SHLDoを活性状態の論理レベルに駆動するためにインバータ518を介してC_ADDRの逆の論理レベルを受け取ることを除いてサブデコーダ502と同一に構成される。サブデコーダ502および504は、同一の行アドレスR_ADDRが使用されるのでセグメント400用の信号を駆動する。したがって、サブデコーダ506および508は、それらがインバータ520を介してR_ADDRの逆の状態を受け取るのでセグメント402用の信号B_SELe、B_SHLDe、およびB_SELo、B_SHLDoを駆動する。サブデコーダ506はC_ADDRを受け取り、サブデコーダ508はインバータ518を介してC_ADDRの逆の状態を受け取るので、偶数および奇数選択信号並びにシールド信号が供給される。
プログラム状態信号PGMは、サブデコーダ502、504、506および508のすべてのシールドイネーブルNANDゲート512によって共用されて、その各シールド信号の生成を包括的にイネーブルするまたはディスエーブルする。この実施形態ではPGMは、プログラム動作中に活性状態の高論理レベルにあって、適切なシールド信号を活性化させ、その結果、選択されたビット線に隣接した非選択のビット線が、それに接続されたメモリセルのプログラミングを禁止するためにPWRBLに結合されることを保証する。代替の動作方法ではPWRBLは、選択されたワード線がメモリアレーからより多くのデータを読み出すために活性状態のままであるが、非選択のビット線は列アドレスC_ADDRを変更することによって後で選択されうるので読出し動作中にすべてのビット線に印加されることを禁止されてもよい。
図7および図8の実施形態に示される復号方式のこの理解を用いて、図7に示される回路の読出し動作および書込み動作が容易に理解できる。読出し動作では、PGMは低論理レベルにあり、ワード線は図5のセクタ202または206のすべてのセグメント(セグメント400および402を含む)内で活性化される。次いで対応するメモリセル内の格納されたデータ状態に対応する電流が各ビット線に供給される。行アドレスがセグメント400内のワード線を活性化する場合、セグメント402に関する選択信号B_SELe、B_SELo、B_SHLDeおよびB_SHLDoがディスエーブルされる。特定の列アドレスC_ADDRに応答して、ビット線の各組の偶数ビット線または奇数ビット線のうちの1つが対応する共通ビット線に結合される。ページバッファ212は、セクタのすべての共通ビット線のデータを感知してラッチするが、データ線L_DL[1:n]上で1つのセグメントからのデータだけを並列に供給することになる。共通データ線L_DL[1:n]はセクタ200および206内のすべてのセグメントによって共用され、後で説明されるように、厳密に1つのセグメントからのデータがデータ線L_DL[1:n]に結合される。より具体的には、セグメント400または402のいずれかのすべてのデータは、ページバッファ212のセグメントがデータをデータ線L_DL[1:n]に結合することを順次可能にすることによって出力される。
プログラム動作は、ここでPGMが高論理レベルであることを除いて逆のプロセスである。書込みデータが、ページバッファ212によってラッチされ、各共通ビット線上で駆動されるためにデータ線L_DL[1:n]上に供給される。セグメント400内のワード線がプログラミングのために選択される場合、選択信号A_SELe、A_SELo、A_SHLDeおよびA_SHLDoはディスエーブルされる。セグメント402内のワード線が選択されないので、PWRBLプログラム禁止電圧をビット線に印加する必要がなく、それによって消費電力を低減することに留意されたい。列アドレスC_ADDRが供給され、共通ビット線が偶数ビット線または奇数ビット線の選択されたビット線に結合され、PWRBL電圧が非選択のビット線に印加される。
図9は、図8のサブデコーダ内で使用される1つの例示の局部チャージポンプを示す回路図である。局部チャージポンプ550は、デプレッションモードnチャネルパストランジスタ552、ネイティブnチャネルダイオード接続昇圧トランジスタ554、高耐圧nチャネル減結合トランジスタ556、高耐圧nチャネルクランプトランジスタ558、NAND論理ゲート560、およびコンデンサ562を含む。NAND論理ゲート560は、入力端子INを受け取るための一方の入力端子およびコンデンサ562の1つの端子を駆動するために制御された信号φpを受け取るための他方の入力端子を有する。パストランジスタ552は、PGMbと呼ばれる図8のPGMの補完信号によって制御される、減結合トランジスタ556およびクランプトランジスタ558の共通端子は、高電圧VHに結合される。
次に局部チャージポンプ550の動作が説明される。読出し動作中、PGMbは高論理レベルにあり、φpは低論理レベルに維持される。したがって、回路素子562、554、556および558は非活性状態であり、出力端子OUTは入力端子IN上に現れる論理レベルを反映する。プログラム動作中、PGMbは低論理レベルにあり、φpは所定の周波数で高論理レベルと低論理レベルとの間で振動することを許される。入力端子INが高論理レベルにある場合、コンデンサ562は、その他の端子上で電荷を繰り返し蓄積し、昇圧トランジスタ554を介して蓄積された電荷を放電することになる。減結合トランジスタ556は、昇圧トランジスタ554のゲート上で昇圧された電圧からVHを分離する。クランプトランジスタ558は、出力端子OUTの電圧レベルを約VH+Vtnに維持し、ここでVtnはクランプトランジスタ558の閾値電圧である。図9に示される局部チャージポンプ550は、供給電圧VCCよりも高い電圧レベルに信号を駆動するために使用できる1つの例示の回路であるが、当業者は他のチャージポンプ回路が等しい効果を備えて使用できることを理解する。下記の表2は、読出し動作およびプログラム動作中の局部チャージポンプ550に関する例示のバイアス条件を示す。
Figure 2014112461
前述のように、ピッチ限定の回路の回路領域の消費を最小限に抑えるとメモリバンクの領域を低減することになる。この実施形態ではこれは、1つのページバッファを隣接のセクタ202および206の両方で共用することによって、およびページバッファ212をデータ線L_DL[1:n]に結合するために使用される列選択回路量を最小限に抑えることによって実現される。図3に示される以前に提案された列復号方式は、図5または図7Aのページバッファ212からのデータをデータ線L_DL[1:n]に結合するために使用できるが、複数の第1段および第2段のパストランジスタは貴重な回路領域を必要とすることになる。回路領域をさらに最小限に抑えるために自己復号列選択回路が、セクタ202および206の各ページセグメントからのデータをデータ線L_DL[1:n]に結合するために使用される。
図10は、本発明の1つの実施形態によるページバッファ回路内に一体化された自己復号列選択回路の機能的実装形態を示す構成図である。自己復号ページバッファ600は、図5でのページバッファ212および214の両方並びに図7でのページバッファ212の代わりに使用できる。自己復号ページバッファ600は、自己復号ページバッファ600を介してシフトされる単一の列選択ビットCOL_BITに応答してページバッファ212内に格納された各セグメントからのデータをデータ線L_DL[1:n]に順次結合することになる。自己復号ページバッファ600は、いくつかのページバッファ段614、616および618を含み、その3つだけが図10に示されている。図10に示されるように、ページバッファ段614、616および618は順次イネーブラ602、604および606、並びにセグメントページバッファ608、610および612を含む。したがって、各順次イネーブラは、セグメントページバッファを制御するために1つのセグメントページバッファと対にされる。例えば、順次イネーブラ602は、セグメントページバッファ608と対にされる。図10の実施形態では、図7Aのセクタ202および206内の最大m個のページセグメント(400および402)があり、したがってm個の対応する自己復号ページバッファ段があり、自己復号ページバッファ600の第1の、第2のおよび最後の自己復号ページバッファ段だけが示されていると仮定される。変数mは、0より大きい任意の整数値であってよく、メモリアレーアーキテクチャに基づいて選択される。
各自己復号ページバッファ段は、その共通ビット線をデータ線L_DL[1:n]に結合することに関与している。したがって、セグメントページバッファ608は第1のセグメントの共通ビット線CBL_S1_[1:n]をL_DL[1:n]に結合し、セグメントページバッファ610は第2のセグメントの共通ビット線CBL_S2_[1:n]をL_DL[1:n]に結合し、セグメントページバッファ612は第m(最後)のセグメントの共通ビット線CBL_Sm_[1:n]をL_DL[1:n]に結合する。各セグメントページバッファはその各順次イネーブラによって制御され、各順次イネーブラは、単一の列選択ビットCOL_BITが受け取られるときにその共通ビット線をL_DL[1:n]に結合するためにイネーブルされることになる。
この実施形態では各順次イネーブラは、相補リセット信号RSTおよびRSTb、復号イネーブル信号YENb、並びに相補クロック信号φおよびφbなどの制御信号を受け取る。それらの活性化状態では、信号RST、RSTbおよびYENbが順次イネーブラをイネーブルする。第1の自己復号ページバッファ段614では入力端子INは、クロック信号φおよびφbに応答して出力端子OUTを介して供給されるCOL_BITを受け取る。各順次イネーブラが、その入力端子INを前位の順次イネーブラの出力端子OUTに接続することによって前位の順次イネーブラに直列に接続されるので、結局は列選択ビットCOL_BITは、第1の順次イネーブラ602から最後の順次イネーブラ606までシフトされる。したがって、各セグメントページバッファは、COL_BITに応答してその共通ビット線をL_DL[1:n]に順次結合することになる。この実施形態ではCOL_BITは、高論理レベルビットであるが、低論理レベルビットであってもよい。
図11は、例えば、自己復号ページバッファ段614などの1つの自己復号ページバッファ段の詳細を示す構成図である。残りの自己復号ページバッファ段は同一に構成される。自己復号ページバッファ段614は、図10に示される順次イネーブラ602、およびページバッファユニット650、652、654および660を含む。この例ではページバッファユニット660が、ページバッファ段614内の最後のページバッファユニットである。順次イネーブラ602は、概略図を簡略化するために制御信号を省略する簡略化された構成図である。総計n個のページバッファユニットがあり、ここでそれぞれは1つの共通ビット線を1つのデータ線に結合する。例えば、ページバッファユニット650は、CBL_S1_1をL_DL1に結合する。すべてのページバッファユニットは、活性状態の列イネーブル信号Y-SELに応答してそれらの共通ビット線を各データ線に電気的に結合するためにイネーブルされる。Y-SELはCOL_BITに応答して順次イネーブラ602によって活性状態の論理レベルに駆動され、COL_BITは、クロック信号φおよびφb(図示せず)に応答して次の順次イネーブラに後で送られる。
図12は、図10および図11の順次イネーブラ602の回路図である。この実施形態では、すべての順次イネーブラは構成で同一である。各順次イネーブラは、マスタ/スレーブフリップフロップ700として実現される。マスタ/スレーブフリップフロップ700は、第1の伝達ゲート702、1対の交差結合インバータ704および706、第2の伝達ゲート708、第2の対の交差結合インバータ710および712、第1のリセットデバイス714および第2のリセットデバイス716、並びにNOR論理ゲート718を含む。マスタ/スレーブフリップフロップ700は、制御信号RST、RSTbおよびYENbがそれぞれ高論理レベル、低論理レベルおよび低論理レベルにあるときにイネーブルされる。ディスエーブルされるとき、OUTおよびY-selは、リセットデバイス714および716がオンされ、NOR論理ゲート718に対する少なくとも1つの入力が高論理レベルにあるときに低論理レベルにある。これらの制御信号は、共通のデコーダまたは他の同様な論理によって制御され、読出しデータがデータ線に適切に印加され、プログラムデータが共通ビット線に適切に印加されることを保証するために同期化されてもよい。
第1の伝達ゲート702は、クロック信号φおよびφbが、それぞれ高論理レベルおよび低論理レベルにあるときに入力端子IN上でCOL_BITなどの受け取った信号を送る。交差結合インバータ704および706は、φおよびφbがそれぞれ低論理レベルおよび高論理レべルに切り換わったときに信号をラッチし、第2の伝達ゲート708を介して第2の対の交差結合インバータ710および712に信号を送ることになる。入力信号(COL_BIT)の反転された状態がNOR論理ゲート718によって受け取られ、次いでY-selを高論理レベルに駆動するためにイネーブルされたNOR論理ゲート718によって再び反転される。出力端子OUTは、Y-selが活性状態の高論理レベルに駆動されるとほぼ同時に次のマスタ/スレーブフリップフロップにCOL_BITを送る。しかし、次のマスタ/スレーブフリップフロップは、クロック信号φが高論理レベルにあるときにCOL_BITをラッチすることに留意されたい。
図13は、図11に示されるページバッファユニット650などのページバッファユニットの回路図である。図11および図13を参照すると、すべてのページバッファユニットが同一に構成される。ページバッファユニット750は、プリチャージ回路、センス回路およびデータ線結合回路を含む。プリチャージ回路は、プリチャージ信号PREbに応答して共通ビット線CBL_S[1:m]_[1:n]をVDDにプリチャージするためのプリチャージデバイス752を含む。センス回路は、VDDとVSSとの間で直列に接続されたラッチリセットデバイス754、ラッチセンスイネーブルデバイス756、およびラッチイネーブルデバイス758、並びに交差結合インバータ760および762を含む。ラッチリセットデバイス754は、交差結合インバータ760および762のラッチされた状態をリセットするためのラッチリセット信号RSTPBによって制御される。ラッチイネーブルデバイス758は、共通ビット線CBL_S[1:m]_[1:n]上で電流の感知を可能にするためのラッチイネーブル信号LCHDによって制御される。交差結合インバータ760および762は、ラッチリセットデバイス754およびラッチセンスイネーブルデバイス756の共用端子に接続された第1の共通ノード「a」並びにデータ線結合回路に結合された第2の共通ノード「b」を有する。データ線結合回路は、デバイス764および766の共用端子に共通ノード「b」を有して、共通ビット線CBL_S[1:m]_[1:n]とデータ線L_DL[1:n]との間で直列に接続されたビット線分離デバイス764および列選択デバイス766を含む。ビット線分離デバイス764は信号ISOPBによって制御され、列選択デバイス766は列選択信号Y-selによって制御される。信号PREb、RSTPB、ISOPBおよびLCHDは、図4Aの制御ブロック106から生成できる。
次に読出し動作中のページバッファユニット650の動作が説明される。ラッチイネーブル信号LCHDは不活性状態の低論理レベルにあるが、信号RSTPBは、ノード「b」が低論理レベルに設定されるように交差結合インバータ760および762をリセットするために低論理レベルに駆動される。したがって、ノード「a」はこのリセット状態中に高論理レベルにある。共通ビット線CBL_S[1:m]_[1:n]はPREbを低論理レベルに駆動することによってVDDにプリチャージされ、それによってプリチャージデバイス752をオンする。ワード線が活性化され、選択されたビット線がCBL_S[1:m]_[1:n]に結合された後、ISOPBは高論理レベルに駆動され、信号LCHDは、CBL_S[1:m]_[1:n]上で電圧の感知を可能にするために高論理レベルに駆動されることになる。選択されたメモリセルがプログラムされない場合、CBL_S[1:m]_[1:n]のVDDプリチャージレベルはノード「b」を反転することになる。一方、選択されたメモリセルがプログラムされる場合、CBL_S[1:m]_[1:n]のVDDプリチャージレベルはVSSに向かって放電することになる。感知期間が終了するとき、LCHDは低論理レベルに戻り、結局はY-selは、ラッチされたデータをL_DL[1:n]に結合するために高論理レベルに駆動される。
次にプログラム動作中のページバッファユニット650の動作が説明される。プログラム動作中では、ラッチイネーブル信号LCHDは、使用されず、不活性状態の低論理レベルのままであり、信号RSTPBは、ノード「b」が低論理レベルに設定されるように交差結合インバータ760および762をリセットするために低論理レベルに駆動される。共通ビット線CBL_S[1:m]_[1:n]はPREbを低論理レベルに駆動することによってVDDにプリチャージされ、それによってプリチャージデバイス752をオンする。プログラムデータは、L_DL[1:n]上で駆動され、Y-selが高論理レベルに駆動されるときに交差結合インバータ760および762によってラッチされる。信号ISOPBは、ノード「b」をCBL_S[1:m]_[1:n]に結合するために高論理レベルに駆動される。次いで選択されたワード線に結合されたメモリセルのプログラムされた状態は、ノード「b」の論理レベルに依存することになる。
ページバッファユニット750の固有の特徴は、交差結合インバータ760および762をL_DL[1:n]に直接結合する単一の列選択デバイス766である。単一の列選択デバイスは、図3の列選択デバイス72および74より単純であり、より小さい回路領域を占める。したがって、順次イネーブラ602などの対応する順次イネーブラによって生成される単一の対応するY-sel信号が、L_DL[1:n]をノード「b」に結合するために必要なすべてである。読出し動作およびプログラム動作中のページバッファユニット650の動作の以前の説明は例示の動作であり、当業者は、同一の回路が、信号活性化シーケンスの変形形態を用いて動作できることを理解する。ページバッファユニット650は、読出しデータに関する感知およびラッチ機能並びにプログラムデータに関するラッチ機能を行う代替の回路構成を用いて実現されてもよい。
下記は、図11〜図13に示される回路の実施形態を使用する図10の自己復号ページバッファ600の動作の議論である。順次イネーブラによって使用される制御信号に関する信号トレース、および列選択ビットCOL_BITが1つの順次イネーブラから後続の順次イネーブラに送られる、またはシフトされるときの列選択ビットCOL_BITの信号トレースを示す図14に示されるシーケンス図を参照する。図示された制御信号トレースは、共通相補クロック信号φおよびφb、共通相補リセット信号RSTおよびRSTb、並びに共通復号イネーブル信号YENbを含む。入力端子「In」、出力端子「Out」および第1の順次イネーブラのY-sel出力に関する信号トレースが示され、同様に後続の順次イネーブラに関する出力端子「Out」およびYsel出力に関する信号トレースも示される。図14では、第1の、第2のおよび第3の順次イネーブラに関連した信号が、それぞれ数字1、2および3を用いて付加され、最後(第m)の順次イネーブラは、文字mを用いて付加されたその関連の信号を有する。
時間t0から開始すると、すべての順次イネーブラをリセットするためにリセット信号RSTは高論理レベルにパルスされ、相補信号RSTbは低論理レベルにパルスされる。この実施形態では、RSTおよびRSTbはクロック信号φの立ち上がりエッジでパルスされる。図12の例示の順次イネーブラ回路の実装形態に示されるように、相補リセット信号パルスに応答してインバータ704および706から構成されるラッチはその入力側をVSSに結合され、インバータ710および712から構成されるラッチはその入力側をVDDに結合される。リセット信号パルスは短期間であるが、クロック信号φが高論理レベルにいる間、伝達ゲート708が開かれる。したがって、2つのラッチ回路は互いにリセット状態に駆動する。復号イネーブル信号YENbは、Y-selを低論理レベルに維持するために不活性状態の高論理レベルのままである。
時間t1後に第1の順次イネーブラ1の入力端子In_1が、列選択ビットCOL_BITの印加に対
応する高論理レベルにパルスされる。COL_BITは、φが高論理レベルにあるときにインバータ704および706によってラッチされる。時間t2ではφは、出力端子「Out」を高論理レベルに駆動するようにCOL_BITをインバータ710および712にシフトするために低論理レベルに遷移する。時間t3では、そのIn_2入力端子がOut_0に接続されているので、クロック信号φは低論理レベルに遷移し、Out_1に現れるCOL_BITは順次イネーブラ2によってラッチされることになる。In_2および後続の順次イネーブラに関する信号トレースは、シーケンス図を簡略化するために示されていない。時間t3では入力端子「In_1」は、各順次イネーブラが復号サイクル当たり1度だけCOL_BITを受け取るので低論理レベルに保持され、ここで1つの復号サイクルは、最後の共通ビット線がデータ線に結合された後に終了することに留意されたい。図10の例では、これはCBL_Sm_nでありうる。これは、クロック信号φの後続の遷移の場合、低論理信号が順次イネーブラの両方のラッチ回路によってラッチされることを意味する。言い換えれば、不活性状態の低論理レベルCOL_BITが順次イネーブラ2によって受け取られる。
第1の順次イネーブラ1に戻ると、YENbが、NOR論理ゲート718をイネーブルするために時間t4で低論理レベルにパルスされ、次いでNOR論理ゲート718は、YENbが低論理レベルにいる同じおおよその期間にY-Sel_1を高論理レベルに駆動する。Y-Sel_1が高論理レベルにいるとき、ページバッファユニット750の列選択デバイス766は、その対応する共通ビット線をデータ線に結合するためにオンされることになる。時間t5ではクロック信号φは低論理レベルに遷移し、それによって順次イネーブラ2の出力端子Out_2が高論理レベルに駆動される。前述のように、順次イネーブラ2は時間t3でCOL_BITを受け取った。ほぼ同時に順次イネーブラ1の出力端子Out_1は、それが不活性状態のCOL_BIT信号をラッチしたときに低論理レベルになる。その後にY-Sel_2は、YENbの低論理レベルパルスに応答して高論理レベルにパルスされることになる。このプロセスは、最後の順次イネーブラがY-Sel_mを高論理レベルにパルスするまで繰り返す。
図5に示される実施形態では、Y-Sel_mはイネーブルされるべきページバッファ212の最後の列選択信号である。同一論理のワード線がセクタ208内で駆動される場合、出力端子Out_mは、ページバッファ214内の第1の順次イネーブラに結合でき、列選択信号の順次活性化が続く。当業者は、並列/直列データ変換セレクタ216がL_DL[1:n]ではなくR_DL[1:n]からデータを直列化するように制御されることを理解する。したがって、列イネーブル信号(Y-SEL_[1:m])を順次活性化することによって選択されたワード線に関連したデータのすべてのビットが、それから読み出されるまたはそれにプログラムされることが可能である。より具体的には、各Y-Sel信号が活性化されるとき、データのnビットの組がデータ線L_DL[1:n]上に繰り返し供給され、次いで、GLOB_DATAとして並列/直列データ変換セレクタ216によって後で直列化される。当業者は、図6のカウンタ306が、クロック信号φの1つの期間内でデータ線L_DL[1:n](またはR_DL[1:n])の直列化を完了すべきであり、したがってこれらの回路の動作を管理する周波数の選択が回路の適切な動作を保証するために選択されることを理解する。
図7A〜図13に示されるページバッファの例示の実施形態は、直列データ経路コアアーキテクチャでのそれらの実装形態を示すが、それらは直列データ経路コアアーキテクチャを使用しない例示のフラッシュメモリアーキテクチャで使用できることに留意されたい。例えば、標準的なフラッシュメモリアレーは、図に示されるセクタに類似した上半分および下半分、並びにその間に配置された表示された実施形態のページバッファに分割されるように設計されてもよい。列選択デバイス並びに上位のビット線および下位のビット線を共通ビット線に多重化するための復号回路が、この実施形態で示され説明される方法で実現されてもよい。図10および図11に示される2Dページバッファの各自己復号ページバッファセルは、ページバッファユニット用のY-sel信号を供給するための順次イネーブラを含むが、任意のアドレス復号信号が代わりに使用されてもよい。特定の復号構成は、選択されたデータ出力アーキテクチャが実現されることに依存することになる。例えば、連続するページバッファユニットのグループは同一のアドレス復号Y-sel信号を受け取ることができる、またはグループの各ページバッファユニットは異なるアドレス復号Y-sel信号を受け取る。
以上の議論は、図4Aのメモリバンク104および直列データ経路102などの直接のバンク対直列データ経路動作を示す。本発明の他の実施形態によれば、シリアルコアメモリシステム100は、直列データ経路102によって両方ともにアクセス可能な2つのメモリバンクを含む。例えば、図5を参照して、単一のメモリバンク200が2つの同一に構成されたメモリバンクによって交換される。当然、2つのメモリバンクはメモリデバイスの密度を増大し、本発明の他の実施形態により両方のメモリバンクは、直接バンク対バンクデータ転送を実現するために互いに結合できる。理想的にはバンク対バンク転送は、現在のメモリバンクの一部分に対する限定されたプログラム/消去サイクルが到達されようとしている場合、データが他のメモリバンクにコピーできる劣化レベル均一化制御などの高度な動作に適している。本来ならば、最悪の場合のシナリオではデータは、直列データ経路102を介して1つのバンクから読み出され、メモリコントローラに戻される必要があり、次いでメモリコントローラが同一のメモリデバイスの他のバンクにデータを返送する。当業者は、この動作シーケンスがメモリシステムの性能に影響を及ぼすことを理解する。劣化レベル均一化制御は、直接メモリバンク転送を利用することができる1つの動作の単なる一例であるが、データが1つのバンクから他のバンクに移動されるまたはコピーされる任意の動作は直接バンク対バンク転送アーキテクチャから恩恵を受けることになる。
図15は、本発明の1つの実施形態による直接バンク対バンク転送アーキテクチャを示す構成図である。この実施形態は、2つの同一に構成されたメモリバンク800および802、並びに直列転送スイッチ804を含む。図15の例ではメモリバンク800および802は、図5のメモリバンク200と同一の構成であり、したがって前述された同一の機能を含む。
メモリバンク800はBANK1_DATAと呼ばれる直列データ信号を介して直列データを供給し受け取り、メモリバンク802はBANK2_DATAと呼ばれる直列データ信号を介して直列データを供給し受け取る。BANK1_DATAおよびBANK2_DATAは直列転送スイッチ804に結合され、直列転送スイッチ804は、どのメモリバンクが読出し動作またはプログラム動作のためにアクセスされているかに応じて2つのうちの1つをGLOB_DATAに選択的に結合する。GLOB_DATAは、図5の直列データ経路102などの直列データ経路に結合される図5で同一の名を付けられた信号に類似している。信号GLOB_DATAが、図4Aの直列データ経路102などのメモリデバイスの直列データ経路に結合される直列包括的データ信号として見なされるが、直列データ信号BANK1_DATAおよびBANK2_DATAは局部直列データ信号として見なされる。
上述された直列転送スイッチ804の動作は通常の動作モードと呼ばれる。直接転送動作
モードでは、BANK1_DATAおよびBANK2_DATAは互いに直接結合される。したがって、直接転送動作モードではメモリバンク800および802のページバッファは、1つのメモリバンクのページバッファから供給されるデータが他のメモリバンクのページバッファ内にラッチされるように同期化されることになる。例えば、図12の順次イネーブラ700によって使用される同一のクロック信号は、メモリバンク800と802との間で共用でき、図6の並列/直列データ変換セレクタ216で使用されるCLK信号は、メモリバンク800と802との間で共用できる。
図16は、1つの実施形態による図15の直列転送スイッチ804の回路図である。直列転送スイッチ804は、データバンクセレクタ810、並びに伝達ゲート812、814および816を含む。伝達ゲート812はBANK1_DATAをデータバンクセレクタ810の第1の端子に結合し、伝達ゲート814はBANK2_DATAをデータバンクセレクタ810の第2の端子に結合する。伝達ゲート812および814の両方が、相補信号DIRおよびDIRbがそれぞれ不活性状態の低論理レベルおよび高論理レベルにいるときにオンされる。伝達ゲート816は、DIRおよびDIRbがそれぞれ活性状態の高論理レベルおよび低論理レベルにあるときにBANK1_DATAおよびBANK2_DATAを互いに直接結合する。データバンクセレクタ810は、BANK1_DATAまたはBANK2_DATAのいずれかをGLOB_DATAに結合するために選択信号BANK_SELによって制御される。直列転送スイッチ804の回路は1つの回路の実装形態の一例であり、他の知られた回路が同一の機能を実現するために使用されてもよい。例えば、データバンクセレクタ810は、当技術分野でよく知られているマルチプレクサ/デマルチプレクサ回路を用いて実現されてもよい。信号DIRおよびDIRbは、特定のコマンドに応答して図4Aのメモリデバイスの制御ブロック106によって生成されてもよい。
直接バンク対バンク転送アーキテクチャは、3つ以上のメモリバンクを含むために拡張性がある。例えば、図15で構成されるメモリバンクの対は、最終のGLOB_DATA信号を直列データ経路に結合するために2つの対間に配置された他の直列転送スイッチと共にリンクされてもよい。したがって、図15に示されるメモリバンク構成は、図4Aの単一のメモリバンク104を交換することができる。
図4Aのシリアルコアメモリシステム100は、他のメモリデバイスとインターフェースするための単一の直列データ経路を有するメモリデバイスの一例である。米国特許出願公開第20070076479号は、高性能メモリシステムが2つの別々の直列インターフェース回路を含むときにほぼ同時動作を実行することができる高性能メモリシステムを説明する。この原理は、直接バンク対バンク転送アーキテクチャを用いて高密度および高性能メモリシステムを実現するために図4Aのシリアルコアメモリシステム100に適用されてもよい。
図17は、2つの独立した直列データ経路を有するマルチバンクシリアルコアメモリシス
テムの構成図である。メモリシステム900は、第1の直列データ経路902、第2の直列データ経路904、制御ブロック906および908、並びにメモリバンク910、912、914および916を含む。第1の直列転送スイッチ918がメモリバンク910と912との間に配置されている。第2の直列転送スイッチ920がメモリバンク914と916との間に配置されている。第1の直列データ経路902および第2の直列データ経路904が図4Aに示される直列データ経路10に対応し、制御ブロック906および908は図4Aに示される制御ブロック106に対応する。図4Aに示される高電圧生成器は概略図を簡略化するために省略されているが、当業者は、高電圧生成器および他の回路がシステムの適切な機能を可能にするために必要であることを理解する。第1の直列データ経路902は、DATA/CMD_IN_1を受け取り、DATA/CMD_OUT_1を供給し、第2の直列データ経路904は、DATA/CMD_IN_2を受け取り、DATA/CMD_OUT_2を供給する。第1の直列データ経路902および第2の直列データ経路904のそれぞれは、直列I/Oインターフェース922、データアービトレータ924、およびデータ切換器926を含む。すべてのこれらの回路は、それらの機能と同様に前述されている。
概して、回路ブロック902、906、910、912および918は単一ユニットとして動作し、回路ブロック904、908、914、916および920は他の単一ユニットとして動作する。これは、動作が、他と無関係のユニットで、および互いに同時のユニットでのいずれでも実行可能であることを意味する。ここで、直列データ経路902および904の両方にデータ切換器926が存在することによって直列データ経路があらゆるメモリバンクにアクセスすることを可能にする。図17に示されるように、データ切換器926間で結合された単一のビット直接転送線928がある。したがって、メモリバンク910および912は直列データ経路904に結合でき、メモリバンク914および916は直列データ経路902に結合できる。さらに、直接転送線928を介してメモリバンク910および912からのデータがメモリバンク914および916に直接転送可能であり、逆も同様である。
直接メモリ転送動作は、データが同一のメモリデバイスの異なるバンクに再プログラムされる前にメモリデバイスから読み出される必要がないので有益である。例えば、ページコピー動作またはブロックコピー動作は、1つのページに対応するデータがソースバンクから読み出されるとき、データがほぼ同時に目標のバンクにロードされるので効率的に実行できる。
したがって、従来の並列データ経路コアを使用するメモリデバイスに関して性能を向上させると同時に、回路領域の消耗を最小限に抑えるシリアルコアメモリシステムのいくつかの異なる回路がある。第1は、ビット線からデータ線にデータを迅速に転送するための自己復号列選択回路である。第2は、メモリアレーの2つのセクタに結合される共用ページバッファである。第3は、外部の入力/出力インターフェースピンと図4Aの少なくとも1つのメモリバンク104との間でデータの直列ビットストリームを結合するための直列データ経路である。第4は、メモリバンクを互いにまたは様々な直列データ経路に結合する直列転送スイッチおよびデータスイッチである。データが、外部の入力/出力インターフェースピンとメモリセクタとの間において直列形式で転送され、メモリバンク内だけで並列形式に変換されるので、著しく回路領域が節約される。これは、直接転送線928、双方向直列データ線110並びに直列データ経路902および904などの単一の双方向直列データ線だけが、複数の並列データ線の代わりに、直列にデータを搬送するために使用されるためである。
シリアルコアメモリシステムの前述の実施形態は、個別メモリデバイスで実現可能であり、またはシステムオンチップ(SOC)デバイスもしくはシステムインパッケージ(SIP)デバイス内に組み込み可能である。個別メモリデバイスの実装形態では、上述のシリアルコアメモリシステムの実施形態を有する複数のメモリデバイスが図1Aの直列相互接続5で使用できる。SOCとして実現される単一のパッケージデバイスは、図1Aに示される同一の構成でメモリシステムの複数のインスタンスを直列に接続できる。SIPとして実現される単一のパッケージデバイスは、図1Aに示される同一の構成で複数のチップを直列に接続できる。
前述の説明では、説明の目的のために多くの詳細が本発明の実施形態の完全な理解を行うために記載されている。しかし、これらの特定の詳細が本発明を実施するために必要ではないことが当業者には明らかである。他の例では周知の電気的構造および回路が、本発明を不明瞭にしないために構成図の形で示されている。例えば、特定の詳細が、本明細書で説明される本発明の実施形態が、ソフトウェアルーチン、ハードウェア回路、ファームウェア、またはその組合せとして実現されるかどうかに関して提供されない。
上述の実施形態では、話を簡単にするために動作は活性状態の「高」信号に基づいて説明されている。それらは、設計選択により「低」活性状態信号に基づいて動作を行うように設計されてもよい。
上述の実施形態では、話を簡単にするためにデバイス素子および回路は、図に示されるように互いに結合されるまたは接続される。装置に対する本発明の実際の適用では、デバイス、素子、回路などは互いに直接結合されてもよく、または接続されてもよい。同様に、デバイス、素子、回路などは、装置の動作に必要な他のデバイス、素子、回路、インターフェースなどを介して互いに間接的に結合されてもよく、または接続されてもよい。したがって、実際の構成では回路素子およびデバイスは、互いに直接または間接的に結合される、または接続される。
本発明の上述の実施形態は単に例を意図するものである。代替形態、変更形態および変形形態が、本明細書に添付された「特許請求の範囲」だけによって定義される本発明の範囲から逸脱することなく、当業者によって特定の実施形態に対して実施されることができる。
100 シリアルコアメモリシステム
102 直列データ経路
104 メモリバンク
106 制御ブロック
108 高電圧生成器
110 双方向直列データ線
112 直列I/Oインターフェース
114 データアービトレータ
116 データ切換器
118 直列転送データ線
120 入力バッファ
122 出力バッファまたは出力ドライバ
124 コマンドデータ変換器
126、128 経路スイッチ
200 メモリバンク
202、204、206、208 セクタ
210 ワード線ドライバブロック
212、214 ページバッファ
216 並列/直列データ変換セレクタ
300 第1の並列/直列データ変換器
302 第2のP/SDC
304 データ経路セレクタ
306 カウンタ
400、402 セグメント
404 高電圧nチャネルトランジスタ
405 ビット線選択回路
406 高電圧nチャネルトランジスタ
407 プログラムディスエーブル回路
408、410 高電圧nチャネルシールドトランジスタ
500 復号回路
502、504、506、508 サブデコーダ
510 アドレス復号NANDゲート
512 シールドイネーブルNANDゲート
514 インバータ
515 局部チャージポンプ
516 インバータ
517 局部チャージポンプ
518、520 インバータ
550 局部チャージポンプ
552 デプレッションモードnチャネルパストランジスタ
554 ネイティブnチャネルダイオード接続昇圧トランジスタ
556 高耐圧nチャネル減結合トランジスタ
558 高耐圧nチャネルクランプトランジスタ
560 NAND論理ゲート
562 コンデンサ
600 自己復号ページバッファ
602、604、606 順次イネーブラ
608、610、612 セグメントページバッファ
614、616、618 ページバッファ段
650、652、654、660 ページバッファユニット
700 マスタ/スレーブフリップフロップ
702 第1の伝達ゲート
704、706 交差結合インバータ
708 第2の伝達ゲート
710、712 交差結合インバータ
714 第1のリセットデバイス
716 第2のリセットデバイス
718 NOR論理ゲート
750 ページバッファユニット
752 プリチャージデバイス
754 ラッチリセットデバイス
756 ラッチセンスイネーブルデバイス
758 ラッチイネーブルデバイス
760、762 交差結合インバータ
764 ビット線分離デバイス
766 列選択デバイス
800、802 メモリバンク
804 直列転送スイッチ
810 データバンクセレクタ
812、814、816 伝達ゲート
900 メモリシステム
902 第1の直列データ経路
904 第2の直列データ経路
906、908 制御ブロック
910、912、914、916 メモリバンク
918 第1の直列転送スイッチ
920 第2の直列転送スイッチ
922 直列I/Oインターフェース
924 データアービトレータ
926 データ切換器
928 単一のビット直接転送線
BL1_e〜BLn_e 偶数ビット線
BL1_o〜BLn_o 奇数ビット線
DATA/CMD_IN 外部入力インターフェースピン
DATA/CMD_OUT 外部出力インターフェースピン
B_CTRL バッファ制御信号
COMMAND 並列コマンド信号
SWTCH 信号
GLOB_DATA 信号
P/SCS 並列/直列データ変換セレクタ
L_DL1〜L_DLn 左側のデータ線
R_DL1〜R_DLn 右側のデータ線
L_DL[1:n] データ線
L_DATA、R_DATA 局部双方向直列データ線
HALF_SEL 選択制御信号
CBL_S1_1〜CBL_S1_n 共通ビット線
CBL_S1_[1:n]〜CBL_Sm_[1:n] 共通ビット線
CBL_S[1:m]_[1:n] 共通ビット線
A_SELe 偶数選択信号
A_SELo 奇数選択信号
A_SHLDe、A_SHLDo シールド信号
B_SELe、B_SELo、B_SHLDe、B_SHLDo 選択信号
PWRBL プログラム禁止電圧レベル
R_ADDR 行アドレス
C_ADDR 列アドレス
PGM プログラム状態信号
PGMb PGMの相補信号
IN、IN_1、IN_2 入力端子
OUT、OUT_1、OUT_2 出力端子
OUT_m 出力端子
φp 制御信号
VH 高電圧
Vtn クランプトランジスタの閾値電圧
COL_BIT 列選択ビット
RST、RSTb 相補リセット信号
YENb 復号イネーブル信号
φ、φb 相補クロック信号
Y-SEL 列イネーブル信号
Y-sel 列選択信号
Y-Sel_[1:m] 列イネーブル信号
RSTPB ラッチリセット信号
LCHD ラッチイネーブル信号
ISOPB 信号
PREb プリチャージ信号
t0、t1、t2、t3、t4、t5 時間
BANK1_DATA、BANK2_DATA 直列データ信号
BANK_SEL 選択信号
DIR、DIRb 相補信号

Claims (15)

  1. ビット線およびワード線に結合したメモリアレイを備えるメモリバンクのページバッファであって、該ページバッファは第１および第２のページバッファセクションを備え、
    前記第１のページバッファセクションは、第１のビット線およびデータ線に結合し前記第１のビット線をアクセスするよう構成された第１のイネーブラおよび第１のページバッファセグメントを備え、
    前記第２のページバッファセクションは、第２のビット線および前記データ線に結合し前記第２のビット線をアクセスするよう構成された第２のイネーブラおよび第２のページバッファセグメントを備え、
    前記第１のイネーブラは、
    入力列選択信号を受け取り、
    クロック信号に応じて、前記入力列選択信号から導出される出力列選択信号と、
    前記入力列選択信号に応答して、前記第１のページバッファセグメントへの第１のイネーブル信号と、を提供するよう構成されており、該第１のイネーブル信号は前記第１ページバッファセグメントの列選択を可能にし、
    前記第２のイネーブラは、
    前記第１のイネーブラからその入力列選択信号として前記出力列選択信号を受け取り、
    前記入力列選択信号に応答して第２のイネーブル信号を前記第２のページバッファセグメントに提供するよう構成されており、該第２のイネーブル信号は前記第２のページバッファセグメントの列選択を可能にする、
    ページバッファ。
  2. 前記第１のページバッファセクションの前記第１のページバッファセグメントは、
    前記第１のビット線からデータを感知し、
    前記第１のイネーブル信号によってイネーブルされた前記列選択に応答して、前記感知したデータをデータ線に提供するよう構成されており、
    前記第２のページバッファセクションの前記第２のページバッファセグメントは、前記第２のビット線からデータを感知し、
    前記第２のイネーブル信号によってイネーブルされた列選択に応答して、前記感知したデータを前記データ線に提供するよう構成されている、
    請求項1に記載のページバッファ。
  3. 前記第１のイネーブラは、前記クロック信号の状態にラッチされた前記入力列選択信号に応答して前記第１のページバッファセグメントに前記第１のイネーブル信号を提供するよう構成されており、
    前記第２のイネーブラは、前記クロック信号の次の状態にラッチされている入力列選択信号に応答して前記第２のバッファセグメントに前記第２のイネーブル信号を提供するよう構成されており、前記第２のイネーブラの前記入力列選択信号は前記第１のイネーブラによって受け取られた入力列選択信号の遅延版である、
    請求項１または２に記載のページバッファ。
  4. 前記第１イネーブラは、
    前記クロック信号の相補状態に応答してラッチされる前記入力列選択信号を受け取るための入力端子と、
    前記ラッチされた列選択信号と前記クロック信号に応答して出力列選択信号を出力するための出力端子と、
    前記クロック信号の前記状態中に前記列選択信号に対応する論理状態をもつ前記第１のイネーブル信号を提供するための列選択出力と、
    を備え、前記第２のイネーブラは、
    前記クロック信号の前記相補状態に応答してラッチされている前記入力列選択信号を受け取るための入力端子と、
    前記クロック信号の前記次の状態中に前記列選択信号に対応する論理状態をもつ前記第２のイネーブル信号を提供するための列選択出力と、
    を備える、請求項３に記載のページバッファ。
  5. 前記第１および第２のページバッファセグメントのそれぞれは、少なくとも一つのビット線および対応する少なくとも一つの前記データ線に結合している一つまたは複数のページバッファユニットを備え、
    前記第１のページバッファセグメントの少なくとも一つのページバッファユニットは、前記第１のイネーブル信号に応答してイネーブルされ、
    前記第２のページバッファセグメントの少なくとも一つのページバッファユニットは、前記第２のイネーブル信号に応答してイネーブルされる、
    請求項３または４に記載のページバッファ。
  6. 前記第１のページバッファセグメントの前記一つのページバッファユニットは、
    前記第１のビット線の一つからデータを感知するよう構成されているセンス回路と、
    前記センス回路からの感知データを前記第１のイネーブル信号に応答して対応するデータ線に結合するよう構成された結合回路と、を備え、
    前記第２のページバッファセグメントの前記一つのページバッファユニットは、
    前記第２のビット線の一つからデータを感知するよう構成されたセンス回路と、
    前記センス回路からの感知データを前記第２のイネーブル信号に応答して対応するデータ線に結合するよう構成された結合回路と、を備える、
    請求項４または５に記載のページバッファ。
  7. 前記第１のイネーブラは、状態と相補状態をもつ前記クロック信号によってクロックされる双安定回路を備え、該双安定回路は、
    前記入力端子で前記入力列選択信号を受け取り、前記クロック信号の相補状態に応答してラッチし、
    前記クロック信号に応答して前記出力端子を介して出力列選択信号を提供し、
    前記列選択信号に対応する論理状態をもつ第１のイネーブル信号を、前記クロック信号の前記状態中に前記列選択出力を介して提供する、
    よう構成されている、請求項２から6のいずれか１項に記載のページバッファ。
  8. 前記双安定回路が、
    制御信号および相補制御信号に応答するよう構成された第１および第２のリセットデバイスにそれぞれ結合された第１および第２の交差結合インバータと、
    前記クロック信号の状態および該クロック信号の相補状態にそれぞれ応答するよう構成された第１および第２の伝送ゲートであって、前記第２の伝送ゲートは前記第１の交差結合インバータの論理状態を前記第２の交差結合インバータに伝送するよう構成されている前記第１および第２の伝送ゲートと、
    前記第２の交差結合インバータの論理状態およびデコードイネーブル信号に応答してイネーブル信号を提供するよう構成された論理回路と、
    を備える請求項７に記載のページバッファ。
  9. 前記第１のページバッファセグメントの複数のページバッファユニットの少なくとも一つにおいて、
    前記センス回路が前記第１ビット線からデータを感知するセンサを備え、
    前記結合回路が前記センサを前記第１のイネーブル信号に応答して対応するデータ線に結合するよう構成されている結合デバイスを備え、
    前記第２のページバッファセグメントの複数のページバッファユニットの少なくとも一つにおいて、
    前記センス回路が前記第１のビット線からデータを感知するよう構成されたセンサを備え、
    前記結合回路が前記センサを前記第２のイネーブル信号に応答して対応するデータ線に結合するよう構成された結合デバイスを備える、
    請求項６に記載のページバッファ。
  10. 前記結合回路が、それぞれの前記イネーブル信号に応答して前記センス回路から前記感知した信号を対応するデータ線に提供するデータ提供器を備える、
    請求項６から９のいいずれか１項に記載のページバッファ。
  11. １組のビット線からデータを感知し感知データを提供するための自己デコーディングページバッファ段を前記第１および第２のページバッファセクションが形成し、前記ページバッファが不揮発性メモリの読みとりおよびプログラム動作の少なくとも一つに使用される、請求項１から１０のいずれか１項に記載のページバッファ。
  12. ビット線およびワード線に結合したメモリアレイを備えるメモリバンクにアクセスする方法であって、該方法は、
    前記メモリバンクにページバッファを設けること、
    第１のページバッファセクションにおいて、入力列選択信号を受け取り、クロック信号に応答して前記入力列選択信号から導出された出力列選択信号を出力し、前記入力列選択信号に応答して第１のイネーブル信号を出力すること、
    第２のページバッファセクションにおいて、前記第１のページバッファセクションの前記出力列選択信号を入力列選択信号として受け取り、前記入力列選択信号に応答して第２のイネーブル信号を出力すること、および
    前記第１および第２のイネーブル信号にそれぞれ応答して前記第１及び第２のバッファセグメントの列選択をイネーブルすること、
    を含む前記方法。
  13. 前記第１および第２のビット線からデータを感知すること、および
    前記第１および第２のページバッファセクションの列選択をイネーブルすることに応じて前記第１および第２のビット線から感知されたデータをラッチすることと、
    を含む請求項１２に記載の方法。
  14. 前記入力列選択信号およびイネーブル信号に応答して前記第１および第２ページバッファセクションからラッチデータを各クロックサイクルにおいてデータ線に順次出力することを含む、請求項１３に記載の方法。
  15. 前記第１および第２のページバッファセクションについて、前記順次出力することは、
    各クロックサイクルにおいて前記第１および第２のページバッファセクションに前記列選択信号をシフトすることを含み、このシフトすることは、
    第１のクロックサイクルの第１のクロック信号遷移で前記列選択信号を受け取ること、および
    前記第１のクロックサイクルの第２のクロック信号遷移で、前記列選択信号をラッチし次のページバッファセクションに出力すること、
    を含む請求項１４に記載の方法。
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