CN116597878B - 数据处理电路及存储器 - Google Patents

数据处理电路及存储器 Download PDF

Info

Publication number
CN116597878B
CN116597878B CN202310875741.3A CN202310875741A CN116597878B CN 116597878 B CN116597878 B CN 116597878B CN 202310875741 A CN202310875741 A CN 202310875741A CN 116597878 B CN116597878 B CN 116597878B
Authority
CN
China
Prior art keywords
data
input
selection
signal
clock signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202310875741.3A
Other languages
English (en)
Other versions
CN116597878A (zh
Inventor
王子健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202310875741.3A priority Critical patent/CN116597878B/zh
Publication of CN116597878A publication Critical patent/CN116597878A/zh
Application granted granted Critical
Publication of CN116597878B publication Critical patent/CN116597878B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

本公开实施例公开了一种数据处理电路及存储器，该数据处理电路包括：多条数据总线，分别用于传输一组数据；多个选择电路，包括多个数据输入端和至少一个选择信号端；其中，每个选择电路的多个数据输入端分别连接多条数据总线；不同的选择电路中的同一数据输入端对应连接的数据总线不同；选择电路用于根据选择信号端接收的选择信号，输出多条数据总线中一条数据总线上传输的一组数据；多个缓冲器组，分别连接多个选择电路；每个缓冲器组用于缓存每个选择电路输出的一组数据。

Description

数据处理电路及存储器
技术领域
本公开实施例涉及半导体技术领域，涉及但不限于一种数据处理电路及存储器。
背景技术
随着当今科学技术的不断发展，半导体器件被广泛地应用于各种电子设备和电子产品。例如，动态随机存取存储器（Dynamic Random Access Memory，DRAM）作为一种易失性存储器，是计算机中常用的半导体存储器件。
为了提升存取速度，对一些存储器进行读取时，可以一次性从存储区中读取出一段连续数据，而连续数据的顺序并不一定是所期望的顺序，这时需要对该连续数据中的顺序进行调整，使其输出时为我们所需的目标连续数据。
发明内容
有鉴于此，本公开实施例提供一种数据处理电路及存储器。
第一方面，所述数据处理电路，包括：
多条数据总线，分别用于传输一组数据；
多个选择电路，包括多个数据输入端和至少一个选择信号端；其中，每个所述选择电路的多个数据输入端分别一一对应连接所述多条数据总线；不同的所述选择电路中的同一所述数据输入端一一对应连接的所述数据总线不同；所述选择电路用于根据所述选择信号端接收的选择信号，输出所述多条数据总线中一条数据总线上传输的一组所述数据；
多个缓冲器组，分别一一对应连接所述多个选择电路；每个所述缓冲器组用于在同一时段内缓存每个所述选择电路输出的一组所述数据。
在一些实施例中，同一所述选择电路中的不同数据输入端一一对应连接的所述数据总线不同。
在一些实施例中，所述多个选择电路的每个同一所述数据输入端对应连接的所述数据总线依次顺移一位。
在一些实施例中，所述选择电路包括：多个第一与非门、多个第二与非门、或非门；或者，所述选择电路包括：多个第一与非门、多个第二与非门以及或门；
所述多个第一与非门的输出端两两连接所述第二与非门的输入端；所述第二与非门的输出端连接所述或非门；其中，所述多个第一与非门的第一输入端分别作为所述数据输入端，与所述多条数据总线连接；
所述多个第一与非门的第二输入端分别作为所述选择信号端，用于接收所述选择信号；
所述或非门的输出端，用于输出处于有效状态的选择信号所连接的所述第一与非门对应连接的数据总线所传输的一组所述数据的反相信号；
或，所述或门的输出端，用于输出处于有效状态的选择信号所连接的所述第一与非门对应连接的数据总线所传输的一组所述数据。
在一些实施例中，所述选择电路包括：
多选一数据选择器；
所述多选一数据选择器的多个输入端为多个所述数据输入端；所述多选一数据选择器的控制端用于接收至少一个所述选择信号。
在一些实施例中，所述选择电路包括：多个第三与非门以及第一与门；
所述多个第三与非门的输出端连接所述与门的输入端；其中，所述多个第三与非门的第一输入端分别作为所述数据输入端，与所述多条数据总线连接；
所述多个第三与非门的第二输入端分别作为所述选择信号端，用于接收所述选择信号；
所述第一与门的输出端，用于输出处于有效状态的选择信号所连接的所述第三与非门对应连接的数据总线所传输的一组所述数据的反相信号。
在一些实施例中，还包括：
选择信号生成电路；
所述选择信号生成电路与所述选择电路连接，所述选择信号生成电路用于生成所述选择信号；
所述选择信号生成电路包括：多个第二与门和多个第一非门；
所述第一非门的输入端用于接收第一顺序信号或第二顺序信号并生成所述第一顺序信号的反相信号或所述第二顺序信号的反相信号；
所述第二与门的第一输入端用于接收第一顺序信号或所述第一顺序信号的反相信号；所述第二与门的第二输入端用于接收第二顺序信号或所述第二顺序信号的反相信号；所述第二与门用于根据所述第一输入端与所述第二输入端接收到的信号输出多个所述选择信号。
在一些实施例中，所述选择信号用于指示不同所述选择电路选择并输出同一数据输入端连接的所述数据总线中所传输的一组数据。
在一些实施例中，还包括：
缓存输入时钟信号生成电路；
所述缓存输入时钟信号生成电路与所述缓冲器组连接，所述缓存输入时钟信号生成电路用于向所述缓冲器组依次输入多个缓存输入时钟信号；
每个所述缓冲器组用于在接收到所述多个缓存输入时钟信号时，缓存对应的一组所述数据。
在一些实施例中，所述缓存输入时钟信号生成电路包括；
第一子生成电路以及第二子生成电路；
所述第一子生成电路用于接收第一读时钟信号并输出多个第一缓存输入时钟信号；其中，每个所述第一缓存输入时钟包括一个有效脉冲；
所述第二子生成电路用于接收第二读时钟信号并输出多个第二缓存输入时钟；其中，每个所述第二缓存输入时钟信号包括一个有效脉冲；
每个所述第一缓存输入时钟信号与所述第二缓存输入时钟信号的有效脉冲依次交替；其中，所述缓存输入时钟信号包括所述第一缓存输入时钟信号和所述第二缓存输入时钟信号。
在一些实施例中，所述第一子生成电路包括相互串联的多个生成单元；第二子生成电路也包括相互串联的多个所述生成单元；每个所述生成单元包括第一输入端、第一输出端和第二输出端；
所述生成单元的第一输出端连接串联的下一个所述生成单元的第一输入端，最后一个所述生成单元的第一输出端连接第一个所述生成单元的第一输入端；
所述第一子生成电路中的多个串联所述生成单元的第二输出端用于依次输出所述第一缓存输入时钟信号；
所述第二子生成电路中的多个串联所述生成单元的第二输出端用于依次输出所述第二缓存输入时钟信号。
在一些实施例中，所述生成单元还包括：第二输入端和第三输入端；
所述生成单元的所述第二输入端用于接收所述第一读时钟信号或所述第二读时钟信号；
所述生成单元的所述第三输入端用于接收第三读时钟信号或第四读时钟信号；所述第三读时钟信号为所述第一读时钟信号的第二延迟信号；所述第四读时钟信号为所述第二读时钟信号的第三延迟信号；
所述第一子生成电路中的所述生成单元具体用于基于所述第一读时钟信号和所述第三读时钟信号，输出所述第一缓存输入时钟信号；
所述第二子生成电路中的所述生成单元具体用于基于所述第二读时钟信号和所述第四读时钟信号，输出所述第二缓存输入时钟信号。
在一些实施例中，所述生成单元还包括：触发器、第三与非门以及第二非门；
所述生成单元的第一输入端为所述触发器的第一输入端；
所述生成单元的第二输入端为所述触发器的第二输入端；
所述生成单元的第一输出端为所述触发器的第一输出端；
所述生成单元的第三输入端和所述触发器的第一输出端，分别连接至所述第三与非门的输入端；
所述第三与非门的输出端与所述第二非门连接，其中，所述第二非门的输出端为所述生成单元的所述第二输出端。
在一些实施例中，所述缓冲器组包括：
多个缓冲器；
所述多个缓冲器，用于在接收到每个所述缓存输入时钟信号时，缓存对应的所述数据；
所述缓冲器包括：串联的存储子单元和输出器；
所述存储子单元用于在接收到所述缓存输入时钟信号时，缓存对应的所述数据；所述输出器用于在缓存输出时钟信号的作用下，控制输出所述数据的时间。
第二方面，本公开实施例还提供一种存储器，包括如上述实施例任一所述的数据处理电路。
本公开实施例提供的数据处理电路包括：多条数据总线，多个选择电路以及多个缓冲器组。每个选择电路可以将多条数据总线中的一条数据总线上传输的一组数据选择出来，不同的所述选择电路选择出来的数据总线不同。将选出来的各组数据按照指定的顺序而不是一定要按照数据总线的物理顺序（从Bus<1>至Bus<N>）输入到多个缓冲器，再按照缓冲器组的输出顺序依次输出，从而可以得到经过排序的连续数据。
附图说明
图1为本公开实施例提供的一种数据输出电路的示意图一；
图2a为本公开实施例提供的一种数据输出电路的示意图二；
图2b为本公开实施例提供的一种数据输出电路的示意图三；
图2c为本公开实施例提供的一种数据输出电路的示意图四；
图3a为本公开实施例提供的一种选择电路的示意图一；
图3b为本公开实施例提供的一种选择电路的示意图二；
图4为本公开实施例提供的一种选择电路的示意图三；
图5为本公开实施例提供的一种选择电路的示意图四；
图6为本公开实施例提供的一种选择信号生成电路的示意图；
图7为本公开实施例提供的一种缓存输入时钟信号生成电路与缓冲器组连接关系的示意图；
图8为本公开实施例提供的一种缓存输入时钟信号生成电路的示意图一；
图9为本公开实施例提供的第一读时钟信号、第二读时钟信号与缓存输入时钟信号的对应关系示意图一；
图10为本公开实施例提供的一种生成单元的示意图一；
图11为本公开实施例提供的一种生成单元示意图二；
图12为本公开实施例提供的一种缓存输入时钟信号生成电路的示意图二；
图13为本公开实施例提供的一种缓存输入时钟信号生成电路的示意图三；
图14为本公开实施例提供的第一读时钟信号、第二读时钟信号与缓存输入时钟信号的对应关系示意图二；
图15为本公开实施例提供的一种缓冲器组的示意图；
图16为本公开实施例提供的一种缓存器的示意图；
图17本公开实施例提供的一种选择电路与缓冲器组的示意图。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以多种不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了实现描述具体的实施例的目的，不是旨在限制本公开。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
本公开实施例提供一种数据处理电路，如图1所示，包括：
多条数据总线BUS，分别用于传输一组数据；一组数据可以包括至少1比特数据，例如可以包括2比特、4比特数据。
多个选择电路100，包括多个数据输入端IN和至少一个选择信号端；其中，每个选择电路100的多个数据输入端IN分别一一对应连接多条数据总线BUS；不同的选择电路100中的同一数据输入端IN对应连接的数据总线BUS不同；选择电路100用于根据选择信号端接收的选择信号SIG，输出多条数据总线BUS中一条数据总线BUS上传输的一组数据；
可以理解，因为选择电路的多个数据输入端分别一一对应连接多条数据总线，每个选择电路中的数据输入端的数量与数据总线的数量是相同的，且一个数据输入端与一条数据总线连接。例如，每个选择电路有4个数据输入端时，数据总线也需要有4条。
选择电路的数量需要小于等于数据总线的数量，当选择电路的数量等于数据总线的数量时，即每一个数据总线中的数据都有机会被一个选择电路选择出来。当选择电路的数量小于数据总线的数量时，即至少有一个数据总线中的数据不会被选择电路选择出来，该数据可以是无效数据从而被舍弃。
本公开实施例中，以选择电路的数量等于数据总线的数量进行说明，例如，当数据总线为4条时，选择电路的数量也为4个。
但本公开不限于此，即在一些实施例中，选择电路的数量可以小于数据总线的数量，从而部分数据总线的数据将会被舍弃。
选择电路用于选出多个数据总线中的一条数据总线中的数据。不同的选择电路选出的数据总线中的数据是互不相同的。
在一些实施例中，数据不同，指的可以是数据内容的不同，例如第一条数据总线中的数据可以是“0011”，第二条数据总线中的数据可以是“0101”。
在一些实施例中，数据不同，指的可以不是数据内容的不同，例如数据内容可以都是“0011”，这里的数据不同指的是数据在一段连续数据中对应的位置不同。该段连续数据为多个数据总线中数据的数据来源，即数据总线中传输的数据基于该连续数据产生。例如，第一条数据总线中的数据可以对应一段连续数据中的第一位（最低位）至第四位，第二条数总线中的数据可以对应这段连续数据中的第五位至第八位。
在一些实施例中，该段连续数据可以是从存储阵列中读出的一笔数据，例如，该笔数据的总比特数可以等于连续读取的数据长度*数据输出端口（DQ）的数量。突发长度是指连续数据传输的长度。可能存在对该连续数据进行顺序调整的需求，也即，需要对该连续数据进行排序，并不按取出数据在连续数据中的顺序进行顺序输出，而该连续数据的原始顺序并不一定是所期望的顺序，这时需要对该连续数据中的顺序进行调整，以生成我们所需的目标连续数据。
在一些实施例中，该笔数据的每一个比特都可以对应使用一根数据总线传输。
在一些实施例中，该笔数据的多个比特可以对应使用一根数据总线传输，即将多比特数据压缩到一根数据总线上。例如，可以将4个比特数使用一根数据总线传输，一段长度为16比特的一笔连续数据，可以使用四根数据总线进行传输，这样可以减少电路中数据总线的数量。
在一些实施例中，上述连续读取的数据长度又可以称为突发长度（Burst Length，BL），用于表示一次性读取存储器上连续的一笔数据的长度。
如图1所示，每个选择电路100包括多个数据输入端IN，包括第一个数据输入端IN<1>至第N个数据输入端IN<N>，还包括至少一个信号选择端。多个数据输入端IN分别一一对应连接多条数据总线BUS，数据输入端IN用于接收对应数据总线BUS上的数据。不同的选择电路100中的同一数据输入端IN对应连接的数据总线BUS不同。不同的选择电路100中在物理顺序上相同的数据输入端IN可以看作是同一数据输入端IN，例如，不同的选择电路100中的第M个数据输入端IN可以看作是同一输入端，其中，1≤M≤N。
选择电路100用于根据选择信号端接收的选择信号SIG，输出多条数据总线BUS中一条数据总线BUS上传输的一组数据。当选择信号SIG为一个确定的信号时，其会指定输出选择电路100中的某一个数据输入端IN所连接的数据总线BUS所传输的数据。即多个选择电路100的同一数据输入端IN对应连接的数据总线BUS所传输的数据将被输出。
每个选择电路100中的同一数据输入端IN所连接的数据总线BUS不同，并且所有选择电路100同一数据输入端IN所连接的数据总线BUS可以构成数据总线BUS的全部集合。所以全部选择电路100输出的数据为全部数据总线BUS所传输的数据的集合。
如图1所示，该数据处理电路还包括多个缓冲器组700，分别一一对应连接多个选择电路100；每个缓冲器组700用于在同一时段内缓存对应的选择电路100输出的一组数据。
本公开实施例还包括多个缓冲器组700，缓冲器组700的数量可以与选择电路100的数量相同，每个缓冲器组700用于在同一时段内缓存对应的选择电路100输出的一组数据。
在一些实施例中，还可以将这些缓冲器组700缓存的一组数据输出到其他的电路中，例如，数据输出端口。
本公开实施例提供的数据处理电路包括：多条数据总线BUS，多个选择电路100以及多个缓冲器组700。每个选择电路100可以根据选择信号SIG将多条数据总线BUS中的一条数据总线BUS上传输的一组数据选择出来，不同的选择电路100选择出来的数据总线BUS不同。将选出来的各组数据按照指定的顺序而不是一定要按照数据总线BUS的物理顺序（从第一条数据总线Bus<1>至最后一条数据总线Bus<N>）输入到多个缓冲器组700中，再按照缓冲器组700的输出顺序依次输出，从而可以得到经过排序的连续数据。
本公开实施例可以预先设置不同选择电路100中的数据输入端IN与所接收的数据总线BUS之间的对应关系，然后利用选择信号SIG，将第一条数据总线BUS<1>至第N条数据总线BUS<N>中的数据按照设置的顺序进行输出。
在一些实施例中，如图2a所示，同一选择电路100中的不同数据输入端IN一一对应连接的数据总线BUS不同。不同的选择电路100中的同一数据输入端IN一一对应连接的数据总线BUS不同。
选择电路100的数据输入端IN与数据总线BUS是一一对应连接的。
同一选择电路100的不同数据输入端IN对应连接的数据总线BUS的集合为全部数据总线{BUS<1>，BUS<N>}。
不同选择电路100的同一数据输入端IN对应连接的数据总线BUS的集合也为全部数据总线{BUS<1>，BUS<N>}。
从而，当选择信号SIG选择输出同一个数据输入端IN对应连接的数据总线BUS中传输的数据时，由于不同选择电路100的同一数据输入端IN对应连接的数据总线BUS的集合也为全部数据总线{BUS<1>，BUS<N>}，即可以将全部数据总线所传输的数据全部输出。
并且通过改变选择信号SIG，得到的全部数据总的所传输的数据的顺序不同。
在一些实施例中，如图2b所示，数据处理电路包括四条数据总线BUS和四个选择电路100；每个选择电路100包括第一个数据输入端IN<1>、第二个数据输入端IN<2>、第三个数据输入端IN<3>以及第四个数据输入端IN<4>；
第一个选择电路100中的第一个数据输入端IN<1>用于接收第一条数据总线BUS<1>中的数据；第二个数据输入端IN<2>用于接收第二条数据总线BUS<2>中的数据；第三个数据输入端IN<3>用于接收第三条数据总线BUS<3>中的数据；第四个数据输入端IN<4>用于接收第四条数据总线BUS<4>中的数据；
第二个选择电路100中的第一个数据输入端IN<1>用于接收第二条数据总线BUS<2>中的数据；第二个数据输入端IN<2>用于接收第一条数据总线BUS<1>中的数据；第三个数据输入端IN<3>用于接收第四条数据总线BUS<4>中的数据；第四个数据输入端IN<4>用于接收第三条数据总线BUS<3>中的数据；
第三个选择电路100中的第一个数据输入端IN<1>用于接收第三条数据总线BUS<3>中的数据；第二个数据输入端IN<2>用于接收第四条数据总线BUS<4>中的数据；第三个数据输入端IN<3>用于接收第一条数据总线中BUS<1>的数据；第四个数据输入端IN<4>用于接收第二条数据总线BUS<2>中的数据；
第四个选择电路100中的第一个数据输入端IN<1>用于接收第四条数据总线BUS<4>中的数据；第二个数据输入端IN<2>用于接收第三条数据总线BUS<3>中的数据；第三个数据输入端IN<3>用于接收第二条数据总线BUS<2>中的数据；第四个数据输入端IN<4>用于接收第一条数据总线BUS<1>中的数据。
在一些实施例中，当选择信号SIG为第一值时，选择信号用于选择并输出选择电路中第一个数据输入端IN<1>所连接的数据总线中的数据，从而第一个选择电路100输出第一个数据总线BUS<1>中的数据，第二个选择电路100输出第一个数据总线BUS<2>中的数据，第三个选择电路100输出第一个数据总线BUS<3>中的数据，第四个选择电路100输出第一个数据总线BUS<4>中的数据。
在一些实施例中，当选择信号SIG为第二值时，选择信号用于选择并输出选择电路中第二个数据输入端IN<2>所连接的数据总线中的数据，从而第一个选择电路100输出第二个数据总线BUS<2>中的数据，第二个选择电路100输出第二个数据总线BUS<1>中的数据，第三个选择电路100输出第二个数据总线BUS<4>中的数据，第四个选择电路100输出第二个数据总线BUS<3>中的数据。
在一些实施例中，当选择信号SIG为第三值时，选择信号用于选择并输出选择电路中第三个数据输入端IN<3>所连接的数据总线中的数据，从而第一个选择电路100输出第三个数据总线BUS<3>中的数据，第二个选择电路100输出第三个数据总线BUS<4>中的数据，第三个选择电路100输出第三个数据总线BUS<1>中的数据，第四个选择电路100输出第三个数据总线BUS<2>中的数据。
在一些实施例中，当选择信号SIG为第四值时，选择信号用于选择并输出选择电路中第四个数据输入端IN<4>所连接的数据总线中的数据，从而第一个选择电路100输出第四个数据总线BUS<4>中的数据，第二个选择电路100输出第四个数据总线BUS<3>中的数据，第三个选择电路100输出第四个数据总线BUS<2>中的数据，第四个选择电路100输出第四个数据总线BUS<1>中的数据。
可以看出，在一些实施例中，多个选择电路100将多条数据总线BUS中的数据输入至多个缓冲器组700中时，若从存储阵列中读出的一笔连续数据的原始顺序是所期望的顺序，则可以按照原始顺序输入至多个缓冲器组700中。此时可以将选择信号SIG置为第一值。
一些实施例中，多个选择电路100将多条数据总线BUS中的数据输入到多个缓冲器组700中时，若从存储阵列中读出的一笔连续数据的原始顺序不是所期望的顺序，则可以利用选择电路100对该笔数据进行重新排序，按照指定顺序将数据输入至多个缓冲器组700中。此时，可以将控制信号SIG置为第二值至第四值中的一个。
本公开实施例通过改变选择电路的控制信号SIG对应的值，即可将多条数据总线中的数据按照原始顺序或指定的顺序输入到多个缓冲器组700，再按照缓冲器组700的设定的输出顺序依次输出，从而输出目标数据。
本公开实施例中，多条数据总线BUS与多个选择电路100的连接关系不限于此，可根据实际的需求改变数据总线BUS与选择电路100对应的连接关系。
在一些实施例中，如图2c所示，多个选择电路100的每个同一数据输入端IN对应连接的数据总线BUS依次顺移一位。
例如，第一个选择电路100从上到下（从第一个数据输入端IN<1>到第四个数据输入端IN<4>）可以分别用于对应接收BUS<4>、BUS<3>、BUS<2>、BUS<1>所传输的数据；第二个选择电路100从上到下可以分别用于对应接收BUS<3>、BUS<2>、BUS<1>、BUS<4>所传输的数据；第三个选择电路100从上到下可以分别用于对应接收BUS<2>、BUS<1>、BUS<4>、BUS<3>所传输的数据；第四个选择电路100从上到下可以分别用于对应接收BUS<1>、BUS<2>、BUS<3>、BUS<4>所传输的数据。
任何不同的选择电路100中的同一数据输入端IN对应连接的数据总线BUS各不相同的方案都是可行的，图2b和图2c仅为示例，可以根据需要输出的目标数据来进行设定数据输入端IN与数据总线BUS之间的连接关系。
在一些实施例中，如图3a所示，选择电路100包括：多个第一与非门301、多个第二与非门302以及或非门303；多个第一与非门301的输出端两两连接第二与非门302的输入端；第二与非门302的输出端连接或非门303；其中，多个第一与非门301的第一输入端3011分别作为数据输入端，与多条数据总线连接；
多个第一与非门301的第二输入端3012分别作为选择信号端，用于接收选择信号；
或非门303的输出端，用于输出处于有效状态的选择信号所连接的第一与非门301对应连接的数据总线BUS所传输的一组数据的反相信号。
在一些实施例中，如图3a所示，选择电路100可以包括四个第一与非门301、两个第二与非门302以及一个或非门303。选择电路100还可以包括四个用于接收选择信号SIG的选择信号端，选择信号SIG包括第一选择信号SIG0、第二选择信号SIG1、第三选择信号SIG2以及第四选择信号SIG3。
其中，第一个第一与非门301的第一输入端3011可以作为选择电路100的第一个数据输入端IN<1>，第一个第一与非门301的第二输入端3012可以作为选择电路100的第一个选择信号端，并用于接收第一选择信号SIG0；第二个第一与非门301的第一输入端3011可以作为选择电路100的第二个数据输入端IN<2>，第二个第一与非门301的第二输入端3012可以作为选择电路100的第二个选择信号端，并用于接收第二选择信号SIG1；第三个第一与非门301的第一输入端3011可以作为选择电路100的第三个数据输入端IN<3>，第三个第一与非门301的第二输入端3012可以作为选择电路100的第三个选择信号端，并用于接收第三选择信号SIG2；第四个第一与非门301的第一输入端3011可以作为选择电路100的第四个数据输入端IN<4>，第四个第一与非门301的第二输入端3012可以作为选择电路100的第四个选择信号端，并用于接收第四选择信号SIG3。
同一个第一与非门301所接收的选择信号SIG与其连接的数据总线BUS为对应关系。
第一选择信号SIG0、第二选择信号SIG1、第三选择信号SIG2以及第四选择信号SIG3中有且只有一个信号处于有效状态，此处的有效状态可以指的是，处于高电平状态。而其他信号可以认为是处于无效状态，即处于低电平状态。
例如，若第二选择信号SIG1处于有效状态，则或非门303可以输出第二个第一与非门301的第一输入端3011所连接的数据总线BUS所传输的一组数据的反相信号。此时，可以先将该反相信号再次反相后再传输至缓冲器组中，或者在缓冲器组中对该反相信号进行反相。
如图3b所示，选择电路100可以包括四个第一与非门301、两个第二与非门302以及一个或门308。选择电路100还可以包括四个用于接收选择信号SIG的选择信号端，选择信号SIG包括第一选择信号SIG0、第二选择信号SIG1、第三选择信号SIG2以及第四选择信号SIG3。
其中，第一个第一与非门301的第一输入端3011可以作为选择电路100的第一个数据输入端IN<1>，第一个第一与非门301的第二输入端3012可以作为选择电路100的第一个选择信号端，并用于接收第一选择信号SIG0；第二个第一与非门301的第一输入端3011可以作为选择电路100的第二个数据输入端IN<2>，第二个第一与非门301的第二输入端3012可以作为选择电路100的第二个选择信号端，并用于接收第二选择信号SIG1；第三个第一与非门301的第一输入端3011可以作为选择电路100的第三个数据输入端IN<3>，第三个第一与非门301的第二输入端3012可以作为选择电路100的第三个选择信号端，并用于接收第三选择信号SIG2；第四个第一与非门301的第一输入端3011可以作为选择电路的第四个数据输入端IN<4>，第四个第一与非门301的第二输入端3012可以作为选择电路100的第四个选择信号端，并用于接收第四选择信号SIG3。
同一个第一与非门301所接收的选择信号SIG与其连接的数据总线BUS为对应关系。
第一选择信号SIG0、第二选择信号SIG1、第三选择信号SIG2以及第四选择信号SIG3中有且只有一个信号处于有效状态，此处的有效状态可以指的是，处于高电平状态。而其他信号可以认为是处于无效状态，即处于低电平状态。
例如，若第二选择信号SIG1处于有效状态，则或门308可以输出第二个第一与非门301的第一输入端3011所连接的数据总线BUS所传输的一组数据。此时，可以直接将该组数据传输至缓冲器组中。
在一些实施例中，如图4所示，选择电路100包括：
多选一数据选择器400；
多选一数据选择器400的多个输入端为多个数据输入端；多选一数据选择器400用于接收至少一个选择信号SIG。
该多选一数据选择器400的N个输入端INPUT可以作为选择电路的多个数据输入端IN，并且按照上述实施例中多个数据输入端与多个数据总线一一对应的连接方式，多选一数据选择器400的N个输入端与多个数据总线也是一一对应进行连接。
利用多选一数据选择器400的控制端来对数据总线进行选择，从而输出对应据总线所传输的一组数据。
例如，该多选一数据选择器400为4选一数据选择器，当其控制端的选择信号SIG为“00”时，可以输出第一个数据输入端INPUT<1>所连接的数据总线中的数据。当其控制端的选择信号SIG为“01”时，可以输出第二个数据输入端INPUT<2>所连接的数据总线中的数据。当其控制端的选择信号SIG为“10”时，可以输出第三个数据输入端INPUT<3>所连接的数据总线中的数据。当其控制端的选择信号SIG为“11”时，可以输出第四个数据输入端INPUT<4>所连接的数据总线中的数据。
在一些实施例中，若需要得到与图3a所示电路输出的数据相同，可以在图4所示的多选一数据选择器的输出端连接一个非门，使得其输出一组数据的反相信号。
在一些实施例中，如图5所示，选择电路100包括：多个第三与非门304以及第一与门305；
多个第三与非门304的输出端连接第一与门305的输入端；其中，多个第三与非门304的第一输入端3041分别作为数据输入端，与多条数据总线连接；
多个第三与非门304的第二输入端3042分别作为选择信号端，用于接收选择信号SIG（SIG0至SIG3）；
第一与门305的输出端，用于输出处于有效状态的选择信号SIG所连接的第三与非门304对应连接的数据总线所传输的一组数据的反相信号。
多个第三与非门304的作用与上述实施例中的多个第一与非门301的作用相同，第三与非门304的第一输入端3041等效于第一与非门301的第一输入端3011，第三与非门304的第二输入端3042等效于第一与非门301的第二输入端3012。
不同的是，本公开实施例中，将多个第三与非门304的输出端连接第一与门305的输入端，并输出有效状态的选择信号SIG所连接的第三与非门304所对应连接的数据总线所传输的一组数据的反相信号。
例如，若第三选择信号SIG2处于有效状态，则第一与门305可以输出第三个第三与非门304的第一输入端3011所连接的数据总线所传输的一组数据的反相信号。
在一些实施例中，数据处理电路还包括：
选择信号生成电路410；
选择信号生成电路410与选择电路连接，选择信号生成电路用于生成选择信号SIG（例如，SIG0至SIG3）；如图6所示，选择信号生成电路410包括：
多个第二与门307和多个第一非门306；
第一非门306的输入端用于接收第一顺序信号CA<2>或第二顺序信号CA<3>并生成第一顺序信号CA<2>的反相信号或第二顺序信号CA<3>的反相信号；
第二与门307的第一输入端用于接收第一顺序信号CA<2>或第一顺序信号CA<2>的反相信号；第二与门307的第二输入端用于接收第二顺序信号CA<3>或第二顺序信号CA<3>的反相信号；第二与门用于根据第一输入端与第二输入端接收到的信号输出选择信号。
在一些实施例中，如图6所示，选择信号生成电路可以包括2个第一非门306和4个与第二与门307；
其中，第一个第一非门306的输入端用于接收第一顺序信号CA<2>，并在第一个第一非门306的输出端输出第一顺序信号CA<2>的反相信号。第二个第一非门306的输入端用于接收第二顺序信号CA<3>，并在第二个第一非门306的输出端输出第二顺序信号CA<3>的反相信号。
在一些实施例中，第一顺序信号CA<2>和第二顺序信号CA<3>可以存储在存储器的寄存器中。
在一些实施例中，第一顺序信号CA<2>和第二顺序信号CA<3>来自命令地址端口（CA pin）输入信号，可以根据命令地址端口的输入信号而实时调节数据的输出顺序。
在一些实施例中，可以将多个数据输入端分为多个数据输入端组，每个数据输入端组包括至少一个数据输入端；如图2b所示，当数据输入端的个数为4个时，可以将第一个数据输入端IN<1>和第二个数据输入端IN<2>看作第一个数据输入端组；将第三个数据输入端IN<3>和第四个数据输入端IN<4>看作第二个数据输入端组。
在一些实施例中，选择信号SIG用于指示不同选择电路选择并输出同一数据输入端连接的数据总线中所传输的一组数据或所传输的一组数据的反相信号。
例如，如图3a所示，若选择信号SIG中的第一选择信号SIG0有效时（例如，为高电平信号时），则不同的选择电路100选择并输出第一个数据输入端3011连接的数据总线BUS中所传输的一组数据或所传输的一组数据的反相信号。
若数据输入端IN与数据总线BUS的连接关系如图2b所示，则第一个选择电路100输出BUS<1>中所传输的一组数据的反相信号，第二个选择电路100输出BUS<2>中所传输的一组数据的反相信号，第三个选择电路100输出BUS<3>中所传输的一组数据的反相信号，第四个选择电路100输出BUS<4>中所传输的一组数据的反相信号。
例如，如图3a所示，若选择信号SIG中的第二选择信号SIG1有效时（例如，为高电平信号时），则不同的选择电路100选择并输出第二个数据输入端连接的数据总线中所传输的一组数据或所传输的一组数据的反相信号。
若数据输入端IN与数据总线BUS的连接关系如图2b所示，则第一个选择电路100输出BUS<2>中所传输的一组数据的反相信号，第二个选择电路100输出BUS<1>中所传输的一组数据的反相信号，第三个选择电路100输出BUS<4>中所传输的一组数据的反相信号，第四个选择电路100输出BUS<3>中所传输的一组数据的反相信号。
例如，如图3a所示，若选择信号SIG中的第三选择信号SIG2有效时（例如，为高电平信号时），则不同的选择电路100选择并输出第三个数据输入端连接的数据总线中所传输的一组数据或所传输的一组数据的反相信号。
若数据输入端IN与数据总线BUS的连接关系如图2b所示，则第一个选择电路100输出BUS<3>中所传输的一组数据的反相信号，第二个选择电路100输出BUS<4>中所传输的一组数据的反相信号，第三个选择电路100输出BUS<1>中所传输的一组数据的反相信号，第四个选择电路100输出BUS<2>中所传输的一组数据的反相信号。
例如，如图3a所示，若选择信号SIG中的第四选择信号SIG3有效时（例如，为高电平信号时），则不同的选择电路100选择并输出第四个数据输入端连接的数据总线中所传输的一组数据或所传输的一组数据的反相信号。
若数据输入端IN与数据总线BUS的连接关系如图2b所示，则第一个选择电路100输出BUS<4>中所传输的一组数据的反相信号，第二个选择电路100输出BUS<3>中所传输的一组数据的反相信号，第三个选择电路100输出BUS<2>中所传输的一组数据的反相信号，第四个选择电路100输出BUS<1>中所传输的一组数据的反相信号。
选择信号SIG用于指示选择电路100选出具体的数据总线BUS。如图17所示，每个选择电路100的输出端一一对应连接一个缓冲器组700。每个缓冲器组700都用于依次接收缓存输入时钟信号FIN<0>至FIN<3>，由于各选择电路100输出的一组数据是一起输出的，故该一组数据存入缓冲器组700中的顺序和该组数据在数据总线BUS中的顺序是一样的。
在一些实施例中，如图7所示，数据处理电路还包括：
缓存输入时钟信号生成电路500；
缓存输入时钟信号生成电路500与缓冲器组700连接，缓存输入时钟信号生成电路500用于向缓冲器组700依次输入多个缓存输入时钟信号FIN（例如，FIN0至FIN3）；
每个缓冲器组700用于在接收到多个缓存输入时钟信号FIN时，缓存对应的一组数据。
在一些实施例中，如图8所示，缓存输入时钟信号生成电路500包括；
第一子生成电路501以及第二子生成电路502；
第一子生成电路501用于接收第一读时钟信号RDCKT1并输出多个第一缓存输入时钟FIN0和FIN2；其中，每个第一缓存输入时钟信号FIN0和FIN2包括一个有效脉冲；
第二子生成电路502用于接收第二读时钟信号RDCKT2并输出多个第二缓存输入时钟信号FIN1和FIN3；其中，每个第二缓存输入时钟信号FIN1和FIN3包括一个有效脉冲；
每个第一缓存输入时钟信号FIN0和FIN2与第二缓存输入时钟信号FIN1和FIN3的有效脉冲依次交替，即先产生FIN0，再产生FIN1，再产生FIN2，最后产生FIN3；其中，缓存输入时钟信号FIN包括第一缓存输入时钟信号FIN0和FIN2和第二缓存输入时钟信号FIN1和FIN3。
如图9所示，图9示出了第一读时钟信号RDCKT1与第二读时钟信号RDCKT2的波形图，第二读时钟信号RDCKT2为第一读时钟信号RDCKT1的延迟信号，且延迟时间可为2T（1T为一个时钟周期）。第一读时钟信号RDCKT1的一个周期包括2T的高电平信号、2T的低电平信号、2T的高电平信号以及2T的低电平信号。
将第一读时钟信号RDCKT1与第二读时钟信号RDCKT2输入至图8中的缓存输入时钟信号生成电路500中，且第一子生成电路501接收图9所示的第一读时钟信号RDCKT1，第二子生成电路502接收图9所示的第二读时钟信号RDCKT2，则可以生成图9所示的多个缓存输入时钟信号FIN0至FIN3，且缓存输入时钟信号FIN0至FIN3的有效脉冲依次交替，这里的有效脉冲指的是，缓存输入时钟信号FIN0至FIN3中的高电平信号。
在一些实施例中，如图8所示，第一子生成电路501包括相互串联的多个生成单元600；第二子生成电路502也包括相互串联的多个生成单元600；具体地，如图10所示，每个生成单元600包括第一输入端、第一输出端和第二输出端；
生成单元600的第一输出端连接串联的下一个生成单元600的第一输入端，最后一个生成单元600的第一输出端连接第一个生成单元600的第一输入端；如图8所示，第一个生成单元600的第一输出端连接第二个生成单元600的第一输入端，第二个生成单元600（即最后一个生成单元600）的第一输出端连接第一个生成单元600的第一输入端。
第一子生成电路501中的多个串联生成单元600的第二输出端用于依次输出第一缓存输入时钟信号（FIN0和FIN2）；
第二子生成电路502中的多个串联生成单元600的第二输出端用于依次输出第二缓存输入时钟信号（FIN1和FIN3）。
在一些实施例中，如图10所示，生成单元600还包括：第二输入端和第三输入端；
结合图10和图8，生成单元600的第二输入端用于接收第一读时钟信号RDCKT1或第二读时钟信号RDCKT2；
其中，第一子生成电路501中的生成单元600的第二输入端用于接收第一读时钟信号RDCKT1，第二子生成电路502中的生成单元600的第二输入端用于接收第二读时钟信号RDCKT2。
生成单元600的第三输入端用于接收第三读时钟信号RDCKT3或第四读时钟信号RDCKT4；第三读时钟信号RDCKT3为第一读时钟信号RDCKT1的第二延迟信号；第四读时钟信号RDCKT4为第二读时钟信号RDCKT2的第三延迟信号；如图8所示，第一读时钟信号RDCKT1可以经过偶数个非门产生第三读时钟信号RDCKT3。第二读时钟信号RDCKT2可以经过偶数个非门产生第四读时钟信号RDCKT4。
如图8所示，第一子生成电路501中的生成单元600具体用于基于第一读时钟信号RDCKT1和第三时钟信号RDCKT3，输出第一缓存输入时钟信号，即依次输出FIN0和FIN2。第二子生成电路502中的生成单元600具体用于基于第二读时钟信号RDCKT2和第四时钟信号RDCKT4，输出第二缓存输入时钟信号，即依次输出FIN1和FIN3。
并且，FIN0、FIN1、FIN2和FIN3的波形图如图9所示。
在一些实施例中，第一读时钟信号RDCKT1和第二时钟信号RDCKT2可以基于读命令（READ）产生，读命令用于指示从存储阵列中读出一笔数据。
在一些实施例中，如图11所示，生成单元600还包括：触发器（Trigger，T）601、第三与非门602以及第二非门603；
生成单元600的第一输入端为触发器601的第一输入端；
生成单元600的第二输入端为触发器601的第二输入端；
生成单元600的第一输出端为触发器601的第一输出端；
生成单元600的第三输入端和触发器601的第一输出端，分别连接至第三与非门602的输入端；
第三与非门602的输出端与第二非门603连接，其中，第二非门603的输出端为生成单元600的第二输出端。
下面介绍生成单元600的使用过程，且以生成单元600为第一子生成电路501中的生成单元600为例进行说明。
触发器601在第二输入端接收第一读时钟信号RDCKT1，在第一读时钟信号RDCKT1的一个上升沿处，触发器601用于将其第一输入端接收的LAT<M-1>传输至第一输出端处，并在第一输出端输出数据LAT<M>。
第三与非门602的第一输入端为生成单元600的第三输入端，用于接收第三读时钟信号RDCKT3，并且在第三读时钟信号RDCKT3的一个上升沿处输出数据LAT<M>的反相信号。
第二非门603接收数据LAT<M>的反相信号并输出FIN<M>，FIN<M>为一个将数据LAT<M>持续输出2T时间的信号。
图12为缓存输入时钟信号生成电路500的一个示意图。
图13为缓存输入时钟信号生成电路500的另一个示意图。
图14为图13中的缓存输入时钟信号生成电路500接收的第一读时钟信号RDCKT1、第二读时钟信号RDCKT2的波形图，以及生成的多个缓存信号FIN0至FIN15。
其中，多个缓存信号FIN0至FIN15中的FIN0至FIN3为缓存输入时钟信号FIN，其他的缓存信号FIN4至FIN15，是为了间隔这一组缓存输入时钟信号FIN与下一组缓存输入时钟信号FIN的输入时间，避免这一组数据还来不及被写入至缓冲器组中，下一组数据就已经到来。
在一些实施例中，如图12、图13所示，触发器601还包括控制端，控制端用于接收置位信号以置位“触发器601，即将触发器601置“1”。
例如，在使用图12所示的缓存输入时钟信号生成电路500时，需要对第一子生成电路501和第二子生成电路502的最后一个生成单元均进行置位，使得最后一个生成单元的第一输出端输出数据“1”，即第一个生成单元的第一输入端接收数据“1”。
如图12所示，当第一个生成单元接收到第一读时钟信号RDCKT1时，在第一读时钟信号RDCKT1的上升沿信号的触发下，第一个生成单元中的数据“1”传输到最后一个生成单元中。
例如，在使用图13所示的缓存输入时钟信号生成电路500时，需要对第一子生成电路501和第二子生成电路502的最后一个生成单元均进行置位，使得最后一个生成单元输出数据“1”，即第一个生成单元接收数据“1”。
当第一个生成单元接收到第一读时钟信号RDCKT1时，在第一读时钟信号RDCKT1的上升沿信号的触发下，第一个生成单元中的数据“1”传输到下一个生成单元中，如此依次进行。
在一些实施例中，如图15所示，缓冲器组700包括：
多个缓冲器701；
多个缓冲器701，用于在接收到每个缓存输入时钟信号FIN0至FIN3时，缓存对应的数据。
缓冲器组700对应接收选择电路输出的一组数据。此时，缓冲器组可以包括四个缓冲器701，每个缓冲器组700的第一个缓冲器701在接收FIN0信号时，将对应接收的一组数据中的第一位数据进行缓存。每个缓冲器组700的第二个缓冲器701在接收FIN1信号时，将对应接收的一组数据中的第二位数据进行缓存。每个缓冲器组700的第三个缓冲器701在接收FIN2信号时，将对应接收的一组数据中的第三位数据进行缓存。每个缓冲器组700的第四个缓冲器701在接收FIN3信号时，将对应接收的一组数据中的第四位数据进行缓存。
在一些实施例中，如图16所示，缓冲器701包括：串联的存储子单元7011和输出器7012；
存储子单元7011用于在接收到缓存输入时钟信号FIN，（FIN0至FIN3中的一个）时，缓存对应的数据；
存储子单元7011包括一个传输门和一个反相器，在缓存输入时钟信号FIN为高电平信号时，该传输门导通。在上述实施例中，如图3a所示的选择电路100可以输出一组数据（例如“1010”）的反相信号（例如“0101”），该一组数据的反相信号（例如“0101”）中的一位数据（例如第一位“0”）从传输门的输入端被传输至传输门的输出端，然后通过反相器，在反相器的输出端输出该一位数据（第一位“0”）的反相信号“1”，即该一组数据“1010”中的第一位数据“1”。从而可以认为，该一组数据中的一位被锁存在了缓冲器701中。
在一些实施例中，选择电路可以输出一组数据，该一组数据中的一位从传输门的输入端被传输至传输门的输出端，此时存储子单元7011可以不包括反相器，该一组数据中的一位也可以被锁存在缓冲器701中。
存储子单元7011连接输出器7012，输出器7012用于在缓存输出时钟信号FOUT，（FOUT0至FOUT15中的一个）的作用下，控制输出数据的时间。其中，FIN与FINB为一对反相信号，FOUT与FOUTB为一对反相信号。
本公开实施例中，利用缓存输入时钟信号FIN0至FIN3控制数据输入缓冲器中的时间，利用缓存输出时钟信号FOUT控制数据输出缓冲器中的时间，从而实现数据FIFO（先进先出，First In First Out），解决数据的异步问题。
图17示出了多个选择电路100与多个缓冲器组700一一对应连接的示意图。
四条数据总线（BUS<1>至BUS<3>），分别用于传输一组数据；
四个选择电路100，每个选择电路100包括四个数据输入端和四个选择信号端。每个选择电路100的四个数据输入端分别一一对应连接四条数据总线（BUS<1>至BUS<3>）；不同的选择电路100中的同一数据输入端对应连接的数据总线BUS不同，选择电路100用于根据选择信号端接收的选择信号（SIG0至SIG3），在对应的选择信号有效的情况下（例如，为高电平的情况下），输出四条数据总线（BUS<1>至BUS<3>）中的一条数据总线BUS上传输的一组数据。
四个缓冲器组700，每个缓冲器组包括四个缓冲器701。四个缓冲器组分别一一对应连接四个选择电路100。每个缓冲器组700用于在同一时段内缓存每个选择电路100输出的一组数据，并按照一定的顺序输出至外部电路中。
下面进行详细说明：
例如，当第四选择信号SIG3为高电平信号，其他的选择信号为低电平信号时，对于第一个选择电路100（左上），其将第三选择信号SIG3对应的数据总线Bus<4>中所传输的一组数据，在缓存输入时钟信号FIN<0>至FIN<3>的依次作用下，将数据总线Bus<4>中传输的四位数据分别缓存至第一个存储子单元至第四个存储子单元中。
同理，对于第二个选择电路100（左下），其将第四选择信号SIG3对应的数据总线Bus<3>中所传输的一组数据，在缓存输入时钟信号FIN<0>至FIN<3>的依次作用下，将数据总线Bus<3>中传输的四位数据分别缓存至第五个存储子单元至第八个存储子单元中。
对于第三个选择电路100（右上），其将第四选择信号SIG3对应的数据总线Bus<2>中所传输的一组数据，在缓存输入时钟信号FIN<0>至FIN<3>的依次作用下，将数据总线Bus<2>中传输的四位数据分别缓存至第九个存储子单元至第十二个存储子单元中。
对于第四个选择电路100（右下），其将第四选择信号SIG3对应的数据总线Bus<1>中所传输的一组数据，在缓存输入时钟信号FIN<0>至FIN<3>的依次作用下，将数据总线Bus<1>中传输的四位数据分别缓存至第十三个存储子单元至第十六个存储子单元中。
然后在缓存输出时钟信号FOUT<0>至FOUT<15>的作用下，在一些实施例中，缓存输出时钟信号FOUT<0>至FOUT<15>是分时依次有效的，故可以向外部电路连续输出一组数据，且该数据的顺序为Bus<4>中传输的一组数据、Bus<3>中传输的一组数据、Bus<2>中传输的一组数据以及Bus<1>中传输的一组数据。如此，实现了FIFO异步缓存数据的功能。其中，BL0至BL15指的是产生的新的连续数据的第一位至第十六位。
在一些实施例中，改变连续数据的顺序可以在将从存储单元中读取128比特数据，并将该128比特数据压缩成64比特数据时进行。可以通过两次分别加入第一顺序信号CA<2>和第二顺序信号CA<3>，可以改变连续数据中数据的顺序。但是采用将第一顺序信号CA<2>或者第二顺序信号CA<3>传输到每个存储体组（BG，Bankgroup）做连续数据的顺序改变的方法时，会多占用外围电路中的金属走线以及面积，产生多余的功耗。
考虑到DQ的设置较为集中，本公开实施例中，在DQ处集中进行连续数据的顺序改变，即在DQ处一次加入选择信号SIG，可以减少占用外围电路中的金属走线以及面积，从而减少功耗。
本公开实施例设计的缓存输入时钟信号生成电路，在最后一个读命令操作后，FIN0至FIN3均为低电平信号，从而可以关闭缓冲器组，减少缓冲器组产生的功耗。
本公开实施例中写入缓冲器组的数据窗口为2T，即使用4根数据总线就可以输出长度为16的一笔连续数据。
本公开实施例还提供一种存储器，包括如上述实施例任一所述的数据处理电路。
存储器可以包括但不限于NAND闪存（NAND Flash Memory）、垂直NAND闪存（Vertical NAND Flash Memory）、NOR闪存（NOR Flash Memory）、动态随机存储器（DynamicRandom Access Memory，DRAM）、铁电随机存储器（Ferroelectric Random Access Memory，FRAM）、磁性随机存储器（Magnetoresistive Random Access Memory，MRAM）、相变随机存储器（Phase Change Random Access Memory，PCRAM）、阻变随机存储器（Resistive RandomAccess Memory，RRAM）、纳米随机存储器（Nano Random Access Memory，NRAM）等。
应理解，说明书通篇中提到的“一些实施例”、“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
以上所述，仅为本公开的实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。

Claims (15)

1.一种数据处理电路，其特征在于，包括：
多条数据总线，分别用于传输一组数据；
多个选择电路，包括多个数据输入端和至少一个选择信号端；其中，每个所述选择电路的多个数据输入端分别一一对应连接所述多条数据总线；不同的所述选择电路中在物理顺序上相同的所述数据输入端为同一所述数据输入端，且同一所述数据输入端一一对应连接的所述数据总线不同；所述选择电路用于根据所述选择信号端接收的选择信号，输出所述多条数据总线中一条数据总线上传输的一组所述数据；
其中，多个所述选择电路的同一所述数据输入端对应连接的多条所述数据总线，构成所述数据总线的全部集合，且该多条所述数据总线传输的各组所述数据，按照指定的顺序输出；
多个缓冲器组，分别一一对应连接所述多个选择电路；每个所述缓冲器组用于在同一时段内缓存每个所述选择电路输出的一组所述数据。
2.根据权利要求1所述的数据处理电路，其特征在于，同一所述选择电路中的不同数据输入端一一对应连接的所述数据总线不同。
3.根据权利要求2所述的数据处理电路，其特征在于，所述多个选择电路的每个同一所述数据输入端对应连接的所述数据总线依次顺移一位。
4.根据权利要求1所述的数据处理电路，其特征在于，所述选择电路包括：多个第一与非门、多个第二与非门以及或非门；
所述多个第一与非门的输出端两两连接所述第二与非门的输入端；所述第二与非门的输出端连接所述或非门；其中，
所述多个第一与非门的第一输入端分别作为所述数据输入端，与所述多条数据总线连接；
所述多个第一与非门的第二输入端分别作为所述选择信号端，用于接收所述选择信号；
所述或非门的输出端，用于输出处于有效状态的选择信号所连接的所述第一与非门对应连接的数据总线所传输的一组所述数据的反相信号。
5.根据权利要求1所述的数据处理电路，其特征在于，所述选择电路包括：
多选一数据选择器；
所述多选一数据选择器的多个输入端为多个所述数据输入端；所述多选一数据选择器的控制端用于接收至少一个所述选择信号。
6.根据权利要求1所述的数据处理电路，其特征在于，所述选择电路包括：多个第三与非门以及第一与门；
所述多个第三与非门的输出端连接所述与门的输入端；其中，
所述多个第三与非门的第一输入端分别作为所述数据输入端，与所述多条数据总线连接；
所述多个第三与非门的第二输入端分别作为选择信号端，用于接收所述选择信号；
所述第一与门的输出端，用于输出处于有效状态的选择信号所连接的所述第三与非门对应连接的数据总线所传输的一组所述数据的反相信号。
7.根据权利要求1至6任一所述的数据处理电路，其特征在于，还包括：
选择信号生成电路；
所述选择信号生成电路与所述选择电路连接，所述选择信号生成电路用于生成所述选择信号；
所述选择信号生成电路包括：多个第二与门和多个第一非门；
所述第一非门的输入端用于接收第一顺序信号或第二顺序信号并生成所述第一顺序信号的反相信号或所述第二顺序信号的反相信号；
所述第二与门的第一输入端用于接收第一顺序信号或所述第一顺序信号的反相信号；所述第二与门的第二输入端用于接收第二顺序信号或所述第二顺序信号的反相信号；所述第二与门用于根据所述第一输入端与所述第二输入端接收到的信号输出多个所述选择信号。
8.根据权利要求7所述的数据处理电路，其特征在于，所述选择信号用于指示不同所述选择电路选择并输出同一数据输入端连接的所述数据总线中所传输的一组数据。
9.根据权利要求7所述的数据处理电路，其特征在于，还包括：
缓存输入时钟信号生成电路；
所述缓存输入时钟信号生成电路与所述缓冲器组连接，所述缓存输入时钟信号生成电路用于向所述缓冲器组依次输入多个缓存输入时钟信号；
每个所述缓冲器组用于在接收到所述多个缓存输入时钟信号时，缓存对应的一组所述数据。
10.根据权利要求9所述的数据处理电路，其特征在于，所述缓存输入时钟信号生成电路包括；
第一子生成电路以及第二子生成电路；
所述第一子生成电路用于接收第一读时钟信号并输出多个第一缓存输入时钟信号；其中，每个所述第一缓存输入时钟包括一个有效脉冲；
所述第二子生成电路用于接收第二读时钟信号并输出多个第二缓存输入时钟；其中，每个所述第二缓存输入时钟信号包括一个有效脉冲；
每个所述第一缓存输入时钟信号与所述第二缓存输入时钟信号的有效脉冲依次交替；其中，所述缓存输入时钟信号包括所述第一缓存输入时钟信号和所述第二缓存输入时钟信号。
11.根据权利要求10所述的数据处理电路，其特征在于，所述第一子生成电路包括相互串联的多个生成单元；第二子生成电路也包括相互串联的多个所述生成单元；每个所述生成单元包括第一输入端、第一输出端和第二输出端；
所述生成单元的第一输出端连接串联的下一个所述生成单元的第一输入端，最后一个所述生成单元的第一输出端连接第一个所述生成单元的第一输入端；
所述第一子生成电路中的多个串联所述生成单元的第二输出端用于依次输出所述第一缓存输入时钟信号；
所述第二子生成电路中的多个串联所述生成单元的第二输出端用于依次输出所述第二缓存输入时钟信号。
12.根据权利要求11所述的数据处理电路，其特征在于，所述生成单元还包括：第二输入端和第三输入端；
所述生成单元的所述第二输入端用于接收所述第一读时钟信号或所述第二读时钟信号；
所述生成单元的所述第三输入端用于接收第三读时钟信号或第四读时钟信号；所述第三读时钟信号为所述第一读时钟信号的第二延迟信号；所述第四读时钟信号为所述第二读时钟信号的第三延迟信号；
所述第一子生成电路中的所述生成单元具体用于基于所述第一读时钟信号和所述第三读时钟信号，输出所述第一缓存输入时钟信号；
所述第二子生成电路中的所述生成单元具体用于基于所述第二读时钟信号和所述第四读时钟信号，输出所述第二缓存输入时钟信号。
13.根据权利要求11所述的数据处理电路，其特征在于，所述生成单元还包括：触发器、第三与非门以及第二非门；
所述生成单元的第一输入端为所述触发器的第一输入端；
所述生成单元的第二输入端为所述触发器的第二输入端；
所述生成单元的第一输出端为所述触发器的第一输出端；
所述生成单元的第三输入端和所述触发器的第一输出端，分别连接至所述第三与非门的输入端；
所述第三与非门的输出端与所述第二非门连接，其中，所述第二非门的输出端为所述生成单元的所述第二输出端。
14.根据权利要求9所述的数据处理电路，其特征在于，所述缓冲器组包括：
多个缓冲器；
所述多个缓冲器，用于在接收到每个所述缓存输入时钟信号时，缓存对应的所述数据；
所述缓冲器包括：串联的存储子单元和输出器；
所述存储子单元用于在接收到所述缓存输入时钟信号时，缓存对应的所述数据；所述输出器用于在缓存输出时钟信号的作用下，控制输出所述数据的时间。
15.一种存储器，包括如权利要求1至14任一所述的数据处理电路。
CN202310875741.3A 2023-07-17 2023-07-17 数据处理电路及存储器 Active CN116597878B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310875741.3A CN116597878B (zh) 2023-07-17 2023-07-17 数据处理电路及存储器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310875741.3A CN116597878B (zh) 2023-07-17 2023-07-17 数据处理电路及存储器

Publications (2)

Publication Number Publication Date
CN116597878A CN116597878A (zh) 2023-08-15
CN116597878B true CN116597878B (zh) 2023-12-01

Family

ID=87594103

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310875741.3A Active CN116597878B (zh) 2023-07-17 2023-07-17 数据处理电路及存储器

Country Status (1)

Country Link
CN (1) CN116597878B (zh)

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4314331A (en) * 1978-12-11 1982-02-02 Honeywell Information Systems Inc. Cache unit information replacement apparatus
US4573173A (en) * 1983-06-06 1986-02-25 Nitsuko Limited Clock synchronization device in data transmission system
DE4023002A1 (de) * 1989-09-26 1991-04-25 Mitsubishi Electric Corp Speicher-ic mit parallel-serieller ausgabekonvertierungsfunktion und steuerungsverfahren fuer diesen
US5202853A (en) * 1989-06-13 1993-04-13 Samsung Electronics Co., Ltd. Circuit for performing a parallel write test of a wide multiple byte for use in a semiconductor memory device
US7047340B1 (en) * 1998-10-12 2006-05-16 Oce Printing Systems Gmbh Databus and method for the communication of two assemblies by means of such a databus
JP2006221348A (ja) * 2005-02-09 2006-08-24 Matsushita Electric Ind Co Ltd シリアルデータ転送装置およびシリアル転送システム
CN101071637A (zh) * 2006-05-12 2007-11-14 海力士半导体有限公司 闪存器件及其数据i/o操作方法
CN101553876A (zh) * 2006-11-27 2009-10-07 莫塞德技术公司 非易失性存储器串行核心体系结构
CN106992770A (zh) * 2016-01-21 2017-07-28 华为技术有限公司 时钟电路及其传输时钟信号的方法
US10804919B1 (en) * 2019-09-24 2020-10-13 Microsoft Technology Licensing, Llc Dynamic sequential approximation register (SAR) analog-to-digital converter (ADC) (SAR-ADC) clock delay calibration systems and methods
CN114816268A (zh) * 2022-05-31 2022-07-29 长鑫存储技术有限公司 数据处理电路、方法及半导体存储器
CN116030853A (zh) * 2023-03-28 2023-04-28 长鑫存储技术有限公司 列控制电路以及存储装置
CN116052737A (zh) * 2023-03-28 2023-05-02 长鑫存储技术有限公司 列控制电路以及存储装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000067577A (ja) * 1998-06-10 2000-03-03 Mitsubishi Electric Corp 同期型半導体記憶装置
KR102140117B1 (ko) * 2013-06-18 2020-08-12 에스케이하이닉스 주식회사 클럭 위상 조절 회로 및 이를 포함하는 반도체 장치

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4314331A (en) * 1978-12-11 1982-02-02 Honeywell Information Systems Inc. Cache unit information replacement apparatus
US4573173A (en) * 1983-06-06 1986-02-25 Nitsuko Limited Clock synchronization device in data transmission system
US5202853A (en) * 1989-06-13 1993-04-13 Samsung Electronics Co., Ltd. Circuit for performing a parallel write test of a wide multiple byte for use in a semiconductor memory device
DE4023002A1 (de) * 1989-09-26 1991-04-25 Mitsubishi Electric Corp Speicher-ic mit parallel-serieller ausgabekonvertierungsfunktion und steuerungsverfahren fuer diesen
US7047340B1 (en) * 1998-10-12 2006-05-16 Oce Printing Systems Gmbh Databus and method for the communication of two assemblies by means of such a databus
JP2006221348A (ja) * 2005-02-09 2006-08-24 Matsushita Electric Ind Co Ltd シリアルデータ転送装置およびシリアル転送システム
CN101071637A (zh) * 2006-05-12 2007-11-14 海力士半导体有限公司 闪存器件及其数据i/o操作方法
CN101553876A (zh) * 2006-11-27 2009-10-07 莫塞德技术公司 非易失性存储器串行核心体系结构
CN106992770A (zh) * 2016-01-21 2017-07-28 华为技术有限公司 时钟电路及其传输时钟信号的方法
US10804919B1 (en) * 2019-09-24 2020-10-13 Microsoft Technology Licensing, Llc Dynamic sequential approximation register (SAR) analog-to-digital converter (ADC) (SAR-ADC) clock delay calibration systems and methods
CN114816268A (zh) * 2022-05-31 2022-07-29 长鑫存储技术有限公司 数据处理电路、方法及半导体存储器
CN116030853A (zh) * 2023-03-28 2023-04-28 长鑫存储技术有限公司 列控制电路以及存储装置
CN116052737A (zh) * 2023-03-28 2023-05-02 长鑫存储技术有限公司 列控制电路以及存储装置

Also Published As

Publication number Publication date
CN116597878A (zh) 2023-08-15

Similar Documents

Publication Publication Date Title
JP7240452B2 (ja) 不揮発性メモリの複数区画の同時アクセスのための装置及び方法
US5261068A (en) Dual path memory retrieval system for an interleaved dynamic RAM memory unit
JP2740063B2 (ja) 半導体記憶装置
KR101370691B1 (ko) 데이지 체인 캐스케이딩 장치
JP5261803B2 (ja) 不揮発性メモリ用の高速ファンアウトシステムアーキテクチャおよび入出力回路
JP2001168708A (ja) 論理回路
CN110390974B (zh) 半导体器件
KR20020086542A (ko) 비정렬 접근을 지원하는 메모리 장치
KR102427896B1 (ko) 반도체장치
US11133054B2 (en) Semiconductor devices performing for column operation
CN111312308B (zh) 半导体器件和包括其的半导体系统
US5710550A (en) Apparatus for programmable signal switching
US7830712B2 (en) Non-volatile memory apparatus for controlling page buffer and controlling method thereof
TWI787255B (zh) 資料控制電路以及包括其的半導體記憶裝置和半導體系統
CN110931061B (zh) 半导体器件
US11495286B2 (en) Semiconductor devices
CN111105823A (zh) 半导体器件
US6198667B1 (en) Plural memory banks device that can simultaneously read from or write to all of the memory banks during testing
CN116597878B (zh) 数据处理电路及存储器
KR20170126270A (ko) 데이터 출력 회로 및 그를 포함하는 반도체 메모리 장치
JP4708723B2 (ja) 半導体記憶装置
CN110970070B (zh) 半导体器件
JP2001229688A (ja) メモリアプリケーション用のハイブリッドデータｉ／ｏ
US5790048A (en) Crosspoint switch with bank-switched memory
CN107093447B (zh) 存储器装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant