KR20150038825A - 반도체 집적회로 - Google Patents

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KR20150038825A KR20130116686A KR20130116686A KR20150038825A KR 20150038825 A KR20150038825 A KR 20150038825A KR 20130116686 A KR20130116686 A KR 20130116686A KR 20130116686 A KR20130116686 A KR 20130116686A KR 20150038825 A KR20150038825 A KR 20150038825A
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Abstract

본 기술은 복수의 메모리 블록; 및 서브 채널 설정 여부에 따라 상기 복수의 메모리 블록 중에서 일부를 제 1 서브 채널로, 그리고 상기 복수의 메모리 블록 중에서 상기 일부를 제외한 나머지를 제 2 서브 채널로서 독립적으로 동작시키도록 구성된 커맨드 처리 블록을 포함할 수 있다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 회로에 관한 것으로서, 특히 반도체 집적회로에 관한 것이다.
반도체 집적회로는 랜덤 억세스 타임을 줄이기 위하여 독립적인 어드레스/커맨드 및 데이터 버스를 가지는 복수의 채널 구조로 제조될 수 있다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 반도체 집적회로(1)는 2개의 채널(CH0, CH1)을 가지는 구성 예를 든 것이다.
두 채널은 동일하게 구성될 수 있으며, 채널(CH0)은 복수의 메모리 블록 예를 들어, 복수의 메모리 뱅크(이하, 뱅크)(B0 - B15), 입/출력 어레이(I/O Array)(10, 20), 커맨드 처리 블록(30), 데이터 버스(40) 및 커맨드 버스(50)를 포함한다.
입/출력 어레이(10)는 데이터 버스(40)를 통해 복수의 뱅크(B0 - B7)의 데이터 입출력(DQ0 - 63)을 처리한다.
입/출력 어레이(20)는 데이터 버스(40)를 통해 복수의 뱅크(B8 - B15)의 데이터 입출력(DQ64 - 127)을 처리한다.
커맨드 처리 블록(30)은 외부 커맨드에 응답하여 커맨드 버스(50)를 통해 복수의 뱅크(B0 - B15)의 리드/라이트 동작을 제어한다.
종래의 기술에 따른 반도체 집적회로(1)는 버스트 랭스가 4(BL =4)인 경우, 액티브 라이트/리드 프리차지 방식의 동작에서는 서로 다른 뱅크를 순차적으로 억세스하기 위해서는 tRRD(Row to Row Delay) 규격에 맞도록 3tCK의 타이밍 마진이 필요하다.
따라서 도 2와 같이, 서로 다른 뱅크의 데이터 출력을 위해서는 필연적으로 3tCK의 갭(Gap)이 존재하게 되고, 결국 대역폭의 손실을 초래하게 된다.
상술한 바와 같이, 종래의 기술에 따른 반도체 집적회로(1)는 복수의 메모리 뱅크(B0 - B7)와 복수의 메모리 뱅크(B8 - B15) 간에 공유되는 입/출력 라인의 증가에 따른 배치가 어렵다.
그리고 서로 다른 뱅크의 데이터 출력 시 tRRD 규격을 맞추기 위하여 타이밍 마진이 감소하며 대역폭(Bandwidth)의 손실을 초래하는 문제가 있다.
본 발명의 실시예는 레이아웃이 용이하고, 타이밍 마진을 증가시킬 수 있는 반도체 집적회로를 제공한다.
본 발명의 실시예는 복수의 메모리 블록; 및 서브 채널 설정 여부에 따라 상기 복수의 메모리 블록 중에서 일부를 제 1 서브 채널로, 그리고 상기 복수의 메모리 블록 중에서 상기 일부를 제외한 나머지를 제 2 서브 채널로서 독립적으로 동작시키도록 구성된 커맨드 처리 블록을 포함할 수 있다.
본 발명의 실시예는 복수의 메모리 블록을 갖는 제 1 서브 채널; 복수의 메모리 블록을 갖는 제 2 서브 채널; 및 서브 채널 설정 신호에 응답하여 상기 제 1 서브 채널의 복수의 메모리 블록과 상기 제 2 서브 채널의 복수의 메모리 블록을 하나의 채널로 인식하거나, 독립적인 채널로 인식하여 라이트/리드 동작을 제어하도록 구성되는 커맨드 처리 블록을 포함할 수 있다.
본 기술은 동작 성능을 개선하고, 레이아웃이 용이하며, 타이밍 마진을 증가시킬 수 있다.
도 1은 종래의 기술에 따른 반도체 집적회로(1)의 레이아웃도,
도 2는 도 1의 동작 타이밍도,
도 3은 본 발명의 실시예에 따른 반도체 집적회로(100)의 레이아웃도,
도 4는 도 3의 커맨드 처리 블록(200)의 내부 구성을 나타낸 블록도,
도 5는 도 3의 동작 타이밍도,
도 6은 본 발명의 다른 실시예에 따른 반도체 집적회로(101)의 레이아웃도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 집적회로(100)는 2개의 채널(CH0, CH1)을 가지는 구성 예를 든 것이다.
두 채널(CH0, CH1)은 동일하게 구성될 수 있다.
두 채널(CH0, CH1)은 각각 서브 채널을 가질 수 있다.
채널(CH0)은 제 1 서브 채널(CHA)과 제 2 서브 채널(CHB)을 포함할 수 있다.
제 1 서브 채널(CHA)은 복수의 메모리 뱅크(이하, 뱅크)(B0 - B7), 제 1 서브 채널 입/출력 어레이(I/O Array)(300) 및 데이터 버스(501)를 포함할 수 있다.
제 2 서브 채널(CHB)은 복수의 뱅크(B0 - B7), 제 2 서브 채널 입/출력 어레이(400) 및 데이터 버스(502)를 포함할 수 있다.
제 1 서브 채널 입/출력 어레이(300)는 데이터 버스(501)를 통해 제 1 서브 채널(CHA)의 복수의 뱅크(B0 - B7)의 데이터 입출력(DQ0 - 63)을 처리하도록 구성될 수 있다.
제 2 서브 채널 입/출력 어레이(400)는 데이터 버스(502)를 통해 제 2 서브 채널(CHB)의 복수의 뱅크(B0 - B7)의 데이터 입출력(DQ0 - 63)을 처리하도록 구성될 수 있다.
데이터 버스(501)는 제 1 서브 채널(CHA)에 종속될 수 있다.
데이터 버스(502)는 제 2 서브 채널(CHB)에 종속될 수 있다.
제 1 서브 채널(CHA)과 제 2 서브 채널(CHB)은 커맨드 처리 블록(200)을 공유할 수 있다.
커맨드 처리 블록(200)은 커맨드(CMD) 및 서브 채널 설정 여부에 따라 제 1 서브 채널(CHA)의 복수의 뱅크(B0 - B7)와 제 2 서브 채널(CHB)의 복수의 뱅크(B0 - B7)의 리드/라이트 동작을 제어하도록 구성될 수 있다.
도 4에 도시된 바와 같이, 커맨드 처리 블록(200)은 커맨드 디코더(210), 모드 레지스터(220), 서브 채널 선택부(230), 라이트 제어부(240) 및 리드 제어부(250)를 포함할 수 있다.
커맨드 디코더(210)는 커맨드(CMD)를 디코딩하여 출력하도록 구성될 수 있다.
모드 레지스터(220)는 서브 채널 설정 여부를 결정하는 서브 채널 설정 신호(SC_OFF)를 출력하도록 구성될 수 있다.
이때 서브 채널 설정 신호(SC_OFF)는 외부 제어에 따라 가변될 수 있다.
서브 채널 선택부(230)는 커맨드 디코더(210)의 출력 및 어드레스(BA)에 따라 생성한 뱅크 선택 신호(BKA, BKB)를 서브 채널 설정 신호(SC_OFF)와 조합하여 서브 채널 선택 신호(ASEL, BSEL)를 생성하도록 구성될 수 있다.
이때 어드레스(BA)는 어드레스 신호 비트를 추가하여 사용할 수 있다. 예를 들어, 어드레스 신호 중에서 뱅크 어드레스 관련된 신호 비트를 추가하여 사용할 수 있다.
서브 채널 선택부(230)는 서브 채널 설정 신호(SC_OFF)가 하이 레벨 즉, 반도체 집적회로(100)를 노멀 모드 즉, 서브 채널을 사용하지 않는 모드로 동작시키는 경우에는 뱅크 선택 신호(BKA, BKB)와 상관없이 서브 채널 선택 신호(ASEL, BSEL)를 모두 활성화시킨다.
서브 채널 선택부(230)는 서브 채널 설정 신호(SC_OFF)가 로우 레벨 즉, 반도체 집적회로(100)를 서브 채널 모드로 동작시키는 경우에는 활성화된 뱅크 선택 신호(BKA, BKB)에 해당하는 서브 채널 선택 신호(ASEL, BSEL)를 선택적으로 활성화시킨다.
서브 채널 선택부(230)는 뱅크 선택부(231) 및 로직 게이트들(232, 233)를 포함할 수 있다.
뱅크 선택부(231)는 커맨드 디코더(210)의 출력 및 어드레스(BA)에 응답하여 뱅크 선택 신호(BKA, BKB)를 생성하도록 구성될 수 있다.
로직 게이트들(232, 233)은 뱅크 선택 신호(BKA, BKB)와 서브 채널 설정 신호(SC_OFF)를 논리합하여 서브 채널 선택 신호(ASEL, BSEL)를 생성하도록 구성될 수 있다.
라이트 제어부(240)는 커맨드 디코더(210)의 출력 및 서브 채널 선택 신호(ASEL, BSEL)에 응답하여 제 1 서브 채널(CHA) 라이트 제어 신호(WC_A) 또는 제 2 서브 채널(CHB) 라이트 제어 신호(WC_B)를 생성하도록 구성될 수 있다.
제 1 서브 채널 라이트 제어 신호(WC_A)는 제 1 서브 채널(CHA)의 복수의 뱅크(B0 - B7)의 라이트 동작을 제어하기 위한 신호가 될 수 있다.
제 2 서브 채널 라이트 제어 신호(WC_B)는 제 2 서브 채널(CHB)의 복수의 뱅크(B0 - B7)의 라이트 동작을 제어하기 위한 신호가 될 수 있다.
리드 제어부(250)는 커맨드 디코더(210)의 출력 및 서브 채널 선택 신호(ASEL, BSEL)에 응답하여 제 1 서브 채널(CHA) 리드 제어 신호(RC_A) 또는 제 2 서브 채널(CHB) 리드 제어 신호(RC_B)를 생성하도록 구성될 수 있다.
제 1 서브 채널 리드 제어 신호(RC_A)는 제 1 서브 채널(CHA)의 복수의 뱅크(B0 - B7)의 리드 동작을 제어하기 위한 신호가 될 수 있다.
제 2 서브 채널 리드 제어 신호(RC_B)는 제 2 서브 채널(CHB)의 복수의 뱅크(B0 - B7)의 리드 동작을 제어하기 위한 신호가 될 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 집적회로(100)의 동작을 도 5를 참조하여 설명하면 다음과 같다.
도 5는 버스트 랭스가 8(BL = 8)인 경우의 반도체 집적회로(100)의 동작을 나타낸 것이다.
로우 명령(Row Command) 즉, 액티브 명령(ACT)이 순차적으로 입력되고, 그에 따라 제 1 서브 채널(CHA)의 복수의 뱅크(B0 - B7)와 제 2 서브 채널(CHB)의 복수의 뱅크(B0 - B7)가 인터리브(Interleave) 방식으로 하나씩 번갈아 가며 로우 액티브될 수 있다.
즉, CHA/B0, CHB/B0, ... CHA/B7, CHB/B7과 같은 순서로 로우 액티브될 수 있다.
액티브 명령(ACT) 이후에 라이트 또는 리드 명령이 입력됨에 따라 로우 액티브된 순서대로 제 1 서브 채널(CHA)의 복수의 뱅크(B0 - B7)와 제 2 서브 채널(CHB)의 복수의 뱅크(B0 - B7)로부터 데이터(D0 - D7)의 라이트 또는 리드가 타이밍 갭 없이(Gapless) 이루어질 수 있다.
제 1 서브 채널(CHA)의 복수의 뱅크(B0 - B7)와 제 2 서브 채널(CHB)의 복수의 뱅크(B0 - B7) 각각에서 64DQ에 해당하는 데이터 라이트 또는 리드가 이루어질 수 있다.
본 발명의 실시예는 하나의 채널(CH0) 내에서 제 1 서브 채널(CHA)과 제 2 서브 채널(CHB)을 인터리브 방식으로 동작시킬 수 있다.
따라서 제 1 서브 채널(CHA)과 제 2 서브 채널(CHB) 사이의 tRRD는 tRRDS(2tCK)가 적용될 수 있고, 동일한 서브 채널 내에서의 tRRD는 tRRDL(3tCK 이상)가 적용될 수 있다.
이때 tRRDS는 기존 예를 들어, 도 2의 tRRD에 비해 짧은 Row to Row Delay Short를 의미하며, tRRDL은 도 2의 tRRD에 비해 긴 Row to Row Delay Long을 의미할 수 있다.
따라서 로우 액티브 간격을 줄일 수 있으므로 데이터 억세스간의 타이밍 갭이 발생하지 않게 되고, 결국 대역폭(Bandwidth) 손실을 방지할 수 있다.
도 6에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 집적회로(101)는 2개의 채널(CH0, CH1)을 가지는 구성 예를 든 것이다.
두 채널(CH0, CH1)은 동일하게 구성될 수 있다.
두 채널(CH0, CH1)은 각각 4개의 서브 채널을 가질 수 있다.
채널(CH0)은 제 1 내지 제 4 서브 채널(CHA0 - CHB1)을 포함할 수 있다.
제 1 서브 채널(CHA0)은 복수의 뱅크(B0 - B7), 제 1 서브 채널 입/출력 어레이(I/O Array)(301) 및 데이터 버스(501)를 포함할 수 있다.
제 2 서브 채널(CHA1)은 복수의 뱅크(B0 - B7), 제 2 서브 채널 입/출력 어레이(302) 및 데이터 버스(502)를 포함할 수 있다.
제 3 서브 채널(CHB0)은 복수의 뱅크(B0 - B7), 제 3 서브 채널 입/출력 어레이(401) 및 데이터 버스(503)를 포함할 수 있다.
제 4 서브 채널(CHB1)은 복수의 뱅크(B0 - B7), 제 4 서브 채널 입/출력 어레이(402) 및 데이터 버스(504)를 포함할 수 있다.
제 1 서브 채널 입/출력 어레이(301)는 데이터 버스(501)를 통해 제 1 서브 채널(CHA0)의 복수의 뱅크(B0 - B7)의 데이터 입출력(DQ0 - 31)을 처리하도록 구성될 수 있다.
제 2 서브 채널 입/출력 어레이(302)는 데이터 버스(502)를 통해 제 2 서브 채널(CHA1)의 복수의 뱅크(B0 - B7)의 데이터 입출력(DQ32 - 63)을 처리하도록 구성될 수 있다.
제 3 서브 채널 입/출력 어레이(401)는 데이터 버스(503)를 통해 제 3 서브 채널(CHB0)의 복수의 뱅크(B0 - B7)의 데이터 입출력(DQ0 - 31)을 처리하도록 구성될 수 있다.
제 4 서브 채널 입/출력 어레이(402)는 데이터 버스(504)를 통해 제 4 서브 채널(CHB1)의 복수의 뱅크(B0 - B7)의 데이터 입출력(DQ32 - 63)을 처리하도록 구성될 수 있다.
데이터 버스(501)는 제 1 서브 채널(CHA0)에 종속될 수 있다.
데이터 버스(502)는 제 2 서브 채널(CHA1)에 종속될 수 있다.
데이터 버스(503)는 제 3 서브 채널(CHB0)에 종속될 수 있다.
데이터 버스(504)는 제 4 서브 채널(CHB1)에 종속될 수 있다.
제 1 내지 제 4 서브 채널(CHA0 - CHB1)은 커맨드 처리 블록(201)을 공유할 수 있다.
커맨드 처리 블록(200)은 커맨드(CMD) 및 서브 채널 설정 여부에 따라 제 1 내지 제 4 서브 채널(CHA0 - CHB1) 각각의 복수의 뱅크(B0 - B7)의 리드/라이트 동작을 제어하도록 구성될 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (18)

  1. 복수의 메모리 블록; 및
    서브 채널 설정 여부에 따라 상기 복수의 메모리 블록 중에서 일부를 제 1 서브 채널로, 그리고 상기 복수의 메모리 블록 중에서 상기 일부를 제외한 나머지를 제 2 서브 채널로서 독립적으로 동작시키도록 구성된 커맨드 처리 블록을 포함하는 반도체 집적회로.
  2. 제 1 항에 있어서,
    상기 제 1 서브 채널과 상기 제 2 서브 채널은 각각 독립적인 데이터 버스, 독립적인 입/출력 어레이 및 독립적인 커맨드 버스를 갖는 반도체 집적회로.
  3. 제 1 항에 있어서,
    라이트/리드 동작에 따른 입/출력 데이터의 일부를 상기 제 1 서브 채널을 통해 처리하고, 상기 입/출력 데이터의 나머지를 상기 제 2 서브 채널을 통해 처리하도록 구성되는 반도체 집적회로.
  4. 제 1 항에 있어서,
    상기 반도체 집적회로는 액티브 명령에 응답하여 상기 제 1 서브 채널의 메모리 블록과 상기 제 2 서브 채널의 메모리 블록을 번갈아 가며 하나씩 액티브 시키도록 구성되는 반도체 집적회로.
  5. 제 1 항에 있어서,
    상기 커맨드 처리 블록은
    어드레스, 커맨드 및 서브 채널 설정 신호에 응답하여 상기 제 1 서브 채널과 상기 제 2 서브 채널을 하나의 채널로 인식하거나, 독립적인 채널로 인식하여 라이트/리드 동작을 제어하도록 구성되는 반도체 집적회로.
  6. 제 1 항에 있어서,
    상기 커맨드 처리 블록은
    커맨드를 디코딩하여 출력하도록 구성되는 커맨드 디코더,
    외부 제어에 따라 가변 가능한 서브 채널 설정 신호를 출력하도록 구성되는 모드 레지스터, 및
    상기 커맨드 디코더의 출력 및 어드레스에 따라 생성한 뱅크 선택 신호를 상기 서브 채널 설정 신호와 조합하여 서브 채널 선택 신호를 생성하도록 구성되는 서브 채널 선택부를 포함하는 반도체 집적회로.
  7. 제 6 항에 있어서,
    상기 서브 채널 선택부는
    상기 서브 채널 설정 신호가 상기 제 1 서브 채널과 상기 제 2 서브 채널을 하나의 채널로 정의하는 레벨을 갖는 경우에는, 상기 뱅크 선택 신호와 상관없이 상기 서브 채널 선택 신호를 모두 활성화시키도록 구성되는 반도체 집적회로.
  8. 제 6 항에 있어서,
    상기 서브 채널 선택부는
    상기 서브 채널 설정 신호가 상기 제 1 서브 채널과 상기 제 2 서브 채널을 독립적인 채널로 정의하는 레벨을 갖는 경우에는,
    상기 서브 채널 선택 신호를 상기 뱅크 선택 신호 중에서 활성화된 신호에 따라 선택적으로 활성화시키도록 구성되는 반도체 집적회로.
  9. 제 6 항에 있어서,
    상기 커맨드 디코더의 출력 및 상기 서브 채널 선택 신호에 응답하여 상기 제 1 서브 채널의 라이트 동작을 제어하기 위한 제 1 서브 채널 라이트 제어 신호 또는 상기 제 2 서브 채널의 라이트 동작을 제어하기 위한 제 2 서브 채널 라이트 제어 신호를 생성하도록 구성되는 라이트 제어부, 및
    상기 커맨드 디코더의 출력 및 상기 서브 채널 선택 신호에 응답하여 상기 제 1 서브 채널의 리드 동작을 제어하기 위한 제 1 서브 채널 리드 제어 신호 또는 상기 제 2 서브 채널의 리드 동작을 제어하기 위한 제 2 서브 채널 리드 제어 신호를 생성하도록 구성되는 리드 제어부를 더 포함하는 반도체 집적회로.
  10. 복수의 메모리 블록을 갖는 제 1 서브 채널;
    복수의 메모리 블록을 갖는 제 2 서브 채널; 및
    서브 채널 설정 신호에 응답하여 상기 제 1 서브 채널의 복수의 메모리 블록과 상기 제 2 서브 채널의 복수의 메모리 블록을 하나의 채널로 인식하거나, 독립적인 채널로 인식하여 라이트/리드 동작을 제어하도록 구성되는 커맨드 처리 블록을 포함하는 반도체 집적회로.
  11. 제 10 항에 있어서,
    상기 제 1 서브 채널과 상기 제 2 서브 채널은 각각 독립적인 데이터 버스, 독립적인 입/출력 어레이 및 독립적인 커맨드 버스를 갖는 반도체 집적회로.
  12. 제 10 항에 있어서,
    라이트/리드 동작에 따른 입/출력 데이터의 일부를 상기 제 1 서브 채널을 통해 처리하고, 상기 입/출력 데이터의 나머지를 상기 제 2 서브 채널을 통해 처리하도록 구성되는 반도체 집적회로.
  13. 제 10 항에 있어서,
    상기 반도체 집적회로는 액티브 명령에 응답하여 상기 제 1 서브 채널의 복수의 메모리 블록과 상기 제 2 서브 채널의 복수의 메모리 블록을 번갈아 가며 하나씩 액티브 시키도록 구성되는 반도체 집적회로.
  14. 제 10 항에 있어서,
    상기 커맨드 처리 블록은
    어드레스, 커맨드 및 상기 서브 채널 설정 신호에 응답하여 상기 제 1 서브 채널의 복수의 메모리 블록과 상기 제 2 서브 채널의 복수의 메모리 블록을 하나의 채널로 인식하거나, 독립적인 채널로 인식하여 라이트/리드 동작을 제어하도록 구성되는 반도체 집적회로.
  15. 제 10 항에 있어서,
    상기 커맨드 처리 블록은
    커맨드를 디코딩하여 출력하도록 구성되는 커맨드 디코더,
    외부 제어에 따라 가변 가능한 상기 서브 채널 설정 신호를 출력하도록 구성되는 모드 레지스터, 및
    상기 커맨드 디코더의 출력 및 어드레스에 따라 생성한 뱅크 선택 신호를 상기 서브 채널 설정 신호와 조합하여 서브 채널 선택 신호를 생성하도록 구성되는 서브 채널 선택부를 포함하는 반도체 집적회로.
  16. 제 15 항에 있어서,
    상기 서브 채널 선택부는
    상기 서브 채널 설정 신호가 상기 제 1 서브 채널의 복수의 메모리 블록과 상기 제 2 서브 채널의 복수의 메모리 블록을 하나의 채널로 정의하는 레벨을 갖는 경우에는, 상기 뱅크 선택 신호와 상관없이 상기 서브 채널 선택 신호를 모두 활성화시키도록 구성되는 반도체 집적회로.
  17. 제 15 항에 있어서,
    상기 서브 채널 선택부는
    상기 서브 채널 설정 신호가 상기 제 1 서브 채널의 복수의 메모리 블록과 상기 제 2 서브 채널의 복수의 메모리 블록을 독립적인 채널로 정의하는 레벨을 갖는 경우에는,
    상기 서브 채널 선택 신호를 상기 뱅크 선택 신호 중에서 활성화된 신호에 따라 선택적으로 활성화시키도록 구성되는 반도체 집적회로.
  18. 제 15 항에 있어서,
    상기 커맨드 디코더의 출력 및 상기 서브 채널 선택 신호에 응답하여 상기 제 1 서브 채널의 라이트 동작을 제어하기 위한 제 1 서브 채널 라이트 제어 신호 또는 상기 제 2 서브 채널의 라이트 동작을 제어하기 위한 제 2 서브 채널 라이트 제어 신호를 생성하도록 구성되는 라이트 제어부, 및
    상기 커맨드 디코더의 출력 및 상기 서브 채널 선택 신호에 응답하여 상기 제 1 서브 채널의 리드 동작을 제어하기 위한 제 1 서브 채널 리드 제어 신호 또는 상기 제 2 서브 채널의 리드 동작을 제어하기 위한 제 2 서브 채널 리드 제어 신호를 생성하도록 구성되는 리드 제어부를 더 포함하는 반도체 집적회로.
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