CN114207720B - 具有存储体分配的多端口非易失性存储器设备以及相关系统和方法 - Google Patents

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Abstract

一种非易失性存储器设备可以包括：串行端口，其包括：至少一个串行时钟输入；以及至少一个串行数据输入/输出(I/O)，其被配置为与至少一个串行时钟输入同步地接收命令、地址和写入数据。至少一个并行端口可以包括：多个命令地址输入，其被配置为以并行位的组接收命令和地址数据；以及多个单向数据输出，其被配置为在数据时钟信号的上升沿和下降沿并行地输出读取数据。多个存储体中的每一个可以包括非易失性存储器单元，并且能够被配置用于由串行端口或并行端口访问。当存储体被配置用于由串行端口访问时，存储体不能由至少一个并行端口访问。还公开了相关方法和系统。

Description

具有存储体分配的多端口非易失性存储器设备以及相关系统 和方法
相关申请
本申请是于2019年12月18日提交的序列号为16/719,493的美国非临时专利申请的国际申请，该美国非临时专利申请要求享有于2019年8月5日提交的序列号为62/882,932的美国临时专利申请的权益，所有上述申请通过引用以其整体并入本文。
技术领域
本公开总体上涉及非易失性存储器设备，并且更具体地涉及具有可以由多个异构端口访问的多个存储体(bank)的非易失性存储器设备。
背景技术
非易失性存储器(NVM)设备可以在断电时有利地存储数据。因此，NVM设备在便携式和工业设备中享有广泛的应用。一种这样的应用可以作为汽车或其他运输设备中的存储器。
常规的NVM设备的缺点可能是访问速度，尤其是读取数据速率。常规的NVM设备典型地制造有串行数据接口，这可能限制可以从NVM设备读取数据的总体速率。
附图说明
图1A至图1C是示出根据实施例的非易失性存储器(NVM)设备和数据访问操作的图。
图2是示出根据实施例的具有多个管芯(dice)的NVM设备的图。
图3A至图3C是示出根据实施例的具有可以经由串行和并行端口同时访问的多个存储体的NVM设备的框图。
图3D至图3F是示出具有各种端口配置以及存储体访问控制操作的NVM设备的框图。
图4是根据实施例的NVM设备的框图，该NVM设备具有LPDDR4兼容端口、串行外围接口(SPI)兼容端口和可单独访问的存储体。
图5是示出常规LPDDR4命令的表。
图6A是示出根据实施例的可以由NVM设备通过LPDDR4接口接收和处理的自定义读取命令的表。图6B是示出根据实施例的可以由NVM设备接收和处理的常规LPDDR4命令的表。
图7是示出根据实施例的存储体访问寄存器的表。
图8是示出常规LPDDR4读取操作的时序图。
图9A是示出根据实施例的通过NVM设备的LPDDR4端口的快速读取操作的时序图。图9B示出了根据实施例的针对不中断的数据突发对NVM设备的不同存储体的连续读取操作。
图10A至图10C是根据实施例的通过NVM设备的SPI端口的各种操作的时序图。
图11是示出根据实施例的通过NVM设备的并行和串行端口的存储体访问操作的状态图。
图12是示出根据实施例的通过NVM设备的LPDDR4和SPI端口的存储体访问操作的流程图。
图13是可以被包括在实施例中的NVM单元阵列的示意图。
图14是可以被包括在实施例中的NVM单元的图。
图15是根据实施例的系统的框图。
图16是根据实施例的汽车控制系统的框图。
图17是根据实施例的集成电路设备的图。
图18是根据实施例的汽车系统的图。
具体实施方式
根据实施例，非易失性存储器(NVM)设备可以包括可以通过异构端口或接口(I/F)访问的非易失性存储器单元的多个存储体。第一端口可以相对于第二端口以相对较高的数据速率提供数据吞吐量。在一些实施例中，第一端口可以是只读端口，而第二端口可以是读取-写入(例如，程序)端口。在一些实施例中，当经由一个端口访问一个存储体时，可以通过不同的端口访问另一存储体。
根据实施例，NVM设备的第一端口可以是能够处理与标准接口兼容的命令的双倍数据速率(DDR)接口。此外，DDR接口可以处理能够提供快速NVM存储体访问的自定义命令。在一些实施例中，DDR接口可以与JEDEC颁布的低功率DDR接口(LPDDR)标准兼容，而且还经由不是LPDDR标准的一部分的自定义命令提供访问。
在下面的各种实施例中，相同的项目由相同的附图标记表示，但前导数字对应于附图编号。
图1A是根据实施例的NVM设备100的框图。NVM设备100可以包括NVM单元102、第一端口104和第二端口106。NVM存储器单元102可以是以非易失性方式存储数据的任何合适类型的非易失性存储器单元。在一些实施例中，NVM存储器单元可以是具有NOR类型架构的“闪存”类型的存储器单元。
第一端口104可以是可以响应于命令和地址数据而以并行方式输出数据的并行端口。第一端口104可以包括命令地址(CA)输入、并行数据(DQ)输出和数据时钟(DQS)输出。CA输入可以包括用于接收命令和地址数据作为并行位值序列的多个输入。DQS输出可以提供数据时钟。DQ输出包括多个单向数据输出，这些单向数据输出可以并行提供输出数据(例如，字节、字、双字等)。
在一些实施例中，第一端口104可以与现有双倍数据速率(DDR)标准的一些操作兼容，但能够处理或执行写入操作。在一些实施例中，第一端口104可以与JEDEC颁布的LPDDR4标准的一些操作兼容，但不一定与所有操作兼容。例如，在一些实施例中，不支持写入操作。然而，在替代实施例中，第一端口104可以是读取/写入端口，并且可以支持写入操作和/或寄存器设置操作。另外地，第一端口104可以与不是LPDDR4标准的一部分的自定义读取命令兼容。
第二端口106可以是能够在一个或多个串行数据输入和/或输出(I/O)上以串行方式发送命令、地址和数据的串行端口。串行端口106可以包括串行时钟(S_CK)输入和一个或多个串行数据I/O(S_DQ)。在一些实施例中，第二端口106可以与串行外围接口(SPI)标准兼容。
第一端口104可以提供比第二端口106更高的数据吞吐量。因此，可以经由第二端口以相对高的数据速率从NVM单元102读取数据，同时可以经由第二端口106对数据进行读取和写入(例如，编程、擦除)。
在一些实施例中，NVM设备100可以形成在单个集成电路封装中。在更具体的实施例中，NVM设备可以是具有由单个集成电路基板形成的电路的单个集成电路设备。
图1B是示出在图1A中示出的NVM设备100的第一端口104处的访问操作的时序图。命令和地址数据(CMD/ADD)可以在CA输入处作为并行位序列被接收。在一些实施例中，第一端口104不服务于写入操作，并且DQ是单向端口(即，输出读取数据但不接收写入数据)。在读取命令和地址数据之后，DQS输出可以提供数据时钟信号。DQ可以在DQS数据时钟信号的连续上升和下降转换(transition)上并行提供数据。
图1C是示出在图1A中示出的NVM设备100的第二端口106处的访问操作的时序图。可以在串行数据I/O(S_DQ)上接收命令和地址数据(CMD/ADD)。随后，可以在相同或不同的串行数据I/O上输出读取数据或驱动写入数据。在串行数据I/O上，位值与串行时钟S_CK同步提供。虽然图1C示出了一个串行I/O，但替代实施例可以包括多于一个串行I/O。
虽然实施例示出了DDR类型的并行端口，但替代实施例可以包括单数据速率类型的并行端口。此外，NVM设备的任一个或两个端口可以与任何合适的DRAM接口兼容，合适的DRAM接口包括但不限于SDRAM、DDR1、DDR2、DDR3以及DDR4的其他实现方式。
图2是根据另一实施例的NVM设备200的框图。NVM设备200可以包括类似于图1A中示出的那些项目。NVM设备200可以是图1A中示出的NVM设备的一种实现方式。图2与图1A的不同之处在于NVM设备200被示为包括多个管芯(其中的两个示为208-0和208-1。然而，其他实施例可以包括更少或更多数量的管芯)。每个管芯208-0/1可以由第一端口204和第二端口206访问。
第一端口204可以是并行端口，并且第二端口206可以是串行端口。访问可以发生在图1A至图1C的情况下，其中通过芯片选择输入的操作来选择特定管芯。特别地，对于经由第一端口204进行的访问，芯片选择信号CS_A可以选择管芯208-0用于可能的访问，并且芯片选择信号CS_B可以选择管芯208-1用于可能的访问。另外地，可以与输入时钟CK同步键入CA输入。对于经由第二端口206进行的访问，芯片选择信号S_CSA和S_CSB可以在管芯208-0与208-1之间进行选择用于可能的访问。
图3A是根据另一实施例的NVM设备300的框图。NVM设备300可以是图1A中示出的NVM设备的一种实现方式。NVM设备300可以包括第一端口304、第二端口306、第一接口(I/F)310、第二I/F 312和多个可单独寻址的存储器314-0至314-3。第一I/F 310可以是并行DDRI/F，其可以与数据时钟DQS的上升沿和下降沿同步地在数据输出DQ上提供并行输出数据。在一些实施例中，第一I/F 310不能够处理写入请求。第一I/F 310可以与LPDDR4标准兼容(但可能不处理LPDDR4写入请求)。第一I/F 310还可以处理不是LPDDR4标准的一部分的自定义读取命令。
第二I/F 312可以是串行I/F，其可以与串行时钟S_CK同步地在一个或多个串行数据I/O(S_DQ)上实现串行数据事务。在一些实施例中，第二I/F 312可以与SPI标准兼容，包括处理串行读取和写入(例如，编程、擦除)命令。
存储体(314-0至314-3)可以各自包括多个NVM单元。在每个存储体(314-0至314-3)内，NVM单元可以被布置为一个或多个阵列，并可通过行和列地址访问。NVM单元可以采用任何合适的形式，并且在一些实施例中，NVM单元可以是“闪存”类型的NVM单元。存储体(314-0至314-3)可以单独寻址。即，设备300的物理寻址对于每个存储体(314-0至314-3)可以具有单独的存储体地址。所有存储体(314-0至314-3)可以连接到第一总线系统316和第二总线系统318。第一总线系统316可以将存储体(314-0至314-3)连接到第一I/F 310。第二总线系统318可以将存储体(314-0至314-3)连接到第二I/F 312。虽然图3A示出了具有四个存储体的设备，但实施例可以包括更多或更少数量的存储体。
图3B和图3C是示出不同端口可以如何同时访问可单独寻址的存储体(314-0至314-3)的框图。图3B示出了与第二端口事务322-0同时发生的第一端口事务320-0。第一端口事务320-0可以是从存储体314-3读取数据以在第一端口304上并行地输出数据。第二端口事务322-0可以是经由第二端口306从存储体314-1读取数据或将数据写入存储体314-1。图3C示出了被定向到不同存储体并因此可以同时发生的第一端口事务320-1和第二端口事务322-1的另一示例。
在一些实施例中，不允许两个端口304/306同时访问同一存储体(314-0至314-3)。在一些实施例中，每个存储体(314-0至314-3)可以被动态地指定给一个端口(304或306)。如果存储体(314-0至314-3)被指定给一个端口，则该存储体不能由其他端口访问。
虽然实施例已经示出了具有特定端口类型(即，串行和并行)的NVM设备，但替代实施例可以包括任何其他合适类型的端口。作为许多可能的替代实施例中的一个，图3D示出了NVM设备300，其中第一端口304’也可以是写入端口。在图3D中，类似于图3A的那些项目的项目以相同的附图标记示出。第一接口311可以包括写入(包括程序)电路以实现来自第一端口304’的写入操作。第一端口事务320-0’可以是在存储体314-3处的读取或写入。第二端口事务322-0可以是经由第二端口306在存储体314-1处的读取或写入。图3D示出了被定向到不同存储体并因此可以同时发生的第一端口事务320-0’和第二端口事务322-1的另一示例。仍然参考图3D，第二端口306可以是只读端口或者还可以是读取-写入端口。虽然图3D将第一端口304示为并行的，但在替代实施例中，第一端口304可以是不同类型的端口，包括串行端口，仅作为一个示例。
图3E示出了根据实施例的存储体访问配置操作。在图3E中，类似于图3D的那些项目的项目以相同的附图标记示出。图3E还示出了存储体访问电路328。存储体访问电路328可以控制哪个端口(304’或306)具有对特定存储体(314-0至314-3)的访问权。根据实施例，可以通过经由第二端口306进行的存储体访问设置操作323来设置对存储体(314-0至314-3)的访问。另外地或可替代地，可以通过经由第一端口304进行的存储体访问设置操作321来设置对存储体(314-0至314-3)的访问。在一些实施例中，第一I/F 310和/或第二I/F 311可以处理与现有标准兼容的寄存器写入命令以设置存储体访问。另外地或可替代地，第一I/F 310和/或第二I/F 311可以处理不是任何标准的一部分的自定义存储体配置命令。
图3F示出了根据各种其他实施例的NVM设备300。在图3F中，类似于图3F的那些项目的项目以相同的附图标记示出。在所示实施例中，第一端口304’和第二端口304”两者可以是并行端口。第一端口304’可以是读取端口或读取-写入端口。第二端口304”可以是读取端口或读取-写入端口。
图4是根据另一实施例的NVM设备400的框图。NVM设备400可以是图1A中示出的NVM设备的一种实现方式。NVM设备400可以包括LPDDR4兼容端口404、四路SPI(QSPI)兼容端口406、LPDDR4兼容物理层接口(PHY)(称为LPDDR4 PHY)410、QSPI兼容PHY(称为QSPI PHY)412、多个存储体414-0至414-7、用于每个存储体的第一访问路径424-0至424-7(424-0至424-7)、用于每个存储体的第二访问路径426-0至426-7(426-0至426-7)、存储体访问寄存器428和嵌入式操作部分430。
LPDDR4兼容端口404可以包括：芯片选择CS、时钟输入CK_t、命令地址CA输入、具有对应的数据时钟输出DQS0_t的第一数据输出DQ[7:0]、以及具有对应的数据时钟输出DQS1_t的第二数据输出DQ[15:8]。
LPDDR4 PHY 410可以处理通过端口404接收到的命令，包括LPDDR4兼容命令。在一些实施例中，LPDDR4 PHY 410可以处理一些LPDDR4兼容命令，但不处理LPDDR4写入命令。LPDDR4 PHY 410可以经由第一总线系统418连接到存储体(414-0至414-7)。经由LPDDR4PHY 410的读取数据传送速率可以比QSPI PHY 412的读取数据传送速率更快。在一些实施例中，LPDDR4 PHY 410可以与嵌入式操作部分430通信，以向/从LPDDR4端口404用信号通知访问请求。
QSPI兼容端口406可以包括串行芯片选择SPI_CS、串行时钟输入SPI_CK和四个串行数据I/O SPI_DQ。QSPI PHY 412可以处理通过端口406接收到的命令，包括QSPI兼容命令。这样的命令可以包括读取和写入(例如，程序)命令两者。
存储体访问寄存器428可以存储针对每个存储体(414-0至414-7)的存储体访问数据，该存储体访问数据可以控制对存储体的端口访问。在一些实施例中，如果针对存储体(414-0至414-7)的存储体访问数据具有一个值，则存储体可以由QSPI端口406访问而不能由LPDDR4端口404访问。如果存储体访问数据具有另一值，则存储体可以由LPDDR4端口404访问而不能由QSPI端口406访问。
每个存储体(414-0至414-7)可以包括布置为行和列的NVM单元，并且可以经由唯一的存储体地址单独访问。在一些实施例中，NVM单元可以是组可擦除的(例如，闪存类型的单元)。读取路径(424-0至424-7)可以实现从LPDDR4端口404经由第一总线系统416对其对应的存储体(414-0至414-7)的读取访问。R/W路径(426-0至426-7)可以实现从QSPI端口406经由第二总线系统418对其对应的存储体(414-0至414-7)的读取或写入访问。在一些实施例中，读取路径(424-0至424-7)和R/W路径(426-0至426-7)可以根据存储体访问值被启用或禁用。
如图3A至图3C的情况一样，可以从不同的端口404/406同时访问不同的存储体(414-0至414-7)。然而，可能不能同时从两个端口404/406访问同一存储体(414-0至414-7)。
嵌入式操作部分430可以包括写入缓冲器430-0、命令处理器430-1和处理器部分430-2。写入缓冲器430-0可以接收和存储来自QSPI端口406的写入数据，用于随后编程到寻址的存储体(414-0至414-7)中。命令处理器430-1可以解码在QSPI端口406上接收到的命令数据，并且生成适当的控制信号来执行命令。处理器部分430-2可以包括一个或多个中央处理单元(CPU)来执行用于NVM设备400各种功能。这样的功能可以包括响应于在第一端口404和第二端口406处接收到的命令来设置存储体访问值。此外，处理器部分430-2可以形成以下各项中的任一个：维护NVM单元(例如，磨损均衡)、扇区访问控制(引导扇区)、加密/解密，仅作为一些示例。
图5是示出用于从存储器设备读取数据的常规LPDDR4命令的表550。表550包括：识别命令的类型的列命令、识别芯片选择值的CS、命令/地址总线值(CA0至CA5)以及时钟值CK。如所示的，每个命令包括应用于第一时钟转换(CK＝1)和紧随其后的相同类型(例如，上升沿)的下一时钟转换(CK＝2)的一组位值。常规的LPDDR4读取操作涉及以垂直次序示出的四个命令(即，Activate-1-Activate-2-Read-1-CAS-2)。即，常规的LPDDR4读取访问包括四个命令，其中每个命令占用两个时钟周期。
根据实施例，NVM设备可以采用与现有标准兼容的DDR接口。然而，该接口可以处理更快的命令序列以实现读取访问。即，如果DDR标准规定了N个命令用于读取访问，则根据实施例的NVM设备可以在M个命令中实现读取访问，其中M<N。
这种实施例的一个特定示例在图6A中示出。图6A是示出访问NVM单元(例如，存储体)的命令序列的表650，该命令序列仅包括两个命令：NVR-1和NVR-2。表650包括与图5中示出的相同的列。这种命令可以在LPDDR4兼容端口上接收，并采用LPDDR4命令的一般形式。然而，NVR-1和NVR-2不是LPDDR4标准的一部分。这种读取访问与图5中示出的常规读取访问相反，常规读取访问要求四个命令。
在所示的特定实施例中，第一命令NVR-1可以包括较高阶地址值(例如，存储体和行值)，而第二命令NVR-2可以包括较低阶地址值(例如，行和列值)。然而，命令的特定位格式不应被解释为限制。
根据实施例，虽然NVM设备可以处理自定义命令(即，不是标准的一部分的命令)，但NVM设备也可以处理与现有标准的那些命令相同或相似的命令。图6B示出了这样的命令的示例。
图6B是示出可以由NVM设备处理的附加命令的表652。表652包括与图5相同的列。图6B的命令包括多用途命令，以及模式寄存器写入和读取命令。在一些实施例中，并行端口(例如，图4中的410)可以是读取-写入端口，并且可以使用模式寄存器命令来设置对存储体(例如，图4中的414-0至414-7)的端口访问。另外地或可替代地，类似于图6A那些命令的一个或多个自定义命令可以用于经由并行端口建立存储体访问。
图7是示出根据实施例的存储体访问值寄存器的表728。存储体访问寄存器可以控制对NVM设备中的存储体的访问，如图4中示出的。表728包括识别存储体的字段列；指示访问的类型的类型列；指示默认值的默认列；以及指示存储体访问值的含义的定义列。如所示的，存储体访问值可以具有默认值“0”，这使得能够经由串行接口(例如，SPI)而不是并行接口(例如，LPDDR4)进行访问。这种访问可以包括读取和写入两者(R/W)。
当存储体访问值为“1”时，这使得能够经由并行接口而不是串行接口进行访问。此外，访问的类型可能仅限于读取(R而不是R/W)。
图8是示出常规LPDDR4读取访问的时序图。图8包括输入时钟(CK_t)、芯片选择CS、命令地址值(CA)、对应命令(命令)(其由CA值生成)、数据时钟DQ_t和数据值DQ的波形，这些可以理解为是并行数据值的组(例如，字节、字、双字等)。
如所示的，在时间t_CMD内，可以在LPDDR4接口处接收四个命令(Activate1-Activate2-Read-1-CAS-2)。因此，常规的LPDDR4命令序列可以占用七个CK_t周期。
在读取时延和时钟偏移时间段(RL+tskw)之后，数据(DQ)可以与数据时钟(DQS)同步以双倍数据速率输出。数据可以以十六个突发序列输出。
根据实施例，可以仅利用两个命令通过DDR接口进行对NVM单元的存储体的读取访问。图9A示出了这样的实施例的示例。
图9A是示出根据实施例的通过LPDDR4接口的读取访问的时序图。图9A包括与图8中示出的相同类型的波形。然而，自定义读取命令可以使访问比标准LPDDR4序列更快。如所示的，在CK_t的三个周期内，可以在LPDDR4接口处接收到两个命令(NVR-1-NVR-2)。在读取时延和时钟偏移时间段(RL+tskw)之后，数据(DQ)可以与数据时钟(DQS)同步以双倍数据速率输出。在所示实施例中，数据可以以八个或更多个(例如，16个)突发序列输出。
在一些实施例中，访问NVM单元的读取时延(RL)可以以非常高的速度以小于20ns或大约17.5ns实现。tskw值可以小于4ns，或大约为2.5ns。因此，对于800MHz的时钟(CK_t)速度，从第一命令部分的锁存到数据的输出可以只有19个时钟周期(t_CMD＝3个周期，RL＝14个周期，tskw＝2个周期)。
快速命令序列(如图9A中示出的)可以使快速访问能够一个接一个地执行。根据一些实施例，对不同存储体的连续读取操作可以实现输出数据值的不中断序列。这样的实施例在图9B中示出。
图9B是示出根据实施例的连续读取访问的时序图。可以利用两个命令序列(NVR-1-NVR2)对一个存储体(Bank0)进行第一读取访问。可以利用另外两个命令序列对不同的存储体(Bank1)进行第二读取访问。响应于这样的读取命令序列，可以在两个连续的突发932-0和932-1中输出数据。与常规的NVM设备相比，这种突发可以没有中断，从而实现从NVM设备极快地读取数据。
根据实施例，虽然可以通过并行接口进行对NVM存储体的高吞吐量访问，但也可以通过串行接口进行NVM访问。此外，可以从两个这种接口同时进行对不同的存储体的访问。
图10A至图10C是示出可以被包括在实施例中的串行端口访问的时序图。图10A包括串行时钟(SPI_CK)、芯片选择(SPI_CS)、第一串行I/O(SPI_DQ0)和第二串行I/O(SPI_DQ1)的波形。图10A示出了串行数据读取操作的一个示例。响应于SPI_CS变为活动的(在该示例中为低)，可以在SPI_DQ0上接收命令值(命令)作为与SPI_CK同步的位值序列。命令可以指示读取操作。地址位值(Amax至Amin)可以跟随在其后并且可以指示NVM存储体和NVM存储体内的位置。可以在SP_DQ1上与SPI_CK同步地提供输出数据(D7-D0)。
图10A示出了无时延读取操作的示例。在最后一个地址位值(Amin)之后的下一时钟周期，读取数据可以在SPI_DQ1上输出。然而，替代实施例可以包括较长的读取时延。此外，虽然图10A示出了八位读取数据输出，但替代实施例可以具有长得多的读取数据序列。
图10B示出了串行数据读取操作的另一示例。图10B可以包括类似于图10A的那些操作的操作，然而，数据可以以四倍串行速率输出。响应于如图10A中示出的命令和地址值，在读取时延之后，串行数据可以在四个串行I/O(SPI_DQ0至SPI_DQ3)上输出。
图10C示出了串行数据写入操作的示例。可以在串行I/O SPI_DQ0上依次接收命令、地址和写入数据值。
如本文指出的，图10A至图10C中的访问中的任一个(和等效访问)可以与LPDDR4访问(如图9A和图9B中示出的)同时发生，只要它们针对不同的NVM存储体。
虽然实施例可以包括如在上述实施例中明确且固有地公开的方法，但现在将描述附加方法。
图11是用于控制来自两个不同接口的对NVM设备的存储体访问的方法1140的状态图。方法1140可以包括在NVM设备处接收访问请求1140-0。访问类型可以是并行访问(例如，在并行端口或接口处接收到的访问)(访问＝并行)，或者访问类型可以是串行访问(例如，在串行端口或接口处接收到的访问)(访问＝串行)。可以将访问定向到NVM设备上的多个不同存储体中的一个。在一些实施例中，并行访问可以是只读，而串行访问可以是读取或写入(例如，程序)。
不管访问请求的类型如何，都可以确定NVM存储体的状态1140-1。在所示的实施例中，如果访问是并行访问并且存储体状态为空闲(访问＝并行&存储体状态＝空闲)，则存储体的存储体状态可以被设置为并行1140-2。经由并行端口/接口的访问可以发生1140-3。一旦经由并行端口的访问完成，就可以将访问存储体的状态设置为空闲1140-4。
如果访问是串行访问并且存储体状态为空闲(访问＝串行&存储体状态＝空闲)，则存储体的存储体状态可以被设置为串行1140-5。经由串行端口/接口的访问可以发生1140-6。一旦经由并行端口的访问完成，就可以将访问存储体的状态设置为空闲1140-4。
如果访问是串行访问并且存储体状态为并行(访问＝串行&存储体状态＝并行)或者访问是并行访问并且存储体状态为串行(访问＝并行&存储体状态＝串行)，则存储体为未被访问1140-7。
图12是用于控制对具有SPI端口和LPPDR4端口的NVM设备的存储体的访问的方法1240的流程图。假设NVM设备设置存储体访问值以实现或阻止对每个存储体的访问。
方法1240可以包括确定NVM设备的通电或重置条件(POR)1240-0。在POR的情况下，NVM设备可以将所有存储体访问值设置为默认值1240-1。在所示的实施例中，默认值可以是SPI访问。然而，在替代实施例中，默认值可以是某种其他值。此外，所有存储体的默认存储体访问值不需要是相同的。
可以接收到对存储体的访问1240-2。如果访问是经由LPDDR4端口(来自1240-2的LPDDR4)，则可以确定寻址的存储体1240-3。这样的动作可以包括对在多个命令-地址输入上利用访问请求接收到的地址进行解码。在一些实施例中，LPDDR4端口可以是只读端口，并且可以忽略写入访问。可以确定寻址的存储体的状态1240-4。特别地，可以确定是否经由SPI端口访问寻址的存储体(或以其他方式不可用)。如果存储体被指示为可用(来自1240-4的否)，则针对存储体的存储体访问值可以被设置为LPDDR41240-5，从而指示该存储体正在由LPDDR4端口访问(或预定要由LPDDR4端口访问)。在一些实施例中，这样的动作可以包括在存储体访问寄存器中设置寄存器值。
然后可以经由LPDDR4端口访问寻址的存储体1240-6。当此类访问继续(来自1240-7的否)时，存储体访问值可以保持被设置为LPDDR4。然而，一旦访问完成(来自1240-7的是)，针对寻址的存储体的存储体访问值就可以返回到SPI 1240-8。
如果存在LPDDR4端口访问请求，并且存储体访问值指示存储体不可用(例如，SPI访问发生或将要发生)(来自1240-4的是)，则可能不访问该存储体1240-9。在一些实施例中，这样的动作可以包括响应于请求而返回无效数据(例如，所有位为零)、生成中断和/或写入状态寄存器。然而，可以生成任何其他合适的响应，包括生成无响应(例如，忽略请求)。
如果访问经由SPI端口(来自1240-2的SPI)，则可以确定寻址的存储体1240-10。这样的动作可以包括将在一个或多个串行I/O线上利用访问请求接收到的地址解码为位的序列。SPI端口可以是读取-写入端口，从而允许从地址块读取数据或将数据写入(例如，编程到)地址块。然后可以确定寻址的存储体的状态1240-11。如果存储体被指示为具有SPI访问(来自1240-11的是)，则可以经由SPI端口访问寻址的存储体1240-12。如果存储体访问值指示没有SPI访问(例如，存储体访问值被设置为LPDDR4)(来自1240-11的否)，则不访问存储体1240-13。这样的动作可以包括上面针对1240-9指出的生成各种响应，包括忽略该请求。
实施例可以包括以任何合适类型和/或布置的NVM单元的存储体。图13示出了可以被包括在实施例中的存储体中的NVM单元的布置。这种布置不应被解释为限制性的。图13示出了NVM阵列1302，其具有被布置为行(一行示为1344)和列(一列示为1346)的NVM单元1342。相同行1344的NVM单元1342可以共同连接到相同字线WL(一个WL示为1348)。相同列1346的NVM单元1342可以共同连接到相同位线BL(一个BL示为1354)。
实施例可以包括被布置为较大的组的NVM阵列1302。仅作为一个示例，不同阵列的WL可以与全局WL连接在一起和/或不同阵列的BL可以与全局BL连接在一起。
实施例可以包括任何合适类型的NVM单元。图14示出了可以被包括在实施例中的NVM单元的示例。这样的示例不应被解释为限制性的。图14示出了具有连接到字线1448的栅极、连接到BL 1454的漏极以及连接到源极线1456的源极的单晶体管(1T)NVM单元1442。NVM单元1442可以储存电荷以控制其对应晶体管的阈值电压。在一些实施例中，NVM单元1442可以包括在控制栅极与沟道之间的电荷存储层。这种电荷存储层可以采用任何合适的形式，包括但不限于电介质、电介质界面或浮动导体。
虽然实施例可以包括各种设备和方法，但实施例还可以包括其中处理设备访问NMV设备的系统。图15是根据实施例的系统1560的框图。系统1560可以包括处理设备1562和NVM设备1500。处理设备1562可以包括处理电路1564，并且可以通过并行端口1504和串行端口1506访问NVM设备1500。处理电路可以包括任何合适的处理电路，包括但不限于一个或多个处理器核心、固定逻辑、可编程逻辑及其组合。
NVM设备1500可以包括多个NVM存储体1514-0至1514-i、连接到并行端口1504的并行I/F 1510以及连接到串行端口1512的串行I/F 1512。NVM设备1500可以采用与本文描述的NVM设备中的任一个及其等效物相同的形式和/或以与其相同的方式操作。
图16是根据实施例的汽车控制系统1660的框图。系统1660可以是图15中示出的系统的一个示例。系统1660可以包括处理核心1660-0至1660-3、存储器控制器1670和系统I/O1672。核心(1666-0至1666-3)可以包括处理器和关联电路(例如，高速缓冲存储器、总线等)。在一些实施例中，一些核心(1666-1至1666-3)可以专用于处理汽车的一个或多个系统的任务(1668-1至1668-3)，而一个或多个其他核心可以执行监督功能1668-0来监督和/或监视系统1660的各种操作。
存储器控制器1670可以包括连接到SPI端口1606的SPI I/F 1674和连接到单向(例如，只读)LPDDR4端口1604的控制器侧LPDDR4 I/F 1676。
系统I/O 1672可以连接到各种汽车系统以从这些其他汽车系统接收数据和/或将数据发送到这些其他汽车系统。系统I/O可以包括用于任何合适的总线系统的接口，包括但不限于控制器局域网(CAN)类型的总线。
NVM设备1600可以包括SPI I/F 1612、LPDDR4 I/F 1610、控制电路1630、多个可单独访问的NVM存储体1614-0至1614-7以及存储体访问寄存器1628。NVM设备1500可以采用与本文描述的NVM设备中的任一个及其等效物相同的形式和/或以与其相同的方式操作。
虽然实施例可以包括具有各种互连组件的系统，但实施例还可以包括单一设备，该单一设备可以通过并行端口提供具有快速双倍数据速率读取访问的非易失性存储，同时经由串行端口提供读取和写入访问。这种单一设备可以有利地是紧凑的单一集成电路设备。图17示出了封装的NVM设备1700的一个特定示例。这样的NVM设备1700可以包括本文公开的其他NVM设备或其等效物的特征中的任一个。然而，应当理解，根据实施例的NVM设备可以包括任何其他合适的集成电路封装类型，以及将NVM设备芯片直接绑定到电路板或基板上。
图18示出了根据实施例的汽车系统1860。汽车1860可以具有许多子系统，包括但不限于主控制子系统1878-0、发动机-传动系控制系统1878-1、悬架-轮胎控制系统1878-2、车身控制系统1878-3。主控制子系统1878-0可以包括根据本文公开的实施例的NVM设备1800或等效物。主控制子系统1878-0可以控制信息娱乐功能(导航、通信、娱乐设备、数据存储、数字音频广播)以及对所有其他系统的监督监控。在一些实施例中，主控制子系统1878-0可以是图16中示出的系统的一种实现方式。在这样的布置中，处理设备可以具有经由DDR接口对存储在NVM设备1800上的数据的高吞吐量访问，同时提供通过较慢的数据吞吐量串行接口的数据写入和读取功能。
应当理解，贯穿本说明书对“一个实施例”或“实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。因此，需要强调并应当认识到的是，在本说明书的各种部分中对“实施例”或“一个实施例”或“替代实施例”的两次或更多次引用不一定全部指代同一实施例。此外，特定特征、结构或特性可以在本发明的一个或多个实施例中适当地组合。
类似地，应当认识到的是，在本发明的示例性实施例的前述描述中，有时将本发明的各种特征组合在单个实施例、图或其描述中，用以简化公开内容以帮助理解各种发明方面中的一个或多个。然而，这种公开方法不应被解释为反映权利要求要求比每个权利要求中明确引述的特征更多的特征的意图。而是，创造性方面在于少于单个前述公开的实施例的所有特征。因此，具体实施方式之后的权利要求特此明确地合并到该具体实施方式中，其中每个权利要求独立地作为本发明的单独实施例。

Claims (19)

1.一种非易失性存储器设备，包括：
至少一个串行端口，其包括：
至少一个串行时钟输入，以及
至少一个串行数据输入/输出(I/O)，其被配置为与所述至少一个串行时钟输入同步地接收命令、地址和写入数据；
至少一个并行端口，其包括：
多个命令地址输入，其被配置为以并行位的组接收命令和地址数据，
多个单向数据输出，其被配置为在数据时钟信号的上升沿和下降沿并行地输出读取数据；以及
多个存储体，每个存储体包括多个非易失性存储器单元，并且能够被配置用于由所述至少一个串行端口或所述至少一个并行端口访问，其中，当存储体被配置用于由所述至少一个串行端口访问时，所述存储体不能由所述至少一个并行端口访问，以及；
存储体访问寄存器，其被配置为存储针对每个存储体的访问值，其中，每个存储体能够由所述至少一个串行端口或所述至少一个并行端口基于被存储在所述存储体访问寄存器中的针对该存储体的访问值来访问。
2.根据权利要求1所述的非易失性存储器设备，其中，所述至少一个串行数据I/O包括多个双向串行数据I/O。
3.根据权利要求1所述的非易失性存储器设备，其中，所述至少一个串行端口与串行外围互连标准兼容。
4.根据权利要求1所述的非易失性存储器设备，其中，所述至少一个并行端口与LPDDR4标准的一个或多个操作兼容，但不与LPDDR4写入操作兼容。
5.根据权利要求1所述的非易失性存储器设备，还包括：命令解码器，其被配置为从所述多个命令地址输入接收命令和地址数据，以响应于不多于两个命令而实现对寻址的存储体的读取访问。
6.根据权利要求5所述的非易失性存储器设备，其中，在所述至少一个并行端口上接收到的每个命令包括：在输入时钟的上升沿输入的第一组并行位以及在所述输入时钟的紧接在之后的上升沿输入的第二组并行位。
7.一种操作非易失性存储器(NVM)设备的方法，包括：
响应于在并行端口处接收到的对寻址的NVM存储体的读取访问，根据针对所述寻址的NVM存储体的访问值来实现或不实现经由所述并行端口的所述读取访问；
响应于在串行端口处接收到的对寻址的NVM存储体的读取或写入访问，根据针对所述寻址的NVM存储体的访问值来实现或不实现经由所述串行端口的所述读取或写入访问；其中
当NVM存储体访问值实现经由所述串行端口的访问时，所述NVM存储体访问值不实现经由所述并行端口的访问，
所述串行端口包括至少一个串行时钟输入和至少一个串行输入/输出，所述串行输入/输出被配置为与所述至少一个串行时钟输入同步地接收命令、地址和写入数据，以及
所述并行端口包括：多个命令地址输入，其被配置为并行地接收命令和地址数据；以及多个单向数据输出，其被配置为在数据时钟信号的上升沿和下降沿并行地输出读取数据。
8.根据权利要求7所述的方法，其中，在所述并行端口处接收到的所述读取访问包括由不多于两个命令形成的读取访问。
9.根据权利要求8所述的方法，其中，响应于在并行端口处串行地接收到针对两个不同NVM存储体的两个连续的第二读取访问，使得能够在连续的数据时钟转换时不中断地输出针对所述不同NVM存储体的数据。
10.根据权利要求8所述的方法，其中，每个命令包括：在输入时钟的上升沿输入的第一组并行位以及在所述输入时钟的紧接在之后的上升沿输入的第二组并行位。
11.根据权利要求7所述的方法，还包括：响应于实现经由所述并行端口对寻址的NVM存储体的读取访问，将针对所述NVM存储体的NVM访问值设置为禁止由所述串行端口访问所述NVM存储体的值。
12.根据权利要求11所述的方法，其中，设置针对所述NVM存储体的所述NVM访问值包括将值写入所述NVM设备的配置寄存器。
13.根据权利要求7所述的方法，其中，响应于在所述并行端口处接收到的对第一寻址的NVM存储体的读取访问和在所述串行端口处接收到的对第二寻址的NVM存储体的读取或写入访问，实现同时对所述第一寻址的NVM存储体和所述第二寻址的NVM存储体两者的访问。
14.一种系统，包括：
处理器设备，其包括：
至少一个处理核心，
第一接口，
第二接口；以及
非易失性存储器(NVM)设备，其包括：
读取/写入端口，其被配置为接收命令、地址和写入数据，以及
只读并行端口，其包括：多个命令地址输入，其被配置为并行地接收命令和地址数据；以及多个单向数据输出，其被配置为在数据时钟信号的上升沿和下降沿并行地输出读取数据，
多个存储体，每个存储体包括NVM单元，以及
存储体访问寄存器，其被配置为存储针对每个存储体的访问值，其中，每个存储体能够由所述读取/写入端口或所述只读并行端口基于被存储在所述存储体访问寄存器中的针对该存储体的访问值来访问；
耦合在所述第一接口与所述读取/写入端口之间的第一总线；以及
耦合在所述第二接口与所述只读并行端口之间的并行总线。
15.根据权利要求14所述的系统，其中，所述处理器设备包括多个核心，所述多个核心被配置为控制汽车的不同部分。
16.根据权利要求14所述的系统，其中，所述NVM设备被配置为响应于不多于两个读取命令的序列而实现经由所述只读并行端口进行第一访问。
17.根据权利要求14所述的系统，其中：
所述只读并行端口与LPDDR4标准兼容；并且
所述读取命令不是所述LPDDR4标准的一部分。
18.根据权利要求14所述的系统，其中，在所述只读并行端口上接收到的每个命令包括：在输入时钟的上升沿输入的第一组并行位以及在所述输入时钟的紧接在之后的上升沿输入的第二组并行位。
19.根据权利要求14所述的系统，其中，所述读取/写入端口与串行外围接口(SPI)标准兼容。
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