JP2022534451A - バンク割り当てを備えたマルチポート不揮発性メモリデバイスおよび関連するシステムおよび方法 - Google Patents

Abstract

不揮発性メモリデバイスは、少なくとも１つのシリアルクロック入力部と、少なくとも１つのシリアルクロック入力部に同期して、コマンド、アドレスおよび書き込みデータを受信するように構成された少なくとも１つのシリアルデータ入出力（Ｉ／Ｏ）部と有する、シリアルポートを含んでいてよい。少なくとも１つのパラレルポートは、パラレルビットのグループでコマンドおよびアドレスデータを受信するように構成された複数のコマンドアドレス入力部と、データクロック信号の立ち上がりエッジおよび立ち下がりエッジと並列に、読み出しデータを出力するように構成された複数の単方向データ出力部と、を含んでいてよい。複数のバンクのそれぞれは、不揮発性メモリセルを含んでいてよく、かつシリアルポートまたはパラレルポートによってアクセスされるように設定可能であってよい。バンクが、シリアルポートによってアクセスされるように構成される場合、バンクは、少なくとも１つのパラレルポートによってアクセスすることができない。関連する方法およびシステムも開示される。

Description

関連出願
本願は、２０１９年１２月１８日に出願された、シリアル番号１６／７１９，４９３を有する米国非仮特許出願の国際出願であり、２０１９年８月５日に出願されたシリアル番号６２／８８２，９３２を有する米国仮特許出願の利益を主張するものであり、そのすべては、参照により本明細書に組み込まれるものとする。

技術分野
本開示は一般に、不揮発性メモリデバイスに関し、より詳細には、複数の異種のポートによってアクセス可能な複数のバンクを有する不揮発性メモリデバイスに関する。

不揮発性メモリ（ＮＶＭ：nonvolatile memory）デバイスは有利には、電力が供給されないときにデータを記憶することができる。このため、ＮＶＭデバイスは、ポータブルデバイスおよび産業用装置において幅広い用途を得ている。このような用途の１つは、自動車または他の輸送装置におけるメモリであってよい。

従来のＮＶＭデバイスの欠点と考えられ得るのは、アクセス速度、特に読み出しデータレートである。従来のＮＶＭデバイスは典型的には、シリアルデータインタフェースで作製されているが、このシリアルデータインタフェースにより、ＮＶＭデバイスからデータを読み出すことができる全体的な速度が制限されてしまうことがある。

一実施形態による不揮発性メモリ（ＮＶＭ）デバイスおよびデータアクセス動作を示す図である。 一実施形態による不揮発性メモリ（ＮＶＭ）デバイスおよびデータアクセス動作を示すタイミング図である。 一実施形態による不揮発性メモリ（ＮＶＭ）デバイスおよびデータアクセス動作を示す別のタイミング図である。 一実施形態による、複数のダイを有するＮＶＭデバイスを示す図である。 シリアルポートおよびパラレルポートを介して同時にアクセス可能な複数のバンクを有する、複数の実施形態によるＮＶＭデバイスを示すブロック図である。 シリアルポートおよびパラレルポートを介して同時にアクセス可能な複数のバンクを有する、複数の実施形態によるＮＶＭデバイスを示す別のブロック図である。 シリアルポートおよびパラレルポートを介して同時にアクセス可能な複数のバンクを有する、複数の実施形態によるＮＶＭデバイスを示すさらに別のブロック図である。 さまざまなポート構成とバンクアクセス制御動作とを有するＮＶＭデバイスを示すブロック図である。 さまざまなポート構成とバンクアクセス制御動作とを有するＮＶＭデバイスを示す別のブロック図である。 さまざまなポート構成とバンクアクセス制御動作とを有するＮＶＭデバイスを示すさらに別のブロック図である。 ＬＰＤＤＲ４互換ポートと、ＳＰＩ（Serial Peripheral Interface）互換ポートと、別々にアクセス可能なバンクと、を有する、一実施形態によるＮＶＭデバイスのブロック図である。 従来のＬＰＤＤＲ４コマンドを示す表である。 一実施形態にしたがい、ＬＰＤＤＲ４インタフェースを介し、ＮＶＭデバイスによって受信および処理可能なカスタム読み出しコマンドを示す表である。 一実施形態にしたがい、ＮＶＭデバイスによって受信および処理可能な従来のＬＰＤＤＲ４コマンドを示す表である。 一実施形態によるバンクアクセスレジスタを示す表である。 従来のＬＰＤＤＲ４読み出し動作を示すタイミング図である。 一実施形態によるＮＶＭデバイスの、ＬＰＤＤＲ４ポートを介する高速読み出し動作を示すタイミング図である。 、一実施形態にしたがい、中断のないデータバーストのための、ＮＶＭデバイスの異なるバンクに対する連続読み出し動作を示すタイミング図である。 複数の実施形態にしたがい、ＮＶＭデバイス用のＳＰＩポートを介する動作のタイミング図である。 複数の実施形態にしたがい、ＮＶＭデバイス用のＳＰＩポートを介する別の動作のタイミング図である。 複数の実施形態にしたがい、ＮＶＭデバイス用のＳＰＩポートを介するさらに別の動作のタイミング図である。 一実施形態にしたがい、ＮＶＭデバイスのパラレルポートおよびシリアルポートを介するバンクアクセス動作を示す状態遷移図である。 一実施形態にしたがい、ＮＶＭデバイスのＬＰＤＤＲ４ポートおよびＳＰＩポートを介するバンクアクセス動作を示す流れ図である。 複数の実施形態に含まれ得るＮＶＭセルアレイの概略図である。 複数の実施形態に含まれ得るＮＶＭセルの概略図である。 一実施形態によるシステムのブロック図である。 一実施形態による自動車制御システムのブロック図である。 一実施形態に集積回路デバイスのブロック図である。 一実施形態による自動車システムのブロック図である。

複数の実施形態によれば、不揮発性メモリ（ＮＶＭ）デバイスは、異種のポートまたはインタフェース（Ｉ／Ｆ：interface）によってアクセス可能な、不揮発性メモリセルの複数のバンクを含むことができる。第１のポートは、第２のポートと比較して、比較的高いデータレートでデータスループットを提供可能である。一部の実施形態では、第１のポートは読み出し専用ポートであってよいのに対し、第２のポートは読み出し・書き込み（例えば、プログラミング）ポートであってよい。一部の実施形態では、１つのバンクには１つのポートを介してアクセスすることができるのに対し、別の１つのバンクには異なる１つのポートからアクセスすることができる。

複数の実施形態によれば、ＮＶＭデバイスの第１のポートは、標準インタフェースと互換性を有するコマンドを処理できるダブルデータレート（ＤＤＲ）インタフェースであってよい。さらに、ＤＤＲインタフェースは、高速ＮＶＭバンクアクセスを提供することができるカスタムコマンドを処理することができる。一部の実施形態では、ＤＤＲインタフェースは、ＪＥＤＥＣによって公表された低電力ＤＤＲ（ＬＰＤＤＲ：low power DDRインタフェース）標準との互換性を有することができるが、ＬＰＤＤＲ標準の一部ではないカスタムコマンドを介するアクセスも提供する。

以下のさまざまな実施形態では、同様のアイテムは、同じ参照符号によって参照されるが、先頭の数字は、図番号に対応する。

図１Ａは、一実施形態によるＮＶＭデバイス１００のブロック図である。ＮＶＭデバイス１００は、ＮＶＭセル１０２と、第１のポート１０４と、第２のポート１０６と、を含んでいてよい。ＮＶＭメモリセル１０２は、不揮発的にデータを記憶する、任意の適切なタイプの不揮発性メモリセルであってよい。一部の実施形態では、ＮＶＭメモリセルは、ＮＯＲ型アーキテクチャを有する「フラッシュ」型メモリセルであってよい。

第１のポート１０４は、コマンドおよびアドレスデータに応じて、データを並列に出力できるパラレルポートであってよい。第１のポート１０４は、コマンドアドレス（ＣＡ）入力部、パラレルデータ（ＤＱ）出力部およびデータクロック（ＤＱＳ）出力部を含んでいてよい。ＣＡ入力部は、パラレルビット値のシーケンスとして、コマンドおよびアドレスデータを受信するための複数の入力部を含んでいてよい。ＤＱＳ出力部は、データクロックを供給することができる。ＤＱ出力部は、並列に出力データ（例えば、バイト、ワード、ダブルワードなど）が供給可能な複数の単方向データ出力部を含む。

一部の実施形態では、第１のポート１０４は、既存のダブルデータレート（ＤＤＲ）標準の一部の動作と互換性を有し得るが、書き込み動作が処理または実行可能である。一部の実施形態では、第１のポート１０４は、ＪＥＤＥＣによって公表されたＬＰＤＤＲ４標準の一部の動作と互換性を有し得るが、すべての動作が互換性を有する必要はない。例えば、一部の実施形態では、書き込み動作はサポートされない。しかしながら、択一的な実施形態では、第１のポート１０４は、読み出し／書き込みポートであってよく、書き込み動作および／またはレジスタセット動作をサポートすることができる。さらに、第１のポート１０４は、ＬＰＤＤＲ４標準の一部ではないカスタム読み出しコマンドと互換性を有していてよい。

第２のポート１０６は、１つまたは複数のシリアルデータ入力および／または出力部（Ｉ／Ｏ）にコマンド、アドレスおよびデータをシリアルに送信することができるシリアルポートであってよい。シリアルポート１０６は、シリアルクロック（Ｓ＿ＣＫ）入力部と、１つまたは複数のシリアルデータＩ／Ｏ部（Ｓ＿ＤＱ）と、を含んでいてよい。一部の実施形態では、第２のポート１０６は、シリアルペリフェラルインタフェース（ＳＰＩ）標準と互換性を有していてよい。

第１のポート１０４は、第２のポート１０６よりも高いデータスループットが提供可能である。したがって、第２のポートを介し、比較的高いデータレートでＮＶＭセル１０２からデータを読み出すことができるのに対し、第２のポート１０６を介し、データの読み出しおよび書き込みの両方を行う（例えば、データをプログラミングする、消去する）ことができる。

一部の実施形態では、ＮＶＭデバイス１００は、単一の集積回路パッケージに形成されていてよい。より具体的な複数の実施形態では、ＮＶＭデバイスは、単一の集積回路基板によって形成される回路を有する単一の集積回路デバイスであってよい。

図１Ｂは、図１Ａに示されているＮＶＭデバイス１００の第１のポート１０４におけるアクセス動作を示すタイミング図である。コマンドおよびアドレスデータ（ＣＭＤ／ＡＤＤ）は、パラレルビットのシーケンスとしてＣＡ入力部において受信可能である。一部の実施形態では、第１のポート１０４は、書き込み動作を提供せず、ＤＱは、単方向ポートである（すなわち、読み出しデータを出力するが、書き込みデータを受信しない）。読み出しコマンドおよびアドレスデータに続いて、ＤＱＳ出力部は、データクロック信号を供給することができる。ＤＱは、ＤＱＳデータクロック信号の連続する立ち上がりおよび立ち下がりの遷移において、並列にデータを供給することができる。

図１Ｃは、図１Ａに示されているＮＶＭデバイス１００の第２のポート１０６におけるアクセス動作を示すタイミング図である。コマンドおよびアドレスデータ（ＣＭＤ／ＡＤＤ）は、シリアルデータＩ／Ｏ（Ｓ＿ＤＱ）部において受信可能である。引き続き、同じまたは異なるシリアルデータＩ／Ｏ部において、読み出しデータを出力することができるか、または書き込みデータをドライブすることができる。シリアルデータＩ／Ｏ部では、シリアルクロックＳ＿ＣＫに同期してビット値が供給される。図１Ｃでは１つのシリアルＩ／Ｏ部を示されているが、択一的な実施形態では、２つ以上のシリアルＩ／Ｏ部が含まれていてよい。

複数の実施形態では、ＤＤＲタイプのパラレルポートが示されているが、択一的な実施形態では、ＳＤＲ（single data rate）タイプのパラレルポートが含まれていてよい。さらに、ＮＶＭデバイスの一方または両方のポートは、ＳＤＲＡＭ、ＤＤＲ１、ＤＤＲ２、ＤＤＲ３およびＤＤＲ４の他の実装形態を含む任意の適切なＤＲＡＭインタフェースと互換性を有していてよいが、これらに限定されない。

図２は、別の一実施形態によるＮＶＭデバイス２００のブロック図である。ＮＶＭデバイス２００は、図１Ａに示したようなアイテムを含むことができる。ＮＶＭデバイス２００は、図１Ａに示されたＮＶＭデバイスの一実装形態であってよい。図２は、ＮＶＭデバイス２００が複数のダイを含むように示されている点で図１Ａとは異なる（２つのダイは、２０８－０および２０８－１として示されている。しかしながら、他の実施形態は、より少ない個数またはより多くの個数のダイを含んでいてよい）。各ダイ２０８－０／１には、第１のポート２０４および第２のポート２０６によってアクセスすることができる。

第１のポート２０４はパラレルポートであってよく、第２のポート２０６はシリアルポートであってよい。アクセスは、図１Ａ～図１Ｃの場合のように、チップセレクト入力の操作によって特定のダイが選択されることによって行うことが可能である。特に、第１のポート２０４を介するアクセスについては、チップセレクト信号ＣＳ＿Ａにより、行われ得るアクセスのためにダイ２０８－０を選択することができ、またチップセレクト信号ＣＳ＿Ｂにより、行われ得るアクセスのためにダイ２０８－１を選択することができる。さらに、入力クロックＣＫに同期してＣＡ入力を入力することができる。第２のポート２０６を介するアクセスについては、チップセレクト信号Ｓ＿ＣＳＡおよびＳ＿ＣＳＢにより、行われ得るアクセスのために、ダイ２０８－０とダイ２０８－１との間で選択を行うことができる。

図３Ａは、別の一実施形態によるＮＶＭデバイス３００のブロック図である。ＮＶＭデバイス３００は、図１Ａに示されたＮＶＭデバイスの一実装形態であってよい。ＮＶＭデバイス３００は、第１のポート３０４と、第２のポート３０６と、第１のインタフェース（Ｉ／Ｆ）３１０と、第２のＩ／Ｆ３１２と、別々にアドレス指定可能な複数のバンク３１４－０～３１４－３と、を含んでいてよい。第１のＩ／Ｆ３１０は、データクロックＤＱＳの立ち上がりエッジおよび立ち下りエッジに同期して、データ出力ＤＱ部において並列出力データを供給可能である並列ＤＤＲ Ｉ／Ｆであり得る。一部の実施形態では、第１のＩ／Ｆ３１０は、書き込み要求を処理することができない。第１のＩ／Ｆ３１０は、ＬＰＤＤＲ４標準と互換性を有していてよい（ただし、ＬＰＤＤＲ４書き込み要求が処理できないことがある）。第１のＩ／Ｆ３１０はまた、ＬＰＤＤＲ４標準の一部ではないカスタム読み出しコマンドも処理可能である。

第２のＩ／Ｆ３１２は、シリアルクロックＳ＿ＣＫに同期して、１つまたは複数のシリアルデータＩ／Ｏ（Ｓ＿ＤＱ）部においてシリアルデータトランザクションを可能にすることができるシリアルＩ／Ｆであってよい。一部の実施形態では、第２のＩ／Ｆ３１２は、順次読み出しおよび順次書き込み（例えば、プログラミング、消去）コマンドの処理を含む、ＳＰＩ標準と互換性を有していてよい。

バンク（３１４－０～３１４－３）はそれぞれ、複数のＮＶＭセルを含んでいてよい。各バンク（３１４－０～３１４－３）内では、ＮＶＭセルは、１つまたは複数のアレイに配置可能であり、行アドレスおよび列アドレスによってアクセス可能である。ＮＶＭセルは、任意の適切な形態をとることができ、一部の実施形態では、「フラッシュ」タイプのＮＶＭセルであってよい。バンク（３１４－０～３１４－３）は、別々にアドレス指定可能である。すなわち、デバイス３００の物理的なアドレス指定は、各バンク（３１４－０～３１４－３）について別々のバンクアドレスを有していてよい。すべてのバンク（３１４－０～３１４－３）は、第１のバスシステム３１６および第２のバスシステム３１８に接続可能である。第１のバスシステム３１６は、第１のＩ／Ｆ３１０にバンク（３１４－０～３１４－３）を接続することができる。第２のバスシステム３１８は、バンク（３１４－０～３１４－３）を第２のＩ／Ｆ３１２に接続することができる。図３Ａには、４つのバンクを備えたデバイスが示されているが、複数の実施形態は、より多くの個数またはより少ない個数のバンクを含んでいてよい。

図３Ｂおよび図３Ｃは、別々にアドレス指定可能なバンク（３１４－０～３１４－３）が、どのようにして、異なるポートによって同時にアクセスすることができるかを示すブロック図である。図３Ｂは、第２のポートトランザクション３２２－０と同時に行われる第１のポートトランザクション３２０－０を示している。第１のポートトランザクション３２０－０は、第１のポート３０４においてデータを並列に出力するためのバンク３１４－３からのデータの読み出しであってよい。第２のポートトランザクション３２２－０は、第２のポート３０６を介する、バンク３１４－１からのデータの読み出しまたはバンク３１４－１へのデータの書き込みであってよい。図３Ｃには、異なるバンクを対象としており、したがって同時に行われ得る第１のポートトランザクション３２０－１および第２のポートトランザクション３２２－１の別の例が示されている。

一部の実施形態では、両方のポート３０４／３０６による同じバンク（３１４－０～３１４－３）への同時アクセスは許可されない。一部の実施形態では、１つのポート（３０４または３０６）に各バンク（３１４－０～３１４－３）を動的に指定することができる。バンク（３１４－０～３１４－３）が、一方のポートに指定される場合、他方のポートによってそのバンクにアクセスすることはできない。

複数の実施形態では、特定のポートタイプ（すなわち、シリアルポートおよびパラレルポート）を有するＮＶＭデバイスが示されているが、択一的な実施形態では、任意の他の適切なポートタイプが含まれていてよい。しかしながら多くの択一的な実施形態の選択肢の１つとして、図３Ｄには、第１のポート３０４’を書き込みポートとすることも可能なＮＶＭデバイス３００が示されている。図３Ｄでは、図３Ａと同様のアイテムは、同じ参照符号で示されている。第１のインタフェース３１１は、第１のポート３０４’からの書き込み動作を可能にするために書き込み（プログラミングを含む）回路を含むことができる。第１のポートトランザクション３２０－０’は、バンク３１４－３における読み出しまたは書き込みであってよい。第２のポートトランザクション３２２－０は、第２のポート３０６を介する、バンク３１４－１における読み出しまたは書き込みであってよい。図３Ｄには、異なるバンクを対象としており、したがって同時に行われ得る第１のポートトランザクション３２０－０’および第２のポートトランザクション３２２－０の別の例が示されている。引き続いて図３Ｄを参照すると、第２のポート３０６は、読み出し専用ポートであってもよいし、または読み出し・書き込みポートであってもよい。図３Ｄには、第１のポート３０４が並列であるように示されているが、択一的な実施形態では、第１のポート３０４は、一例ではあるがシリアルポートを含む異なるタイプのポートであってよい。

図３Ｅには、複数の実施形態によるバンクアクセス設定動作が示されている。図３Ｅでは、図３Ｄと同様のアイテムは、同じ参照符号で示されている。図３Ｅにはまた、バンクアクセス回路３２８も示されている。バンクアクセス回路３２８は、どのポート（３０４’または３０６）が、特定のバンク（３１４－０～３１４－３）にアクセスするかを制御することができる。複数の実施形態によれば、バンク（３１４－０～３１４－３）へのアクセスは、第２のポート３０６を介して行われるバンクアクセス設定動作３２３によって設定可能である。付加的または択一的には、バンク（３１４－０～３１４－３）へのアクセスは、第１のポート３０４を介して行われるバンクアクセス設定動作３２１によって設定可能である。一部の実施形態では、第１のＩ／Ｆ３１０／３１１および／または第２のＩ／Ｆ３１０／３１１は、バンクアクセスを設定するために、既存の標準と互換性を有するレジスタ書き込みコマンドを処理することができる。付加的または択一的には、第１のＩ／Ｆ３１０／３１１および／または第２のＩ／Ｆ３１０／３１１は、どの標準の一部でもないカスタムバンク設定コマンドを処理することができる。

図３Ｆには、さまざまな他の実施形態によるＮＶＭデバイス３００が示されている。図３Ｆでは、図３Ａのアイテムと同様のアイテムは、同じ参照符号で示されている。図示された実施形態では、第１のポート３０４’および第２のポート３０４’’の両方ともパラレルポートであってよい。第１のポート３０４’は、読み出しポートまたは読み出し・書き込みポートであってよい。第２のポート３０４’’は、読み出しポートまたは読み出し・読み書きポートであってよい。

図４は、別の一実施形態によるＮＶＭデバイス４００のブロック図である。ＮＶＭデバイス４００は、図１Ａに示されたＮＶＭデバイスの一実装形態であってよい。ＮＶＭデバイス４００は、ＬＰＤＤＲ４互換ポート４０４と、クワッドＳＰＩ（ＱＳＰＩ）互換ポート４０６と、ＬＰＤＤＲ４互換物理層インタフェース（ＰＨＹ）（ＬＰＤＤＲ４ ＰＨＹと称される）４１０と、ＱＳＰＩ互換ＰＨＹ（ＱＳＰＩ ＰＨＹと称される）４１２と、複数のバンク４１４－０～４１４－７と、各バンク（４１４－０～４１４－７）についての第１のアクセスパス４２４－０～４２４－７、各バンク（４１４－０～４１４－７）についての第２のアクセスパス４２６－０～４２６－７と、バンクアクセスレジスタ４２８と、組み込み動作部４３０と、を含んでいてよい。

ＬＰＤＤＲ４互換ポート４０４は、チップセレクト部ＣＳと、クロック入力部ＣＫ＿ｔと、コマンドアドレスＣＡ入力部と、対応するデータクロック出力部ＤＱＳ０＿ｔを備えた第１データ出力部ＤＱ［７：０］と、対応するデータクロック出力部ＤＱＳ１＿ｔを備えた第２データ出力部ＤＱ［１５：８］と、を含んでいてよい。

ＬＰＤＤＲ４ ＰＨＹ４１０は、ＬＰＤＤＲ４互換コマンドを含め、ポート４０４を介して受信したコマンドを処理することができる。一部の実施形態において、ＬＰＤＤＲ４ ＰＨＹ４１０は、一部のＬＰＤＤＲ４互換コマンドを処理することができるが、ＬＰＤＤＲ４書き込みコマンドを処理することはできない。ＬＰＤＤＲ４ ＰＨＹ４１０は、第１のバスシステム４１８を介して、バンク（４１４－０～４１４－７）に接続可能である。ＬＰＤＤＲ４ ＰＨＹ４１０を介する読み出しデータ転送速度は、ＱＳＰＩ ＰＨＹ４１２の読み出しデータ転送速度よりも高速であってよい。一部の実施形態では、ＬＰＤＤＲ４ ＰＨＹ４１０は、ＬＰＤＤＲ４ポート４０４への、またはＬＰＤＤＲ４ポート４０４からのアクセス要求をシグナリングするために、組み込み動作部４３０と通信可能である。

ＱＳＰＩ互換ポート４０６は、シリアルチップセレクト部ＳＰＩ＿ＣＳと、シリアルクロック入力部ＳＰＩ＿ＣＫと、４つのシリアルデータＩ／Ｏ部ＳＰＩ＿ＤＱと、を含んでいてよい。ＱＳＰＩ ＰＨＹ４１２は、ＱＳＰＩ互換コマンドを含め、ポート４０６を介して受信されるコマンドを処理することができる。このようなコマンドには、読み出しコマンドと書き込み（例えば、プログラミング）コマンドとの両方が含まれていてよい。

バンクアクセスレジスタ４２８は、バンクへのポートアクセスを制御することができる、各バンク（４１４－０～４１４－７）についてバンクアクセスデータを記憶することができる。一部の実施形態では、バンク（４１４－０～４１４－７）についてのバンクアクセスデータが、１つの値を有する場合、そのバンクにはＱＳＰＩポート４０６によってアクセスすることができるが、ＬＰＤＤＲ４ポート４０４によってアクセスすることができない。バンクアクセスデータが、別の１つの値を有する場合、そのバンクにはＬＰＤＤＲ４ポート４０４によってアクセスすることができるが、ＱＳＰＩポート４０６によってアクセスすることはできない。

各バンク（４１４－０～４１４－７）は、行および列に配置されたＮＶＭセルを含むことができ、一意のバンクアドレスを介して別々にアクセス可能である。一部の実施形態では、ＮＶＭセルは、グループ消去可能であってよい（例えば、フラッシュ型セル）。読み出しパス（４２４－０～４２４－７）は、それらの対応するバンク（４１４－０～４１４－７）へのＬＰＤＤＲ４ポート４０４からの読み出しアクセスを、第１のバスシステム４１８を介して可能にすることができる。Ｒ／Ｗパス（４２６－０～４２６－７）は、それらの対応するバンク（４１４－０～４１４－７）への、ＱＳＰＩポート４０６から読み出しアクセスまたは書き込みアクセスを、第２のバスシステム４２０を介して可能にすることができる。一部の実施形態では、バンクアクセス値にしたがって読み出しパス（４２４－０～４２４－７）およびＲ／Ｗパス（４２６－０～４２６－７）を可能または不能にすることができる。

図３Ａ～図３Ｃの場合のように、異なるバンク（４１４－０～４１４－７）には、異なるポート４０４／４０６から同時にアクセス可能である。しかしながら、同じバンク（４１４－０～４１４－７）に両方のポート４０４／４０６から同時にアクセスすることはできない。

組み込み動作部４３０は、書き込みバッファ４３０－０と、コマンドプロセッサ４３０－１と、プロセッサ部４３０－２と、を含んでいてよい。書き込みバッファ４３０－０は、アドレスバンク（４１４－０～４１４－７）への次のプログラミングのために、ＱＳＰＩポート４０６からの書き込みデータを受信して記憶することができる。コマンドプロセッサ４３０－１は、ＱＳＰＩポート４０６において受信したコマンドデータをデコードし、コマンドを実行するために、適切な制御信号を生成することができる。プロセッサ部４３０－２は、ＮＶＭデバイス４００のためのさまざまな機能を実行するために、１つまたは複数の中央処理ユニット（ＣＰＵ）を含むことができる。このような機能には、第１のポート４０４および第２のポート４０６において受信されるコマンドに応じた、バンクアクセス値の設定が含まれていてよい。さらに、プロセッサ部４３０－２は、ＮＶＭセルのメンテナンス（例えば、ウェアレベリング）、セクタアクセス制御（ブートセクタ）、暗号化／復号化のいずれかを形成することができるが、これらは少数の例である。

図５は、メモリデバイスからデータを読み出すための従来のＬＰＤＤＲ４コマンドを示す表５５０である。表５５０は、コマンドのタイプを識別する「コマンド」と、チップセレクト値を識別するＣＳと、コマンド／アドレスバス値（ＣＡ０～ＣＡ５）と、クロック値ＣＫとの列を含んでいる。図示されているように、各コマンドは、最初のクロック遷移（ＣＫ＝１）と、同じタイプ（例えば、立上りエッジ）の直後の次のクロック遷移（ＣＫ＝２）とに適用されるビット値の集合を含んでいる。従来のＬＰＤＤＲ４読み出し動作には、垂直方向に順番に示された４つのコマンド（すなわち、アクティブ化－１ － アクティブ化－２ － 読み出し－１ － ＣＡＳ－２）が含まれている。すなわち、従来のＬＰＤＤＲ４読み出しアクセスは、４つのコマンドを含んでおり、各コマンドは、２クロックサイクルを占有する。

複数の実施形態によれば、ＮＶＭデバイスは、既存の標準と互換性を有するＤＤＲインタフェースを使用することができる。しかしながら、このインタフェースは、読み出しアクセスを可能にするためにより高速なコマンドのシーケンスを処理することができる。すなわち、ＤＤＲ標準が読み出しアクセスのためにＮ個のコマンドを指示する場合、一実施形態によるＮＶＭデバイスは、Ｍ＜ＮなるＭ個のコマンドで読み出しアクセスを可能にすることができる。

図６Ａに、そのような実施形態の特定の一例が示されている。図６Ａは、２つのコマンド、すなわちＮＶＲ－１およびＮＶＲ－２だけを含む、ＮＶＭセル（例えば、バンク）にアクセスするコマンドシーケンスを示す表６５０である。表６５０は、図５に示したものと同じ列を含む。このようなコマンドは、ＬＰＤＤＲ４互換ポートにおいて受信可能であり、ＬＰＤＤＲ４コマンドの一般的な形態をとってよい。しかしながら、ＮＶＲ－１およびＮＶＲ－２は、ＬＰＤＤＲ４標準の一部ではない。このような読み出しアクセスは、４つのコマンドを必要とする図５に示した従来の読み出しアクセスとは対照的である。

図示された特定の実施形態では、第１コマンドＮＶＲ－１が、より高位のアドレス値（例えば、バンクおよび行の値）を含んでいてよいのに対し、第２コマンドＮＶＲ－２は、より低位のアドレス値（例えば、行および列の値）を含んでいてよい。しかしながら、コマンドの特定のビット形式は、限定とみなされるべきではない。

複数の実施形態によれば、ＮＶＭデバイスが、カスタムコマンド（すなわち、標準の一部ではないコマンド）を処理できるのに対し、このＮＶＭデバイスはまた、既存の標準のものと同じまたは類似したコマンドも処理できる。図６Ｂには、このようなコマンドの一例が示されている。

図６Ｂは、ＮＶＭデバイスによって処理可能な付加的なコマンドを示す表６５２である。表６５２は、図５に示したものと同じ列を含む。図６Ｂのコマンドは、多目的コマンドならびにモードレジスタ書き込みおよび読み出しコマンドを含む。一部の実施形態では、パラレルポート（例えば、図４の４１０）は、読み出し／書き込みポートであってよく、バンク（例えば、図４の４１４－０～４１４－７）へのポートアクセスを設定するためにモードレジスタコマンドを使用することができる。付加的または択一的には、パラレルポートを介するバンクアクセスを確立するために、図６Ａのような１つまたは複数のカスタムコマンドを使用することができる。

図７は、一実施形態によるバンクアクセス値レジスタを示すテーブル７２８である。バンクアクセスレジスタは、図４に示したような、ＮＶＭデバイスにおけるバンクへのアクセスを制御することができる。表７２８は、バンクを識別する「フィールド」列と、アクセスのタイプを示す「タイプ」列と、デフォルト値を示す「デフォルト」列と、バンクアクセス値が何を意味するのかを示す「定義」列と、を含む。図示されているように、バンクアクセス値は、「０」のデフォルト値を有してよく、この値「０」により、シリアルインタフェース（例えばＳＰＩ）を介するアクセスは、可能にされるが、パラレルインタフェース（例えばＬＰＤＤＲ４）を介するアクセスは、不能にされない。このようなアクセスは、読み出しおよび書き込み（Ｒ／Ｗ）の両方を含んでいてよい。

バンクアクセス値が「１」の場合、この値「１」により、パラレルインタフェースを介するアクセスは、可能にされるが、シリアルインタフェースを介するアクセスは、可能にされない。さらに、アクセスの「タイプ」を読み出し（Ｒ／ＷではなくＲ）に制限することができる。

図８は、従来のＬＰＤＤＲ４読み出しアクセスを示すタイミング図である。図８には、入力クロック（ＣＫ＿ｔ）と、チップセレクトＣＳと、コマンドアドレス値（ＣＡ）と、（ＣＡ値によって生成される）対応するコマンド（コマンド）と、データクロックＤＱ＿ｔと、パラレルデータ値（例えば、バイト、ワード、ダブルワードなど）の集合であると理解されるデータ値ＤＱとについての波形が含まれている。

図示されているように、４つのコマンド（アクティブ化１ － アクティブ化２ － 読み出し－１ － ＣＡＳ－２）は、時間ｔ＿ＣＭＤにわたり、ＬＰＤＤＲ４インタフェースにおいて受信可能である。したがって、従来のＬＰＤＤＲ４コマンドシーケンスは、７つのＣＫ＿ｔサイクルを占有し得る。

読み出し遅延およびクロックスキュー期間（ＲＬ＋ｔｓｋｗ）に続き、データクロック（ＤＱＳ）に同期して、２倍のデータレートでデータ（ＤＱ）が出力可能である。これらのデータは、１６個から成るバーストシーケンスで出力可能である。

複数の実施形態によれば、ＮＶＭセルのバンクへの読み出しアクセスは、２つのコマンドのみで、ＤＤＲインタフェースを介して行うことができる。図９Ａには、そのような実施形態の例が示されている。

図９Ａは、一実施形態にしたがい、ＬＰＤＤＲ４ポートを介する読み出し動作を示すタイミング図である。図９Ａには、図８に示されたものと同じタイプの波形が含まれている。しかしながら、カスタム読み出しコマンドは、標準ＬＰＤＤＲ４シーケンスよりも高速なアクセスを行うことができる。図示されているように、ＬＰＤＤＲ４インタフェースでは、ＣＫ＿ｔの３つサイクルにわたって２つのコマンド（ＮＶＲ－１～ＮＶＲ－２）が受信可能である。読み出し遅延およびクロックスキュー期間（ＲＬ＋ｔｓｋｗ）に続き、データクロック（ＤＱＳ）に同期して、２倍のデータレートでデータ（ＤＱ）が出力可能である。図示された実施形態では、データは、８個以上（例えば、１６個）のバーストシーケンスで出力可能である。

一部の実施形態では、ＮＶＭセルへのアクセスについての読み出し遅延（ＲＬ）は、２０ｎｓ未満または約１７．５ｎｓの極めて高い速度で実行可能である。ｔｓｋｗ値は、４ｎｓ未満、または約２．５ｎｓであってよい。したがって、８００ＭＨｚのクロック（ＣＫ＿ｔ）速度については、第１のコマンド部分のラッチからデータの出力までが、１９クロックサイクル（ｔ＿ＣＭＤ＝３サイクル、ＲＬ＝１４サイクル、ｔｓｋｗ＝２サイクル）まで短くなることが可能である。

図９Ａに示されているような高速コマンドシーケンスにより、高速アクセスが次々と実行可能である。一部の実施形態によれば、異なるバンクに対する連続的な読み出し動作は、途切れることのない出力データ値のシーケンスを可能にすることができる。このような実施形態は、図９Ｂに示されている。

図９Ｂは、一実施形態による連続的な読み出しアクセスを示すタイミング図である。２つのコマンドシーケンス（ＮＶＲ－１～ＮＶＲ－２）により、１つのバンク（バンク０）に第１の読み出しアクセスを行うことができる。別の２つのコマンドシーケンスにより、別のバンク（バンク１）に第２の読み出しアクセスを行うことができる。このような読み出しコマンドのシーケンスに応じて、データは、連続する２つのバースト９３２－０および９３２－１において出力可能である。このようなバーストは、中断されることなく行われてよく、従来のＮＶＭデバイスと比較して、ＮＶＭデバイスからの極めて高速なデータの読み出しが可能になる。

複数の実施形態によれば、ＮＶＭバンクへの高速のスループットアクセスは、パラレルインタフェースを介して行うことが可能であるが、ＮＶＭアクセスはシリアルインタフェースを介して行うことも可能である。さらに、このような２つのインタフェースから同時に、異なるバンクへのアクセスを行うことができる。

図１０Ａ～図１０Ｃは、複数の実施形態に含まれていてよいシリアルポートアクセスを示すタイミング図である。図１０Ａには、シリアルクロック（ＳＰＩ_ＣＫ）と、チップセレクト（ＳＰＩ＿ＣＳ）と、第１シリアルＩ／Ｏ（ＳＰＩ＿ＤＱ０）と、第２シリアルＩ／Ｏ（ＳＰＩ＿ＤＱ１）とについての波形が含まれている。図１０Ａには、シリアルデータ読み出し動作の一例が示されている。ＳＰＩ＿ＣＳがアクティブ（この例ではｌｏｗ）になるのに応じて、ＳＰＩ＿ＤＱ０においてＳＰＩ＿ＣＫと同期し、ビット値のシーケンスとして、コマンド値（「コマンド」）が受信可能である。「コマンド」は読み出し動作を示すことができる。アドレスビット値（Ａｍａｘ～Ａｍｉｎ）は、「コマンド」に続くことができ、ＮＶＭバンクと、ＮＶＭバンク内での位置とを示すことができる。出力データ（Ｄ７～Ｄ０）は、ＳＰＩ＿ＣＫと同期してＳＰ＿ＤＱ１において供給可能である。

図１０Ａには、遅延のない読み出し動作の例が示されている。読み出しデータは、最後のアドレスビット値（Ａｍｉｎ）に続く次のクロックサイクルにおいてＳＰＩ_ＤＱ１に出力可能である。しかしながら、択一的な実施形態では、より長い読み出し遅延が含まれていてよい。さらに、図１０Ａには８ビットの読み出しデータ出力が示されているが、択一的な実施形態は、格段に長い読み出しデータのシーケンスを有していてよい。

図１０Ｂには、シリアルデータ読み出し動作の別の例が示されている。図１０Ｂは、図１０Ａと同様の動作を含むことができるが、データは、４倍のシリアルレートで出力可能である。図１０Ａのようなコマンドおよびアドレスの値に応じ、読み出し遅延に続き、４つのシリアルＩ／Ｏ（ＳＰＩ＿ＤＱ０～ＳＰＩ＿ＤＱ３）においてシリアルデータが出力可能である。

図１０Ｃには、シリアルデータ書き込み動作の一例が示されている。コマンド、アドレスおよび書き込みデータの値は、シリアルＩ／Ｏ ＳＰＩ＿ＤＱ０において順次に受信可能である。

本明細書で述べたように、図１０Ａ～図１０Ｃのアクセス（および同等のアクセス）のいずれも、異なるＮＶＭバンクに対するものであれば、（図９Ａおよび図９Ｂに示されている）ＬＰＤＤＲ４アクセスと同時に行うことができる。

複数の実施形態は、上記の実施形態において明示的にかつ固有に開示される方法を含んでいてよいが、以下では付加的な方法を説明する。

図１１は、異なる２つのインタフェースからの、ＮＶＭデバイスのバンクアクセスを制御する方法１１４０の状態遷移図である。１１４０－０において、方法１１４０は、ＮＶＭデバイスにおけるアクセス要求の受信を含むことができる。アクセスタイプは、パラレルアクセス（例えば、パラレルポートまたはインタフェースにおいて受信されるアクセス）（「アクセス」＝「パラレル」）であってよく、またはアクセスタイプは、シリアルアクセス（例えば、シリアルポートまたはインタフェースで受信されるアクセス）（「アクセス」＝「シリアル」）であってよい。アクセスは、ＮＶＭデバイスにおける複数の異なるバンクのうちの１つを対象としていてよい。一部の実施形態では、パラレルアクセスは、読み出し専用であってよいのに対し、シリアルアクセスは、読み出しまたは書き込み（例えば、プログラミング）であってよい。

アクセス要求のタイプにかかわらず、１１４０－１において、ＮＶＭバンクの状態を特定可能である。図示された実施形態では、アクセスがパラレルアクセスでありかつバンクの状態が未使用である（「アクセス」＝「パラレル」かつ「バンク状態」＝「未使用」）場合、１１４０－２において、バンクについてのバンク状態をパラレルに設定可能である。パラレルポート／インタフェースを介するアクセスは、１１４０－３において行われてよい。パラレルポートを介するアクセスが完了すると、１１４０－４において、アクセスバンクの状態を未使用に設定可能である。

アクセスがシリアルアクセスでありかつバンク状態が未使用である（「アクセス」＝「シリアル」かつ「バンク状態」＝「未使用」）である場合、１１４０－５において、バンクについてのバンク状態はシリアルに設定可能である。シリアルポート／インタフェースを介するアクセスは、１１４０－６において行うことができる。シリアルポートを介するアクセスが完了すると、１１４０－４において、アクセスバンクの状態を未使用に設定可能である。

アクセスがシリアルアクセスでありかつバンク状態がパラレルである（「アクセス」＝「シリアル」かつ「バンク状態」＝「パラレル」）か、またはアクセスがパラレルアクセスでありかつバンク状態がシリアル（「アクセス」＝「パラレル」かつ「バンク状態」＝「シリアル」）である場合、１１４０－７において、バンクはアクセスされない。

図１２は、ＳＰＩポートおよびＬＰＰＤＲ４ポートを有するＮＶＭデバイスのバンクへのアクセスを制御する方法１２４０の流れ図である。ここで想定されるのは、ＮＶＭデバイスが、各バンクへのアクセスを可能にするまたは阻止するために、バンクアクセス値を設定することである。

方法１２４０には、１２４０－０において、ＮＶＭデバイスについての電源オンまたはリセット条件（ＰＯＲ：power-on or reset condition）を特定することが含まれていてよい。ＰＯＲの場合、１２４０－１において、ＮＶＭデバイスは、すべてのバンクアクセス値をデフォルト値に設定することができる。図示された実施形態では、デフォルト値は、ＳＰＩアクセスであってよい。しかしながら択一的な実施形態では、デフォルト値は、他の何らかの値であってよい。さらに、デフォルトのバンクアクセス値は、すべてのバンクについて同じである必要はない。

バンクへのアクセスは、１２４０－２において受信可能である。アクセスが、ＬＰＤＤＲ４ポートを介するものである場合（１２４０－２からのＬＰＤＤＲ４）、１２４０－３において、アドレス指定されたバンクを特定することができる。このようなアクションには、複数のコマンドアドレス入力部において、アクセス要求と共に受信されたアドレスをデコードすることが含まれていてよい。一部の実施形態では、ＬＰＤＤＲ４ポートを読み出し専用ポートとすることができ、書き込みアクセスを無視することができる。アドレス指定されたバンクの状態は、１２４０－４において特定可能である。特に、アドレス指定されたバンクが、ＳＰＩポートを介してアクセスされるか（またはそうでなければ利用可能でないか）を特定することができる。バンクが利用可能と示されている（１２４０－４からのＮ）場合、１２４０－５において、バンクに対するバンクアクセス値は、ＬＰＤＤＲ４に設定可能であり、このことは、バンクが、ＬＰＤＤＲ４ポートによってアクセスされている（またはアクセスされるように予定されている）ことを示す。一部の実施形態では、このようなアクションは、バンクアクセスレジスタにレジスタ値を設定することを含んでいてよい。

次に、１２４０－６において、ＬＰＤＤＲ４ポートを介して、アドレス指定されたバンクにアクセス可能である。このようなアクセスが継続している間（１２４０－７からのＮ）、バンクアクセス値は、ＬＰＤＤＲ４に設定されたままである。しかしながら、アクセスが完了すると（１２４０－７からのＹ）、１２４０－８において、アドレス指定されたバンクについてのバンクアクセス値をＳＰＩに戻すことができる。

１２４０－９において、ＬＰＤＤＲ４ポートアクセス要求があり、かつバンクが利用できないことをバンクアクセス値が示す（例えば、ＳＰＩアクセスが行われている、またはこれが行われる）（１２４０－４からのＹ）場合、バンクにはアクセスすることができない。一部の実施形態では、そのようなアクションには、要求に応じて無効データ（例えば、すべてのビットが０）を返すこと、割り込みの生成および／または状態レジスタへの書き込みが含まれていてよい。しかしながら、応答を生成しない（例えば、要求を無視する）ことを含む、任意の他の適切な応答が生成可能である。

アクセスがＳＰＩポート（１２４０－２からのＳＰＩ）を介して行われる場合、１２４０－１０において、アドレスバンクが特定可能である。このようなアクションには、１つまたは複数のシリアルＩ／Ｏラインにおいてビットのシーケンスとして、アクセス要求と共に受信されたアドレスをデコードすることが含まれていてよい。ＳＰＩポートは、データをアドレスブロックから読み出すか、またはアドレスブロックに書き込む（例えば、プログラミングする）ことを可能にする読み出し・書き込みポートであってよい。次いで、１２４０－１１において、アドレス指定されたバンクの状態が特定可能である。バンクがＳＰＩアクセスを有するように示されている場合（１２４０－１１からのＹ）、１２４０－１２において、ＳＰＩポートを介して、アドレス指定されたバンクにアクセスすることができる。バンクアクセス値が、ＳＰＩアクセスでないことを示す場合（例えば、バンクアクセス値がＬＰＤＤＲ４に設定されている）（１２４０－１１からのＮ）、１２４０－１３において、バンクにはアクセスすることができない。このようなアクションには、１２４０－９について上述した、要求の無視を含むさまざまな応答の生成が含まれてよい。

複数の実施形態は、任意の適切なタイプおよび／または配置の、ＮＶＭセルのバンクを含んでいてよい。図１３には、複数の実施形態に含まれていてよい、バンクにおけるＮＶＭセルの配置構成が示されている。このような配置構成は、限定とみなされるべきではない。図１３には、ＮＶＭセル１３４２が複数の行（１つの行が１３４４として示されている）と、複数の列（１つの列が１３４６として示されている）に配置されているＮＶＭアレイ１３０２が示されている。同じ行１３４４の複数のＮＶＭセル１３４２は、同じワードラインＷＬ（１つのＷＬが１３４８として示されている）に共通に接続可能である。同じ列１３４６の複数のＮＶＭセル１３４２は、同じビットラインＢＬ（１つのＢＬが１３５４として示されている）に共通に接続可能である。

複数の実施形態は、より大きなグループに配置されたＮＶＭアレイ１３０２を含んでいてよい。一例として、異なるアレイのＷＬは一緒にグローバルＷＬに接続可能であり、かつ／または異なるアレイのＢＬは一緒にグローバルＢＬに接続可能である。

複数の実施形態は、任意の適切なタイプのＮＶＭセルを含んでいてよい。図１４には、複数の実施形態に含まれていてよいＮＶＭセルの例が示されている。このような例は、限定とみなされるべきではない。図１４には、ゲートがワードライン１４４８に接続され、ドレインがＢＬ１４５４に接続され、かつソースがソースライン１４５６に接続された、１トランジスタ（１Ｔ）ＮＶＭセル１４４２が示されている。ＮＶＭセル１４４２は、対応するトランジスタの閾値電圧を制御するために電荷を蓄積することができる。一部の実施形態では、ＮＶＭセル１４４２は、制御ゲートとチャネルとの間に電荷蓄積層を含んでいてよい。このような電荷蓄積層は、誘電体、誘電体界面、または浮遊導体を含む任意の適切な形態をとることができるが、これらに限定されない。

複数の実施形態は、さまざまなデバイスおよび方法を含むことができるが、複数の実施形態はまた、処理装置がＮＭＶデバイスにアクセスするシステムも含んでいてよい。図１５は、一実施形態によるシステム１５６０のブロック図である。システム１５６０は、処理装置１５６２およびＮＶＭデバイス１５００を含んでいてよい。処理装置１５６２は、処理回路１５６４を含んでいてよく、パラレルポート１５０４およびシリアルポート１５０６を介してＮＶＭデバイス１５００にアクセス可能である。処理回路は、１つまたは複数のプロセッサコア、固定論理、プログラマブル論理およびこれらの組み合わせを含む、任意の適切な処理回路を含むことができるが、これらに限定されない。

ＮＶＭデバイス１５００は、複数のＮＶＭバンク１５１４－０～１５１４－ｉと、パラレルポート１５０４に接続されるパラレルＩ／Ｆ１５１０と、シリアルポート１５１２に接続されるシリアルＩ／Ｆ１５１２と、を含んでいてよい。ＮＶＭデバイス１５００は、本明細書で説明されるいずれかのＮＶＭデバイスおよび等価物と同様の形態をとることができ、かつ／またこれらと同様に動作することができる。

図１６は、一実施形態による自動車制御システム１６６０のブロック図である。システム１６６０は、図１５に示したシステムの一例であってよい。システム１６６０は、プロセッシングコア１６６０－０～１６６０－３と、メモリコントローラ１６７０と、システムＩ／Ｏ１６７２と、を含んでいてよい。コア（１６６６－０～１６６６－３）は、プロセッサと、関連する回路（例えば、キャッシュメモリ、バスなど）と、を含んでいてよい。一部の実施形態では、一部のコア（１６６６－１～１６６６－３）は、自動車の１つまたは複数のシステムのための処理タスク（１６６８－１～１６６８－３）専用であってよいのに対し、１つまたは複数の他のコアは、システム１６６０のさまざまな動作を管理および／または監視する監視機能１６６８－０を実行することができる。

メモリコントローラ１６７０は、ＳＰＩポート１６０６に接続されたＳＰＩ Ｉ／Ｆ１６７４と、単方向（例えば、読み出し専用）のＬＰＤＤＲ４ポート１６０４に接続されたコントローラ側ＬＰＤＤＲ４ Ｉ／Ｆ１６７６と、を含んでいてよい。

システムＩ／Ｏ１６７２は、さまざまな自動車システムに接続可能であり、このような他の自動車システムからデータを受信し、かつ／またはこのような他の自動車システムにデータを送信することができる。システムＩ／Ｏは、コントローラエリアネットワーク（ＣＡＮ）タイプのバスを含む、任意の適切なバスシステムのためのインタフェースを含むことができるが、ＣＡＮタイプのバスに限定されない。

ＮＶＭデバイス１６００は、ＳＰＩ Ｉ／Ｆ１６１２と、ＬＰＤＤＲ４ Ｉ／Ｆ１６１０と、制御回路１６３０と、別々にアクセス可能な複数のＮＶＭバンク１６１４－０～１６１４－７と、バンクアクセスレジスタ１６２８と、を含んでいてよい。ＮＶＭデバイス１６００は、本明細書で説明されるいずれかのＮＶＭデバイスおよび等価物と同様の形態をとることができ、かつ／またこれらと同様に動作することができる。

複数の実施形態は、相互接続されたさまざまなコンポーネントを有するシステムを含んでいてよく、複数の実施形態はまた、パラレルポートを介し、高速なダブルデータレート読み出しアクセスを備えた不揮発性記憶装置を提供することができる一方で、同時にシリアルポートを介する読み出しおよび書き込みアクセスを提供する単体構造デバイスを含んでいてもよい。このような単体構造デバイスは有利には、小型の単一集積回路デバイスであってよい。図１７には、パッケージングされたＮＶＭデバイス１７００の特定の一例が示されている。このようなＮＶＭデバイス１７００は、本明細書に開示される他のＮＶＭデバイスまたは等価物のいずれかの特徴を含んでいてよい。しかしながら、複数の実施形態によるＮＶＭデバイスは、任意の他の適切な集積回路パッケージングタイプを含んでいてよく、また回路基板または基板にＮＶＭデバイスチップを直接にボンディングできることは明らかである。

図１８には、１つの実施形態による自動車システム１８６０が示されている。自動車１８６０は、メイン制御サブシステム１８７８－０、エンジン－パワートレーン制御システム１８７８－１、サスペンション－タイヤ制御システム１８７８－２、ボディ制御システム１８７８－３を含む、多数のサブシステムを有することができるが、これらには限定されない。メイン制御サブシステム１８７８－０は、本明細書に開示された実施形態によるＮＶＭデバイス１８００または等価物を含んでいてよい。メイン制御サブシステム１８７８－０は、インフォテインメント機能（ナビゲーション、通信、エンターテイメント装置、データ記憶装置、デジタルオーディオ放送）も、他のすべてのシステムの監視制御部も制御することができる。一部の実施形態では、メイン制御サブシステム１８７８－０は、図１６に示された一実装形態であってよい。このような構成において、処理装置は、ＤＤＲインタフェースを介して、ＮＶＭデバイス１８００に記憶されているデータへの高速のスループットアクセスを有することができる一方で、同時に、より低速のデータスループットのシリアルインタフェースを介して、データ書き込みおよび読み出し機能を提供することができる。

本明細書全体を通した「１つの実施形態」または「一実施形態」についての記載は、実施形態に関連して説明される特定の特徴、構造または特性が、本発明の少なくとも１つの実施形態に含まれていることを意味していることを理解されるべきである。したがって、「一実施形態」または「１つの実施形態」または「択一的な一実施形態」についての、本明細書のさまざまな部分における２つ以上の記載は、必ずしもすべてが同じ実施形態を参照しているわけではないことが強調されかつ理解されるべきである。さらに、特定の特徴、構造または特性は、本発明の１つまたは複数の実施形態において適宜に組み合わされてよい。

同様に、本発明の例示的な実施形態の上述の説明においては、本発明のさまざまな態様のうちの１つまたは複数の理解を助ける開示を簡素化する目的で、本発明のさまざまな特徴が、一部において、単一の実施形態、図またはそれらの説明において一緒にグループ化されていることが理解されるべきである。しかしながら、本開示の方法は、各請求項に明示的に挙げられた特徴よりも多くの特徴を請求項が要求とするという意図を反映していると解釈されるべきではない。むしろ、本発明の態様の本質は、上で開示した単一の実施形態のすべての特徴よりも少ない特徴にある。したがって、詳細な説明に続く請求項は、各請求項が本発明の別の実施形態として成立しながら、詳細な説明に明確に組み込まれている。

Claims (20)

1. 不揮発性メモリデバイスであって、前記不揮発性メモリデバイスは、
   シリアルポートと、
   少なくとも１つのパラレルポートと、
   複数のバンクと、
   を有しており、
   前記シリアルポートは、
   少なくとも１つのシリアルクロック入力部と、
   前記少なくとも１つのシリアルクロック入力部に同期してコマンド、アドレスおよび書き込みデータを受信するように構成された少なくとも１つのシリアルデータ入出力（Ｉ／Ｏ）部と、
   を含んでおり、
   前記パラレルポートは、
   パラレルビットのグループでコマンドおよびアドレスデータを受信するように構成された複数のコマンドアドレス入力部と、
   データクロック信号の立ち上がりエッジおよび立ち下がりエッジに並列に、読み出しデータを出力するように構成された複数の単方向データ出力部と、
   を含んでおり、
   各バンクは、複数の不揮発性メモリセルを含んでおりかつ前記シリアルポートまたは前記パラレルポートによってアクセスされるように構成可能であり、バンクが、前記シリアルポートによってアクセスされるように構成される場合、前記バンクは、前記少なくとも１つのパラレルポートによってアクセスすることができない、
   不揮発性メモリデバイス。
2. 前記少なくとも１つのシリアルデータＩ／Ｏ部は、複数の双方向性シリアルデータＩ／Ｏ部を有する、
   請求項１記載の不揮発性メモリデバイス。
3. 前記シリアルポートは、シリアルペリフェラルインターコネクト（ＳＰＩ：Serial Peripheral Interconnect）標準と互換性を有する、
   請求項１記載の不揮発性メモリデバイス。
4. 前記少なくとも１つのパラレルポートは、一部のＬＰＤＤＲ４標準動作と互換性を有するが、ＬＰＤＤＲ４書き込み動作とは互換性を有しない、
   請求項１記載の不揮発性メモリデバイス。
5. 前記不揮発性メモリデバイスは、各バンクについてのアクセス値を記憶するように構成されたバンクアクセスレジスタをさらに含み、各バンクは、前記バンクアクセスレジスタに記憶されている前記バンクについての前記アクセス値に基づき、前記シリアルポートまたは前記パラレルポートによってアクセス可能である、
   請求項１記載の不揮発性メモリデバイス。
6. 前記不揮発性メモリデバイスは、２つ以下のコマンドに応じてアドレスバンクへの読み出しアクセスを可能にするために、複数の前記コマンドアドレス入力部からコマンドおよびアドレスデータを受信するように構成されたコマンドデコーダをさらに含む、
   請求項１記載の不揮発性メモリデバイス。
7. 前記少なくとも１つのパラレルポートにおいて受信される各コマンドは、入力クロックの立ち上がりエッジにおいて入力されるパラレルビットの第１の集合と、前記入力クロックの直接後続する立ち上がりエッジにおいて入力されるパラレルビットの第２の集合と、を含む、
   請求項６記載の不揮発性メモリデバイス。
8. 不揮発性メモリ（ＮＶＭ）デバイスを動作させる方法であって、前記方法は、
   パラレルポートにおいて受信されるアドレス指定されたＮＶＭバンクへの読み出しアクセスに応じて、前記アドレス指定されたＮＶＭバンクについてのアクセス値にしたがい、前記パラレルポートを介する前記読み出しアクセスを可能にするステップかまたは可能にしないステップと、
   シリアルポートにおいて受信されるアドレス指定されたＮＶＭバンクへの読み出しまたは書き込みアクセスに応じて、前記アドレス指定されたＮＶＭバンクについての前記アクセス値にしたがい、前記シリアルポートを介する前記読み出しまたは書き込みアクセスを可能にするステップかまたは可能にしないステップと、
   を有し、
   ＮＶＭバンクアクセス値により、前記シリアルポートを介するアクセスが可能にされる場合、前記ＮＶＭバンクアクセス値により、前記パラレルポートを介するアクセスが可能にされず、
   前記シリアルポートは、少なくとも１つのシリアルクロック入力部と、前記少なくとも１つのシリアルクロック入力部に同期してコマンド、アドレスおよび書き込みデータを受信するように構成された少なくとも１つのシリアルデータ入出力部と、を含んでおり、
   前記パラレルポートは、コマンドおよびアドレスデータを並列に受信するように構成された複数のコマンドアドレス入力部と、データクロック信号の立ち上がりエッジおよび立ち下がりエッジと並列に読み出しデータを出力するように構成された複数の単方向データ出力部と、を含む、
   方法。
9. 前記パラレルポートにおいて受信される前記読み出しアクセスは、２つ以下のコマンドから形成される読み出しアクセスを含む、
   請求項８記載の方法。
10. 異なる２つのＮＭＶバンクを対象とした、前記パラレルポートにおける順次の連続する２つの第２の読み出しアクセスを受信するのに応じて、連続するデータクロック遷移において、前記異なるＮＶＭバンクについての前記データを中断なしに出力することを可能にする、
    請求項９記載の方法。
11. 各コマンドは、入力クロックの立ち上がりエッジにおいて入力されるパラレルビットの第１の集合と、前記入力クロックの直接後続する立ち上がりエッジにおいて入力されるパラレルビットの第２の集合と、を含む、
    請求項９記載の方法。
12. 前記方法は、アドレス指定されたＮＶＭバンクへの前記パラレルポートを介する読み出しアクセスを可能にするのに応じて、前記シリアルポートによる前記ＮＶＭへのアクセスを不能にする値に、前記ＮＶＭバンクについての前記ＮＶＭアクセス値を設定するステップをさらに含む、
    請求項８記載の方法。
13. 前記ＮＶＭバンクについての前記ＮＶＭアクセス値を設定するステップは、前記ＮＶＭデバイスの設定レジスタに値を書き込むステップを含む、
    請求項１２記載の方法。
14. 前記パラレルポートにおいて受信される、アドレス指定された第１のＮＶＭバンクへの読み出しアクセスと、前記シリアルポートにおいて受信される、アドレス指定された第２のＮＶＭバンクへ読み出しまたは書き込みアクセスと、に応じて、アドレス指定された前記第１のＮＶＭバンクおよび前記第２のＮＶＭバンクの両方に対するアクセスを同時に可能にする、
    請求項８記載の方法。
15. システムであって、前記システムは、
    処理装置と、
    不揮発性メモリ（ＮＶＭ）デバイスと、
    第１のバスと、
    パラレルバスと、
    を有しており、
    前記処理装置は、
    少なくとも１つのプロセッシングコアと、
    第１のインタフェースと、
    第２のインタフェースと、
    を有しており、
    前記不揮発性メモリ（ＮＶＭ）デバイスは、
    コマンド、アドレスおよび書き込みデータを受信するように構成された読み出し／書き込みポートと、
    コマンドおよびアドレスデータを並列に受信するように構成された複数のコマンドアドレス入力部と、データクロック信号の立ち上がりエッジおよび立ち下がりエッジに並列に読み出しデータを出力するように構成された複数の単方向データ出力部と、を含む読み出し専用パラレルポートと、
    を含んでおり、
    前記第１のバスは、前記第１のインタフェースと前記読み出し／書き込みポートとの間に接続され、
    前記パラレルバスは、前記第２のインタフェースと前記読み出し専用パラレルポートとの間に接続されている、
    システム。
16. 前記処理装置は、自動車の異なる部分を制御するように構成された複数のコアを有する、
    請求項１５記載のシステム。
17. 前記ＮＶＭデバイスは、２つ以下の読み出しコマンドのシーケンスに応じて、前記読み出し専用パラレルポートを介する第１のアクセスを可能にするように構成されている、
    請求項１５記載のシステム。
18. 前記読み出し専用パラレルポートは、ＬＰＤＤＲ４標準と互換性を有し、
    前記読み出しコマンドは、前記ＬＰＤＤＲ４標準の一部ではない、
    請求項１５記載のシステム。
19. 前記読み出し専用パラレルポートにおいて受信される各コマンドは、入力クロックの立ち上がりエッジにおいて入力されるパラレルビットの第１の集合と、前記入力クロックに直接後続する立ち上がりエッジにおいて入力されるパラレルビットの第２の集合と、を含む、
    請求項１５記載のシステム。
20. 前記第１のポートは、シリアルペリフェラルインターコネクト（ＳＰＩ）標準と互換性を有する、
    請求項１５記載のシステム。

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