KR102649213B1 - 메모리 칩을 선택하는데 사용되는 인터페이스 칩 그리고 메모리 칩과 인터페이스 칩을 포함하는 스토리지 장치 - Google Patents

메모리 칩을 선택하는데 사용되는 인터페이스 칩 그리고 메모리 칩과 인터페이스 칩을 포함하는 스토리지 장치 Download PDF

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Abstract

본 발명의 실시 예에 따른 인터페이스 칩은 클럭 신호에 기초하여 데이터 입출력 신호들에 포함된 명령을 디코딩하는 명령 디코더, 클럭 신호에 기초하여, 명령 이후에 순서대로 위치하는 클럭 신호의 제 1 내지 제 n 엣지들 중 제 1 엣지에 대응하는 엣지를 포함하는 클럭 마스킹 신호를 생성하는 마스킹 회로, n은 2 이상의 정수이고, 클럭 신호에 기초하여, 클럭 신호의 제 1 내지 제 n 엣지들 중 제 2 내지 제 n 엣지들에 대응하는 엣지들을 포함하는 클럭 레이턴시 신호를 외부의 칩으로 전송하는 클럭 레이턴시 회로, 클럭 마스킹 신호의 엣지에 기초하여 데이터 입출력 신호들에 포함된 어드레스를 확인하고 그리고 칩 선택 신호를 생성하는 칩 선택 회로, 및 데이터 입출력 신호들에 대한 채널을 나타내는 칩 인에이블 신호를 수신하고 그리고 칩 선택 신호에 기초하여 칩 인에이블 신호를 외부의 칩으로 전송하는 칩 인에이블 제어 회로를 포함할 수 있다.

Description

메모리 칩을 선택하는데 사용되는 인터페이스 칩 그리고 메모리 칩과 인터페이스 칩을 포함하는 스토리지 장치{INTERFACE CHIP USED TO SELECT MEMORY CHIP AND STORAGE DEVICE INCLUDING INTERFACE CHIP AND MEMORY CHIP}
본 발명은 메모리 칩을 선택하는데 사용되는 인터페이스 칩 그리고 메모리 칩과 인터페이스 칩을 포함하는 스토리지 장치에 관한 것이다.
스토리지 장치는 컨트롤러와 다수의 메모리 칩들을 포함할 수 있다. 최근 스토리지 장치의 용량이 증가함에 따라, 스토리지 장치에 탑재되는 메모리 칩들의 개수가 증가하고 있다. 컨트롤러에 연결되는 메모리 칩들이 증가할수록 메모리 칩들에 대한 컨트롤러의 부하가 증가하고 컨트롤러와 메모리 칩들 사이의 경로들이 증가할 수 있다. 따라서, 컨트롤러의 부하를 감소시키기 위한 인터페이스 칩이 사용될 수 있다.
그러나, 메모리 칩들의 개수가 증가함에 따라 컨트롤러와 메모리 칩들을 연결하는 인터페이스 칩들의 개수도 증가할 수 있다. 특히, 컨트롤러는 인터페이스 칩들과 메모리 칩들을 모두 선택해야 하므로, 인터페이스 칩들과 메모리 칩들을 선택하는데 사용되는 경로들의 개수도 증가할 수 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 메모리 칩을 선택하는데 사용되는 인터페이스 칩 그리고 메모리 칩과 인터페이스 칩을 포함하는 스토리지 장치를 제공할 수 있다.
본 발명의 실시 예에 따른 인터페이스 칩은 클럭 신호에 기초하여 데이터 입출력 신호들에 포함된 명령을 디코딩하는 명령 디코더, 클럭 신호에 기초하여, 명령 이후의 클럭 신호의 제 1 내지 제 n 엣지들 중 제 1 엣지에 대응하는 엣지를 포함하는 클럭 마스킹 신호를 생성하는 마스킹 회로, n은 2 이상의 정수이고, 클럭 신호에 기초하여, 클럭 신호의 제 1 내지 제 n 엣지들 중 제 2 내지 제 n 엣지들에 대응하는 엣지들을 포함하는 클럭 레이턴시 신호를 외부의 칩으로 전송하는 클럭 레이턴시 회로, 클럭 마스킹 신호의 엣지에 기초하여 데이터 입출력 신호들에 포함된 어드레스를 확인하고 그리고 칩 선택 신호를 생성하는 칩 선택 회로, 및 데이터 입출력 신호들에 대한 채널을 나타내는 칩 인에이블 신호를 수신하고 그리고 칩 선택 신호에 기초하여 칩 인에이블 신호를 외부의 칩으로 전송하는 칩 인에이블 제어 회로를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 스토리지 장치는 명령 및 제 1 내지 제 n 어드레스들을 포함하는 데이터 입출력 신호들 그리고 명령 이후의 제 1 내지 제 n 엣지들을 포함하는 클럭 신호를 생성하는 컨트롤러, n은 2 이상의 정수이고, 데이터 입출력 신호들에 포함된 명령을 각각 디코딩하고 그리고 클럭 신호의 제 1 내지 제 n 엣지들에 기초하여 제 1 내지 제 n 어드레스들을 각각 샘플링하는 제 1 내지 제 n 스테이지들의 제 1 내지 제 n 반도체 칩들을 포함할 수 있고, 컨트롤러는 제 1 내지 제 n 어드레스들에 대응하는 제 n 스테이지의 제 n 반도체 칩을 선택할 수 있다.
본 발명의 또 다른 실시 예에 따른 스토리지 장치는 제 1 내지 제 n 스테이지들의 제 1 내지 제 n 반도체 칩들, n은 2 이상의 정수이고, 제 n 스테이지의 제 n 반도체 칩을 선택하기 위한 명령을 포함하는 데이터 입출력 신호들, 명령 이후의 제 1 내지 제 n 엣지들을 포함하는 클럭 신호, 및 칩 인에이블 신호를 제 1 스테이지의 제 1 반도체 칩으로 전송하는 컨트롤러를 포함할 수 있고, n이 2이면, 제 1 스테이지의 제 1 반도체 칩은 클럭 신호의 제 1 엣지에 기초하여, 컨트롤러부터 칩 인에이블 신호를 수신하고 그리고 칩 인에이블 신호를 제 n 스테이지의 제 n 반도체 칩으로 전송하고, 그리고 n이 2보다 크면, 제 1 내지 제 n-1 스테이지들의 제 1 내지 제 n-1 반도체 칩들은 클럭 신호의 제 1 내지 제 n-1 엣지들에 기초하여, 컨트롤러 및 제 1 내지 제 n-2 스테이지들의 제 1 내지 제 n-2 반도체 칩들로부터 칩 인에이블 신호를 각각 수신하고 그리고 칩 인에이블 신호를 제 2 내지 제 n 스테이지들의 제 2 내지 제 n 반도체 칩들로 각각 전송할 수 있다.
본 발명의 실시 예에 따르면, 스토리지 장치의 메모리 칩들의 개수가 증가하여도, 스테이지마다 인터페이스 칩들을 하나씩 선택함으로써, 메모리 칩들을 선택하기 위한 칩 인에이블 신호들이 전송되는 경로들의 개수가 감소할 수 있다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치의 블록도를 예시적으로 도시한다.
도 2는 본 발명의 실시 예에 따른 스토리지 장치의 블록도를 예시적으로 도시한다.
도 3은 도 2의 인터페이스 칩의 블록도를 예시적으로 도시한다.
도 4는 도 2의 메모리 칩의 블록도를 예시적으로 도시한다.
도 5는 도 2의 컨트롤러가 제 1 내지 제 3 스테이지에서 선택한 반도체 칩들을 예시적으로 도시한다.
도 6은 도 2의 컨트롤러가 제 1 내지 제 3 스테이지에서 선택한 반도체 칩들을 선택하는 것과 관련된 타이밍도를 예시적으로 도시한다.
도 7은 본 발명의 실시 예에 따른 스토리지 장치의 컨트롤러가 반도체 칩들을 선택하는 동작에 대한 순서도를 예시적으로 도시한다.
도 8은 본 발명의 다른 실시 예에 따른 도 2의 인터페이스 칩의 블록도를 예시적으로 도시한다.
도 9는 본 발명의 다른 실시 예에 따른 도 2의 메모리 칩의 블록도를 예시적으로 도시한다.
도 10은 본 발명의 다른 실시 예에 따른 스토리지 장치의 블록도를 예시적으로 도시한다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치의 블록도를 예시적으로 도시한다. 예를 들어, 스토리지 장치(100)는 SSD(solid state drive), 메모리 카드, 마이크로 SD 카드, eMMC(embedded multi-media card), UFS(universal flash storage) 등일 수 있으나, 본 발명의 범위는 이에 한정되지 않는다. 스토리지 장치(100)는 메모리 시스템으로도 지칭될 수 있다. 스토리지 장치(100)는 컨트롤러(1000) 및 메모리 패키지(2000)를 포함할 수 있다.
컨트롤러(1000)는 스토리지 장치(100)의 전반적인 동작을 제어할 수 있다. 컨트롤러(1000)는 스토리지 장치(100) 외부의 호스트(미도시)의 요청을 처리할 수 있다. 컨트롤러(1000)는 채널(CH)을 통해 메모리 패키지(2000)와 통신할 수 있다. 좀 더 구체적으로, 컨트롤러(1000)는 컨트롤러(1000)와 메모리 칩들(2210_2~2280_2) 사이의 인터페이스 표준(예를 들어, Toggle DDR(double data rate) 표준, DDR SDRAM(synchronous dynamic random access memory) 표준 등)에 따라, 채널(CH)을 통해 메모리 패키지(2000)에 접근할 수 있다. 컨트롤러(1000)와 메모리 패키지(2000) 사이의 채널(CH)의 개수는 하나 이상일 수 있다. 채널(CH) 당 메모리 패키지(2000)의 개수는 하나 이상일 수 있다. 본 발명의 범위는 도 1에서 도시된 채널(CH)의 개수 또는 메모리 패키지(2000)의 개수로 한정되지 않는다.
메모리 패키지(2000)는 인터페이스 칩들(2110_1, 2120_1) 및 메모리 칩들(2210_2~2280_2)을 포함할 수 있다. 인터페이스 칩들(2110_1, 2120_1)은 컨트롤러(1000)와 메모리 칩들(2210_2~2280_2)을 연결하는데 사용될 수 있다. 메모리 칩들(2210_2~2280_2)은 인터페이스 칩들(2110_1, 2120_1)을 통해 전송되는 컨트롤러(1000)의 제어 신호(들)에 기초하여, 인터페이스 칩들(2110_1, 2120_1)을 통해 전송되는 프로그램 데이터(혹은 쓰기 데이터)를 저장할 수 있다. 메모리 칩들(2210_2~2280_2)은 인터페이스 칩들(2110_1, 2120_1)을 통해 전송되는 컨트롤러(1000)의 제어 신호(들)에 기초하여, 읽기 데이터를 인터페이스 칩들(2110_1, 2120_1)을 통해 컨트롤러(1000)로 전송할 수 있다.
인터페이스 칩들(2110_1, 2120_1)은 제 1 스테이지를 구성할 수 있다. 제 1 스테이지는 컨트롤러(1000)와 제 2 스테이지를 연결할 수 있다. 제 1 스테이지는 메모리 칩들(2210_2~2280_2)을 포함하지 않을 수 있다. 메모리 칩들(2210_2~2280_2)은 제 2 스테이지를 구성할 수 있다. 제 2 스테이지는 마지막 스테이지로서 인터페이스 칩들(2110_1, 2120_1)을 포함하지 않을 수 있다.
예를 들어, 컨트롤러(1000)는 하나의 채널(CH) 당 메모리 칩들(2210_2~2280_2) 중 하나의 타깃 메모리 칩을 선택하고 접근할 수 있다. 도 1의 도시와 달리, 컨트롤러(1000)가 인터페이스 칩들(2110_1, 2120_1) 없이 메모리 칩들(2210_2~2280_2)과 직접 통신하는 것으로 가정한다. 이 경우, 컨트롤러(1000)가 8개의 메모리 칩들(2210_2~2280_2) 중 하나를 선택할 수 있도록 컨트롤러(1000)와 8개의 메모리 칩들(2210_2~2280_2) 사이에는 경로들이 필요하다. 특히, 메모리 칩들(2210_2~2280_2)의 개수가 증가할수록, 컨트롤러(1000)와 메모리 칩들(2210_2~2280_2) 사이의 경로들의 부하가 증가할 것이고 컨트롤러(1000)의 메모리 칩들(2210_2~2280_2)에 대한 구동 능력이 감소할 것이다.
반면에, 도 1에서 도시된 대로, 컨트롤러(1000)는 인터페이스 칩들(2110_1, 2120_1)을 통해 메모리 칩들(2210_2~2280_2)과 통신할 수 있다. 예를 들어, 컨트롤러(1000)는 제 1 스테이지의 인터페이스 칩들(2110_1, 2120_1) 중 하나를 선택하고 그 다음 제 2 스테이지의 메모리 칩들(2210_2~2280_2) 중 타깃 메모리 칩을 선택할 수 있다. 도 1에서 컨트롤러(1000)와 직접적으로 연결된 메모리 칩들(2210_2~2280_2)의 개수는 2개이므로, 컨트롤러(1000)와 인터페이스 칩들(2110_1, 2120_1) 사이의 경로들의 부하는 인터페이스 칩들(2110_1, 2120_1)이 없는 경우의 컨트롤러(1000)와 메모리 칩들(2210_2~2280_2) 사이의 경로들의 부하보다 개선될 수 있다. 인터페이스 칩들(2110_1, 2120_1)은 컨트롤러(1000)의 구동 능력을 개선시킬 수 있다.
전술한대로, 컨트롤러(1000)는 제 1 스테이지에서 인터페이스 칩들(2110_1, 2120_1) 중 하나를 선택하고 그 다음 제 2 스테이지에서 메모리 칩들(2210_2~2280_2) 중 하나를 선택할 수 있다. 컨트롤러(1000)는 스테이지 당 하나의 칩을 선택하므로, 인터페이스 칩들(2110_1, 2120_1) 및 메모리 칩들(2210_2~2280_2) 각각은 반도체 칩으로 지칭될 수 있다. 즉, 반도체 칩은 인터페이스 칩 또는 메모리 칩을 나타낼 수 있다.
실시 예에 있어서, 하나의 채널(CH)에 포함되는 스테이지들의 개수, 각각의 스테이지들에 포함되는 각각의 반도체 칩들의 개수들, 컨트롤러(1000)에 의해 구동되는 반도체 칩들의 개수, 및 하나의 반도체 칩에 의해 구동되는 다른 반도체 칩들의 개수는 도 1에서 도시된 것으로 한정되지 않는다. 또한, 도 1에서 반도체 칩들은 트리(Tree) 구조에 따라 서로 연결된 것으로 도시되었으나, 반도체 칩들의 연결 방식은 도 1에서 도시된 것으로 한정되지 않고 다른 구조들(예를 들어, 데이지 체인(daisy chain) 구조, 다중 계층(hierarchy) 구조 등)에 기반하여 서로 연결될 수도 있다.
도 2는 본 발명의 실시 예에 따른 스토리지 장치의 블록도를 예시적으로 도시한다. 도 2의 스토리지 장치(100), 컨트롤러(1000), 및 메모리 패키지(2000)는 도 1의 스토리지 장치(100), 컨트롤러(1000), 및 메모리 패키지(2000)와 실질적으로 동일할 수 있다. 다만, 도 2의 메모리 패키지(2000)는 제 1 내지 제 n 스테이지들을 포함할 수 있다(n은 2 이상의 정수). n은 스테이지들의 개수를 나타낼 수 있다. 도 1은 n이 2인 경우에 관한 것이고, 도 2는 n이 2 이상인 경우에 관한 것이다.
도 2를 참조하면, 제 n 스테이지는 마지막 스테이지일 수 있다. 컨트롤러(1000)는 제 1 내지 제 n-1 스테이지들의 인터페이스 칩들(2110_1~2120_1, 2110_2~2140_2, …, 2110_n-1~2130_n-1)을 통해 제 n 스테이지의 메모리 칩들(2210_n~2230_n)을 선택할 수 있다.
좀 더 구체적으로, 컨트롤러(1000)는 제 1 스테이지에서 하나의 반도체 칩을 선택하고, 그 다음 제 2 스테이지에서 하나의 반도체 칩을 선택할 수 있다. 상술한 방식으로, 컨트롤러(1000)는 제 1 내지 제 n-1 스테이지들에서 n-1개의 반도체 칩들을 순서대로(in sequence) 선택하고 그 다음 제 n 스테이지에서 1개의 타깃 메모리 칩을 선택할 수 있다. 컨트롤러(1000)는 하나의 스테이지 당 하나의 반도체 칩을 순서대로 선택하므로, n은 컨트롤러(1000)가 타깃 메모리 칩에 접근하기 위해 제 1 내지 제 n 스테이지들에서 선택해야 할 반도체 칩들(제 1 내지 제 n 스테이지들의 제 1 내지 제 n 반도체 칩들)의 개수를 나타낼 수 있다. 제 1 내지 제 n 스테이지들은 스테이지는 컨트롤러(1000)의 선택 단위에 각각 대응할 수 있다. 스토리지 장치(100)의 반도체 칩들은 제 1 내지 제 n 스테이지들로 나뉠 수 있다.
컨트롤러(1000)는 제 1 스테이지의 인터페이스 칩들(2110_1~2120_1)과 직접 통신할 수 있고, 제 1 스테이지의 인터페이스 칩(2110_1)은 제 2 스테이지의 인터페이스 칩들(2110_2~2120_2)과 직접 통신할 수 있고, 제 1 스테이지의 인터페이스 칩(2120_1)은 제 2 스테이지의 인터페이스 칩들(2130_2~2140_2)과 직접 통신할 수 있는 것으로 도 2에서 도시되었다. 다만, 컨트롤러(1000)가 직접 구동하는 인터페이스 칩들(2110_1~2120_1)의 개수, 하나의 인터페이스 칩(2110_1)이 직접 구동하는 인터페이스 칩들(2110_2~2120_2)의 개수는 도 2에서 도시된 것으로 한정되지 않는다.
도 3은 도 2의 인터페이스 칩의 블록도를 예시적으로 도시한다. 도 2의 인터페이스 칩들(2110_1~2120_1, 2110_2~2140_2, …, 2110_n-1~2130_n-1) 각각은 도 3의 인터페이스 칩(2100)일 수 있다. 도 2의 인터페이스 칩들(2110_1~2120_1, 2110_2~2140_2, …, 2110_n-1~2130_n-1)은 서로 동일하거나 서로 동일하도록 제조될 수 있다.
인터페이스 칩(2100)은 자신이 속한 스테이지의 이전 스테이지로부터 클럭 신호(CLK) 및 칩 인에이블 신호(nCE)를 수신할 수 있다. 인터페이스 칩(2100)이 제 1 스테이지에 속하면, 인터페이스 칩(2100)은 컨트롤러(1000)로부터 상술한 신호들을 수신할 수 있다. 인터페이스 칩(2100)은 자신이 속한 스테이지의 다음 스테이지로 클럭 신호(CLK) 및 칩 인에이블 신호(nCE)를 전송할 수 있다. 인터페이스 칩(2100)은 이전 스테이지로부터 데이터 입출력 신호들(DQ[k:0], k는 1 이상의 정수)을 수신하고 데이터 입출력 신호들(DQ[k:0])을 다음 스테이지로 전송할 수 있다. 반대로, 인터페이스 칩(2100)은 다음 스테이지로부터 데이터 입출력 신호들(DQ[k:0])을 수신하고 데이터 입출력 신호들(DQ[k:0])을 이전 스테이지로 전송할 수 있다. 인터페이스 칩(2100)은 명령 디코더(2101), 클럭 마스킹 회로(2102), 칩 선택 회로(2103), 클럭 레이턴시 회로(2104), 칩 인에이블 제어 회로(2105), 칩 인에이블 버퍼링 회로(2106), 및 데이터 버퍼링 회로(2107)를 포함할 수 있다.
명령 디코더(2101)는 클럭 신호(CLK)를 수신하고, 그리고 클럭 신호(CLK)에 기초하여 데이터 입출력 신호들(DQ[k:0])에 포함된 명령(CMD)을 수신하고 디코딩할 수 있다. 명령 디코더(2101)는 클럭 신호(CLK)의 엣지(예를 들어, 상승 엣지 또는 하강 엣지)에서 데이터 입출력 신호들(DQ[k:0])을 샘플링하고 그리고 샘플링된 데이터 입출력 신호들(DQ[k:0])의 논리 값들(예를 들어, 논리 0 또는 논리 1)에 기초하여 컨트롤러(1000)가 발행한 명령(CMD)을 디코딩할 수 있다. 여기서, 명령(CMD)에 따른 데이터 입출력 신호들(DQ[k:0])의 논리 값들은 전술한 인터페이스 표준에 의해 결정될 수 있다. 예를 들어, 컨트롤러(1000)는 타깃 메모리 칩을 선택하기 위해 칩 인에이블 감소 명령(CER_CMD)을 발행하고 그리고 칩 인에이블 감소 명령(CER_CMD)에 따른 논리 값들을 포함하는 데이터 입출력 신호들(DQ[k:0])을 제 1 스테이지의 반도체 칩(들)으로 전송할 수 있다. 이후, 제 1 스테이지의 반도체 칩들은 칩 인에이블 감소 명령(CER_CMD)을 제 2 스테이지의 반도체 칩들로 전송할 수 있다. 상술한 방식으로 칩 인에이블 감소 명령(CER_CMD)은 제 1 내지 제 n 스테이지들로 순서대로 전송될 수 있다. 명령 디코더(2101)는 칩 인에이블 감소 명령(CER_CMD)에 따른 논리 값들을 수신하고 그리고 CER 인에이블 신호(CER_EN)를 생성하거나 활성화할 수 있다.
클럭 마스킹 회로(2102)는 클럭 신호(CLK)를 수신하고 CER 인에이블 신호(CER_EN)에 기초하여 마스킹 클럭 신호(Masking CLK)를 생성할 수 있다. 클럭 마스킹 회로(2102)는 CER 인에이블 신호(CER_EN)가 활성화되지 않으면, 클럭 신호(CLK)를 마스킹 클럭 신호(CLK)로서 그대로 출력할 수 있다. 이 경우, 클럭 마스킹 회로(2102)는 클럭 신호(CLK)를 수신하고, 증폭하고, 그리고 클럭 신호(CLK)를 다른 회로로 전송하는 버퍼로서 동작할 수 있다.
반면에, 클럭 마스킹 회로(2102)는 CER 인에이블 신호(CER_EN)가 활성화되면, 인터페이스 칩(2100)으로 칩 인에이블 감소 명령(CER_CMD)이 입력된 시점 이후에 인터페이스 칩(2100)으로 입력되는 클럭 신호(CLK)의 첫 번째 엣지를 마스킹 클럭 신호(Masking CLK)에 포함시킬 수 있다. 칩 인에이블 감소 명령(CER_CMD) 이후의 마스킹 클럭 신호(Masking CLK)의 엣지는 단지 하나일 있고 그리고 컨트롤러(1000)로부터 칩 인에이블 감소 명령(CER_CMD)를 포함하는 데이터 입출력 신호들(DQ[k:0])이 출력된 이후에 컨트롤러(1000)로부터 출력되는 클럭 신호(CLK)의 첫 번째 엣지에 대응할 수 있다. 전술한대로, 엣지는 상승 엣지 또는 하강 엣지일 수 있다.
클럭 마스킹 회로(2102)는 인터페이스 칩(2100)으로 칩 인에이블 감소 명령(CER_CMD)이 입력된 시점 이후에 인터페이스 칩(2100)으로 입력되는 클럭 신호(CLK)의 첫 번째 엣지 이후의 모든 엣지들을 마스킹 클럭 신호(Masking CLK)에 포함시키지 않거나, 블록(block)하거나, 또는 마스킹할 수 있다. 즉, 클럭 마스킹 회로(2102)는 인터페이스 칩(2100)으로 칩 인에이블 감소 명령(CER_CMD)이 입력된 시점 이후에 인터페이스 칩(2100)으로 입력되는 클럭 신호(CLK)의 첫 번째 엣지에 대응하여 마스킹 클럭 신호(Masking CLK)를 토글링시킬 수 있고 그 다음 마스킹 클럭 신호(Masking CLK)를 토글링시키지 않을 수 있다. 토글링은 마스킹 클럭 신호(Masking CLK)의 논리 상태가 변경되는 동작을 나타낸다.
칩 선택 회로(2103)는 CER 인에이블 신호(CER_EN) 및 마스킹 클럭 신호(Masking CLK)에 기초하여 데이터 입출력 신호들(DQ[k:0])에 포함된 어드레스(ADDR)를 샘플링할 수 있다. 인터페이스 칩(2100)으로 칩 인에이블 감소 명령(CER_CMD)이 입력되고 명령 디코더(2101)에 의해 CER 인에이블 신호(CER_EN)가 활성화되면, 칩 선택 회로(2103)는 마스킹 클럭 신호(Masking CLK)의 엣지에서 데이터 입출력 신호들(DQ[k:0])에 포함된 어드레스(ADDR)를 샘플링할 수 있다.
전술한대로, 인터페이스 칩(2100)으로 칩 인에이블 감소 명령(CER_CMD)이 입력된 시점 이후의 마스킹 클럭 신호(Masking CLK)의 유일한 엣지는 인터페이스 칩(2100)으로 칩 인에이블 감소 명령(CER_CMD)이 입력된 시점 이후에 인터페이스 칩(2100)으로 입력되는 클럭 신호(CLK)의 첫 번째 엣지에만 대응할 수 있다. 따라서, 칩 선택 회로(2103)는 인터페이스 칩(2100)으로 칩 인에이블 감소 명령(CER_CMD)이 입력된 이후에 어드레스(ADDR)의 샘플링을 한 번만 수행할 수 있다.
칩 선택 회로(2103)는 샘플링된 어드레스를 확인하고, 샘플링된 어드레스와 사전에 저장된 내부 어드레스를 비교하고, 그리고 비교 결과에 기초하여 칩 선택 신호(Chip_SEL)를 생성하거나 활성화할 수 있다. 내부 어드레스는 컨트롤러(1000)가 어느 하나의 스테이지에 포함되는 반도체 칩들 중 하나를 선택하는데 사용될 수 있다. 예를 들어, 도 2의 제 2 스테이지의 인터페이스 칩들(2110_2~2140_2) 내에 각각 사전에 저장된 내부 어드레스들은 상이할 수 있다. 내부 어드레스는 인터페이스 칩(2100)의 레지스터(미도시, 예를 들어, OTP(one time programmable) 메모리 등)에 저장될 수 있다. 칩 선택 회로(2103)는 샘플링된 어드레스와 사전에 저장된 내부 어드레스가 일치하면 칩 선택 신호(Chip_SEL)를 활성화할 수 있다.
클럭 레이턴시 회로(2104)는 클럭 신호(CLK)를 수신하고 CER 인에이블 신호(CER_EN)에 기초하여 레이턴시 클럭 신호(Latency CLK)를 생성할 수 있다. 레이턴시 클럭 신호(Latency CLK)는 인터페이스 칩(2100)이 속한 스테이지의 다음 스테이지로 전송될 수 있다. 즉, 레이턴시 클럭 신호(Latency CLK)는 다음 스테이지의 인터페이스 칩(들)의 클럭 신호(CLK)가 될 수 있다.
클럭 레이턴시 회로(2104)는 CER 인에이블 신호(CER_EN)가 활성화되지 않으면, 클럭 신호(CLK)를 레이턴시 클럭 신호(Latency CLK)로서 그대로 출력할 수 있다. 이 경우, 클럭 레이턴시 회로(2104)는 클럭 신호(CLK)를 수신하고, 증폭하고, 그리고 클럭 신호(CLK)를 다음 스테이지로 전송하는 버퍼로서 동작할 수 있다.
반면에, 클럭 레이턴시 회로(2104)는 CER 인에이블 신호(CER_EN)가 활성화되면, 인터페이스 칩(2100)으로 칩 인에이블 감소 명령(CER_CMD)이 입력된 시점 이후에 인터페이스 칩(2100)으로 입력되는 클럭 신호(CLK)의 첫 번째 엣지를 레이턴시 클럭 신호(Latency CLK)에 포함시키지 않거나, 블록하거나, 또는 제외할 수 있다. 클럭 레이턴시 회로(2104)는 인터페이스 칩(2100)으로 칩 인에이블 감소 명령(CER_CMD)이 입력된 시점 이후에 인터페이스 칩(2100)으로 입력되는 클럭 신호(CLK)의 첫 번째 엣지 이후의 모든 엣지들을 레이턴시 클럭 신호(Latency CLK)에 포함시킬 수 있다. 따라서, 클럭 마스킹 회로(2102)와 클럭 레이턴시 회로(2104)는 서로 상반된 동작을 수행할 수 있다.
예를 들어, 클럭 레이턴시 회로(2104)는 인터페이스 칩(2100)으로 칩 인에이블 감소 명령(CER_CMD)이 입력된 시점 이후에 인터페이스 칩(2100)으로 입력되는 클럭 신호(CLK)의 첫 번째 엣지에 대응하여 레이턴시 클럭 신호(Latency CLK)를 토글링시키지 않을 수 있고 그리고 인터페이스 칩(2100)으로 칩 인에이블 감소 명령(CER_CMD)이 입력된 시점 이후에 인터페이스 칩(2100)으로 입력되는 클럭 신호(CLK)의 첫 번째 엣지 이후의 엣지들에 대응하여 레이턴시 클럭 신호(Latency CLK)를 토글링시킬 수 있다. 다른 예를 들어, 클럭 레이턴시 회로(2104)는 CER 인에이블 신호(CER_EN)가 활성화되면, 클럭 신호(CLK)를 지연시킴으로써 레이턴시 클럭 신호(Latency CLK)에서 클럭 신호(CLK)의 첫 번째 엣지를 제외할 수 있다.
칩 인에이블 제어 회로(2105)는 칩 인에이블 신호(nCE)를 수신할 수 있다. 칩 인에이블 신호(nCE)의 n은 칩 인에이블 신호(nCE)의 디폴트(default) 논리 상태를 나타낼 수 있다(예를 들어, 논리 1). 예를 들어, 칩 인에이블 신호(nCE)의 개수는 하나의 채널(CH) 당 하나일 수 있고 하나의 채널(CH)을 나타낼 수 있다. 칩 인에이블 신호(nCE)는 컨트롤러(1000)가 스테이지 당 하나의 반도체 칩을 선택하는데 사용될 수 있다.
칩 인에이블 제어 회로(2105)는 칩 선택 신호(Chip_SEL)가 활성화되면 칩 인에이블 신호(nCE)를 칩 인에이블 버퍼링 회로(2106) 및 데이터 버퍼링 회로(2107)에 제공하거나 출력할 수 있다. 칩 인에이블 제어 회로(2105)는 칩 선택 신호(Chip_SEL)가 활성화되지 않으면 칩 인에이블 신호(nCE)를 칩 인에이블 버퍼링 회로(2106) 및 데이터 버퍼링 회로(2107)에 제공하지 않을 수 있다.
칩 인에이블 버퍼링 회로(2106)는 버퍼로서 칩 인에이블 제어 회로(2105)로부터 칩 인에이블 신호(nCE)를 수신하고, 증폭하고, 그리고 버퍼링 칩 인에이블 신호(Buffering nCE)를 인터페이스 칩(2100)이 속한 스테이지의 다음 스테이지로 전송할 수 있다. 버퍼링 칩 인에이블 신호(Buffering nCE)는 칩 인에이블 제어 회로(2105)로부터 제공된 칩 인에이블 신호(nCE)와 실질적으로 동일하다. 버퍼링 칩 인에이블 신호(Buffering nCE)는 다음 스테이지의 반도체 칩들의 칩 인에이블 신호(nCE)가 될 수 있다.
실시 예에 있어서, 전술한 칩 선택 회로(2103)의 동작 및 컨트롤러(1000)의 제어에 의해 하나의 스테이지의 인터페이스 칩들(2100) 중 선택된 인터페이스 칩(2100)에서만 칩 선택 신호(Chip_SEL)가 활성화될 수 있다. 칩 인에이블 신호(nCE)가 어느 하나의 스테이지의 인터페이스 칩들(2100)로 전송되어도, 컨트롤러(1000)에 의해 선택된 하나의 스테이지의 하나의 인터페이스 칩(2100)만이 칩 인에이블 신호(nCE)를 다음 스테이지로 전송할 수 있다. 하나의 스테이지 당 하나의 인터페이스 칩(2100)이 선택되고 선택된 인터페이스 칩(2100)에서만 칩 인에이블 신호(nCE)를 다음 스테이지 출력하므로, 하나의 채널(CH) 당 칩 인에이블 신호(nCE)의 개수는 하나일 수 있고 컨트롤러(1000)와 제 1 스테이지 사이의 칩 인에이블 신호(nCE)를 전송하기 위한 경로의 개수는 하나일 수 있다.
데이터 버퍼링 회로(2107)는 이전 스테이지로부터 데이터 입출력 신호들(DQ[k:0])을 수신하고 그리고 칩 선택 신호(Chip_SEL) 및 칩 인에이블 신호(nCE)에 기초하여 데이터 입출력 신호들(DQ[k:0])을 다음 스테이지로 전송할 수 있다. 데이터 버퍼링 회로(2107)는 칩 선택 신호(Chip_SEL)가 활성화되고 칩 인에이블 제어 회로(2105)로부터 칩 인에이블 신호(nCE)를 제공받으면 데이터 입출력 신호들(DQ[k:0])을 다음 스테이지로 전송할 수 있다. 데이터 버퍼링 회로(2107)로부터 출력되는 데이터 입출력 신호들(DQ[k:0])은 다음 스테이지의 데이터 입출력 신호들(DQ[k:0])일 수 있다.
반대로, 데이터 버퍼링 회로(2107)는 다음 스테이지로부터 데이터 입출력 신호들(DQ[k:0])을 수신하고 그리고 칩 선택 신호(Chip_SEL) 및 칩 인에이블 신호(nCE)에 기초하여 데이터 입출력 신호들(DQ[k:0])을 이전 스테이지로 전송할 수 있다. 데이터 버퍼링 회로(2107)는 칩 선택 신호(Chip_SEL)가 활성화되고 칩 인에이블 제어 회로(2105)로부터 칩 인에이블 신호(nCE)를 제공받으면 데이터 입출력 신호들(DQ[k:0])을 이전 스테이지로 출력할 수 있다. 데이터 버퍼링 회로(2107)로부터 출력되는 데이터 입출력 신호들(DQ[k:0])은 이전 스테이지의 데이터 입출력 신호들(DQ[k:0])일 수 있다.
실시 예에 있어서, 컨트롤러(1000)가 칩 인에이블 감소 명령(CER_CMD)을 발행하고 제 1 내지 제 n 어드레스들을 순차적으로 발행하여 제 1 내지 제 n 스테이지들의 제 1 내지 제 n 반도체 칩들을 선택한 이후에, 제 1 내지 제 n-1 반도체 칩들 각각의 데이터 버퍼링 회로(2107)는 이전 스테이지로부터 데이터 입출력 신호들(DQ[k:0])을 수신하고 그 다음 데이터 입출력 신호들(DQ[k:0])을 다음 스테이지로 전송하는 버퍼로서 동작할 수 있다. 제 1 내지 제 n-1 반도체 칩들의 데이터 버퍼링 회로들(2107)을 통해 컨트롤러(1000)로부터 제 n 스테이지의 제 n 반도체 칩으로 프로그램 데이터가 전송될 수 있고 그리고 제 1 내지 제 n-1 반도체 칩들의 데이터 버퍼링 회로들(2107)을 통해 제 n 스테이지의 제 n 반도체 칩으로부터 컨트롤러(1000)로 읽기 데이터가 전송될 수 있다.
실시 예에 있어서, 데이터 버퍼링 회로(2107)는 칩 선택 신호(Chip_SEL)가 활성화되지 않으면 상술한 전송 동작들을 수행하지 않을 수 있다. 또한, 데이터 버퍼링 회로(2107)는 칩 인에이블 제어 회로(2105)로부터 칩 선택 신호(Chip_SEL)를 제공받지 않으면 상술한 전송 동작들을 수행하지 않을 수 있다.
실시 예에 있어서, 인터페이스 칩(2100)의 구성 요소들(2101~2107)은 논리 게이트, 버퍼, 드라이버, 증폭기, 송신기, 수신기 등을 이용하여 하드웨어 방식으로 각각 구현될 수 있다. 또한, 인터페이스 칩(2100)은 채널에 정의된 다른 제어 신호들도 전송하기 위한 회로들을 더 포함할 수 있다.
도 4는 도 2의 메모리 칩의 블록도를 예시적으로 도시한다. 도 2의 메모리 칩들(2210_n~2230_n)은 도 4의 메모리 칩(2200)일 수 있다. 도 2의 메모리 칩들(2210_n~2230_n)은 서로 동일하거나 서로 동일하도록 제조될 수 있다.
메모리 칩(2200)은 제 n-1 스테이지로부터 클럭 신호(CLK) 및 칩 인에이블 신호(nCE)를 수신할 수 있다. 메모리 칩(2200)은 마지막 스테이지인 제 n 스테이지에 포함되므로, 클럭 신호(CLK) 및 칩 인에이블 신호(nCE)를 다른 스테이지로 전송하지 않을 수 있다. 메모리 칩(2200)은 제 n-1 스테이지로부터 데이터 입출력 신호들(DQ[k:0])을 수신할 수 있다. 메모리 칩(2200)은 제 n-1 스테이지로 데이터 입출력 신호들(DQ[k:0])을 전송할 수 있다. 메모리 칩(2200)은 제어 회로(2201), 메모리 셀 어레이(2202), 어드레스 디코더(2203), 페이지 버퍼(2204), 및 입출력 회로(2205)를 포함할 수 있다.
제어 회로(2201)는, 메모리 칩(2200)이 클럭 신호(CLK), 칩 인에이블 신호(nCE), 및 데이터 입출력 신호들(DQ[k:0])을 다음 스테이지로 전송하는 인터페이스 칩(2100)의 동작들을 제외한 인터페이스 칩(2100)의 나머지 동작들을 실질적으로 동일하게 수행하도록, 동작하거나 메모리 칩(2200)의 다른 구성 요소들을 제어할 수 있다. 예를 들어, 제어 회로(2201)는, 메모리 칩(2200)이 이전 스테이지로부터 클럭 신호(CLK), 칩 인에이블 신호(nCE), 및 데이터 입출력 신호들(DQ[k:0])을 수신 및 처리하거나 또는 이전 스테이지로 데이터 입출력 신호들(DQ[k:0])을 전송하는 인터페이스 칩(2100)의 동작들을 실질적으로 동일하게 수행하도록, 동작하거나 메모리 칩(2200)의 다른 구성 요소들을 제어할 수 있다.
제어 회로(2201)는 입출력 회로(2205)로부터 데이터 입출력 신호들(DQ[k:0])을 수신하거나 또는 도 4의 도시와 달리 메모리 칩(2200)으로 입력된 데이터 입출력 신호들(DQ[k:0])을 그대로 수신할 수도 있다. 어느 경우든, 제어 회로(2201)는 컨트롤러(1000)에 의해 선택된 제 1 내지 제 n-1 스테이지의 제 1 내지 제 n-1 인터페이스 칩들을 통해 컨트롤러(1000)에 의해 발행된 데이터 입출력 신호들(DQ[k:0])에 포함된 명령(CMD) 또는 어드레스(ADDR)를 수신할 수 있다.
예를 들어, 명령(CMD)이 칩 인에이블 감소 명령(CER_CMD)이면, 제어 회로(2201)는 인터페이스 칩(2100)이 칩 인에이블 감소 명령(CER_CMD)을 수신하고 처리하는 일련의 동작들을 실질적으로 동일하게 수행할 수 있다. 이를 위해, 제어 회로(2201)는 명령 디코더(2201_1), 클럭 마스킹 회로(2201_2), 칩 선택 회로(2201_3), 및 칩 인에이블 제어 회로(2201_5)를 포함할 수 있다. 제어 회로(2201)의 명령 디코더(2201_1), 클럭 마스킹 회로(2201_2), 칩 선택 회로(2201_3), 및 칩 인에이블 제어 회로(2201_5)는 도 3의 인터페이스 칩(2100)의 명령 디코더(2101), 클럭 마스킹 회로(2102), 칩 선택 회로(2103), 및 칩 인에이블 제어 회로(2105)와 각각 실질적으로 동일할 수 있다.
명령 디코더(2201_1)는 칩 인에이블 감소 명령(CER_CMD)을 디코딩하고 CER 인에이블 신호(CER_EN)를 활성화할 수 있다. 클럭 마스킹 회로(2201_2)는 CER 인에이블 신호(CER_EN)가 활성화되면, 메모리 칩(2200)으로 칩 인에이블 감소 명령(CER_CMD)이 입력된 시점 이후에 메모리 칩(2200)으로 입력되는 클럭 신호(CLK)의 첫 번째 엣지를 포함하는 마스킹 클럭 신호(Masking CLK)를 생성할 수 있다. 클럭 마스킹 회로(2201_2)는 메모리 칩(2200)으로 칩 인에이블 감소 명령(CER_CMD)이 입력된 시점 이후에 메모리 칩(2200)으로 입력되는 클럭 신호(CLK)의 첫 번째 엣지 이후의 모든 엣지들을 마스킹 클럭 신호(Masking CLK)에 포함시키지 않거나, 블록하거나, 또는 마스킹할 수 있다. 칩 선택 회로(2201_3)는 마스킹 클럭 신호(Masking CLK)의 엣지에서 데이터 입출력 신호들(DQ[k:0])에 포함된 어드레스(ADDR)를 샘플링할 수 있다. 칩 선택 회로(2201_3)는 샘플링된 어드레스를 확인하고, 샘플링된 어드레스와 사전에 저장된 내부 어드레스를 비교하고, 그리고 샘플링된 어드레스와 사전에 저장된 내부 어드레스가 일치하면 칩 선택 신호(Chip_SEL)를 활성화할 수 있다.
내부 어드레스는 컨트롤러(1000)가 제 n 스테이지에 포함되는 메모리 칩들 중 하나를 선택하는데 사용될 수 있다. 예를 들어, 도 2의 제 n 스테이지의 메모리 칩들(2210_n~2230_n) 내에 각각 사전에 저장된 내부 어드레스들은 상이할 수 있다. 내부 어드레스는 메모리 칩(2200)의 레지스터(미도시, 예를 들어, OTP 메모리 등)에 저장될 수 있다.
제어 회로(2201)의 칩 인에이블 제어 회로(2201_5)는 칩 인에이블 신호(nCE)를 수신할 수 있다. 칩 인에이블 제어 회로(2201_5)는 칩 선택 신호(Chip_SEL)가 활성화되면 칩 인에이블 신호(nCE)가 유효한 것으로 판별할 수 있다. 좀 더 구체적으로, 도 2의 제 n 스테이지의 메모리 칩들(2210_n~2230_n) 중 하나에서만 칩 선택 신호(Chip_SEL)가 활성화되고 나머지 메모리 칩들에서는 칩 선택 신호(Chip_SEL)가 비활성화될 수 있다. 따라서, 제 n 스테이지의 메모리 칩들(2210_n~2230_n)이 칩 인에이블 신호(nCE)를 수신하여도, 칩 선택 신호(Chip_SEL)가 활성화된 하나의 메모리 칩에서만 칩 인에이블 신호(nCE)를 유효한 것으로 판별할 수 있다.
칩 인에이블 신호(nCE)가 유효한 것으로 판별된 이후에, 제어 회로(2201)는 메모리 칩(2200)으로 입력되는 다양한 명령들(예를 들어, 프로그램 명령(쓰기 명령), 읽기 명령, 소거 명령 등)을 유효하게 수신하고 그리고 처리할 수 있다. 제어 회로(2201)는 상술한 다양한 명령들에 따라 메모리 칩(2200)의 다른 구성 요소들을 제어할 수 있다.
메모리 셀 어레이(2202)는 각각이 워드 라인(미도시) 및 비트 라인(미도시)에 연결된 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 셀은 DRAM(dynamic random access memory) 셀, SRAM(static random access memory) 셀, TRAM(thyristor random access memory) 셀, 낸드 플래시 메모리(nand flash memory) 셀, 노어 플래시 메모리(nor flash memory) 셀, RRAM(resistive random access memory) 셀, FRAM(ferroelectric random access memory) 셀, PRAM(phase change random access memory) 셀, MRAM(magnetic random access memory) 셀 등일 수 있다.
어드레스 디코더(2203)는 제어 회로(2201)의 제어에 기초하여 메모리 셀 어레이(2202)를 제어할 수 있다. 어드레스 디코더(2203)는 제어 회로(2201)로부터 어드레스를 수신하고 어드레스에 대응하는 메모리 셀들을 활성화할 수 있다. 어드레스 디코더(2203)는 어드레스에 대응하는 적어도 하나의 워드 라인 및 적어도 하나의 비트 라인을 활성화하거나 비활성화하여 메모리 셀들을 선택할 수 있다.
페이지 버퍼(2204)는 제어 회로(2201)의 제어에 기초하여 메모리 셀 어레이(2202)로부터 출력되는 읽기 데이터 또는 메모리 셀 어레이(2202)에 프로그램되는 프로그램 데이터를 저장할 수 있다. 페이지 버퍼(2204)에 저장되는 데이터의 크기는 사전에 결정된 메모리 칩(2200)의 페이지 사이즈에 대응할 수 있다. 예를 들어, 페이지 사이즈는 적어도 하나의 워드 라인에 연결된 메모리 셀들의 개수와 대응할 수 있다. 페이지 버퍼(2204)는 쓰기 드라이버로서 메모리 셀 어레이(2202)의 선택된 메모리 셀들에 프로그램 데이터를 프로그램할 수 있다. 페이지 버퍼(2204)는 감지 회로로서 메모리 셀 어레이(2202)의 선택된 메모리 셀들로부터 읽기 데이터를 감지하고 증폭할 수 있다.
입출력 회로(2205)는 페이지 버퍼(2204)로부터 읽기 데이터를 수신하고 읽기 데이터를 포함하는 데이터 입출력 신호들(DQ[k:0])을 제 n-1 스테이지로 전송할 수 있다. 입출력 회로(2205)는 제 n-1 스테이지로부터 프로그램 데이터를 포함하는 데이터 입출력 신호들(DQ[k:0])을 수신하고 프로그램 데이터를 페이지 버퍼(2204)로 전송할 수 있다. 또한, 입출력 회로(2205)는 명령(CMD) 또는 어드레스(ADDR)를 포함하는 데이터 입출력 신호들(DQ[k:0])을 수신하고 명령(CMD) 또는 어드레스(ADDR)를 제어 회로(2201)로 전송할 수 있다.
도 5는 도 2의 컨트롤러가 제 1 내지 제 3 스테이지에서 선택한 반도체 칩들을 예시적으로 도시한다. 도 6은 도 2의 컨트롤러가 제 1 내지 제 3 스테이지에서 선택한 반도체 칩들을 선택하는 것과 관련된 타이밍도를 예시적으로 도시한다. 도 5와 도 6은 함께 설명될 것이다.
도 5의 스토리지 장치(100)의 메모리 패키지(2000)는 제 1 내지 제 3 스테이지들을 포함하는 것으로 가정한다(즉, 도 2의 n은 3). 제 1 스테이지는 2개의 인터페이스 칩들(2110_1, 2120_1)을 포함하고, 제 2 스테이지는 4개의 인터페이스 칩들(2110_2~2140_2)을 포함하고, 그리고 제 3 스테이지는 8개의 메모리 칩들(2210_3~2280_3)을 포함하는 것으로 가정한다. 컨트롤러(1000)는 2개의 반도체 칩들(인터페이스 칩들)과 연결되고 하나의 인터페이스 칩은 2개의 반도체 칩들(인터페이스 칩들 또는 메모리 칩들)과 연결되는 것으로 가정한다. 컨트롤러(1000)는 제 1 스테이지에서 하나의 인터페이스 칩(2110_1)을 선택하고, 제 2 스테이지에서 하나의 인터페이스 칩(2120_2)을 선택하고, 그리고 제 3 스테이지에서 하나의 메모리 칩(2230_3)을 선택하는 것으로 가정한다. 도 5를 참조하면, 컨트롤러(1000)에 의해 선택된 반도체 칩들은 음영으로 표시되었다. 메모리 칩(2230_3)은 컨트롤러(1000)가 선택하려는 타깃 메모리 칩일 수 있다.
도 6을 참조하면, T1 시점에서, 컨트롤러(1000)는 칩 인에이블 감소 명령(CER_CMD)을 발행할 수 있다. 컨트롤러(1000)는 칩 인에이블 감소 명령(CER_CMD)을 포함하는 데이터 입출력 신호들(DQ[k:0])을 제 1 스테이지의 인터페이스 칩들(2110_1, 2120_1)로 전송할 수 있다. 제 1 스테이지의 인터페이스 칩들(2110_1, 2120_1)은 칩 인에이블 감소 명령(CER_CMD)을 포함하는 데이터 입출력 신호들(DQ[k:0])을 제 2 스테이지의 인터페이스 칩들(2110_2~2140_2)로 전송할 수 있다. 제 2 스테이지의 인터페이스 칩들(2110_2~2140_2)은 칩 인에이블 감소 명령(CER_CMD)을 포함하는 데이터 입출력 신호들(DQ[k:0])을 제 3 스테이지의 메모리 칩들(2210_3~2280_3)로 전송할 수 있다.
컨트롤러(1000)는 칩 인에이블 감소 명령(CER_CMD)을 메모리 패키지(2000)의 모든 반도체 칩들(2110_1~2120_1, 2110_2~2140_2, 2210_3~2280_3)로 전송하거나 브로드캐스팅(broadcasting)할 수 있다. 반도체 칩들(2110_1~2120_1, 2110_2~2140_2, 2210_3~2280_3) 각각은 칩 인에이블 감소 명령(CER_CMD)에 기초하여 CER 인에이블 신호(도 3 및 도 4 참조)를 활성화할 수 있다. 도시의 편의를 위해, 반도체 칩들(2110_1~2120_1, 2110_2~2140_2, 2210_3~2280_3)에서 CER 인에이블 신호가 활성화되는 시점들은 서로 동일한 것으로 도 6에서 도시되었으나, 칩 인에이블 감소 명령(CER_CMD)이 전송되는 시점들, 칩 인에이블 감소 명령(CER_CMD)이 디코딩되는데 소요되는 시간들 등에 따라, 상술한 시점들은 서로 다를 수도 있다.
실시 예에 있어서, 반도체 칩들(2110_1~2120_1, 2110_2~2140_2, 2210_3~2280_3) 각각은 칩 인에이블 감소 명령(CER_CMD)을 컨트롤러(1000) 또는 이전 스테이지로부터 수신하거나 또는 칩 인에이블 감소 명령(CER_CMD)을 다음 스테이지로 전송할 수 있다. 예를 들어, 반도체 칩들(2110_1~2120_1, 2110_2~2140_2, 2210_3~2280_3) 각각은 칩 인에이블 감소 명령(CER_CMD)을 수신하고, 어드레스(ADDR)를 수신하고, 그리고 어드레스(ADDR)와 내부 어드레스의 비교 결과에 따라 칩 선택 신호(Chip_SEL)를 활성화할 수 있다(도 3 및 도 4 참조). 반도체 칩들(2110_1~2120_1, 2110_2~2140_2, 2210_3~2280_3) 각각이 칩 인에이블 감소 명령(CER_CMD)을 수신하거나 전송할 수 있도록, 컨트롤러(1000)는 추가 제어 신호들을 제 1 내지 제 3 스테이지들로 더 전송할 수 있다. 반도체 칩들(2110_1~2120_1, 2110_2~2140_2, 2210_3~2280_3) 각각은 추가 제어 신호들에 기초하여 칩 인에이블 감소 명령(CER_CMD)을 수신하거나 전송할 수 있다. 제 1 스테이지의 인터페이스 칩들(2110_1~2120_1)은 추가 제어 신호들을 수신하고 추가 제어 신호들을 제 2 스테이지로 전송할 수 있다. 제 2 스테이지의 인터페이스 칩들(2110_2~2140_2)은 추가 제어 신호들을 수신하고 추가 제어 신호들을 제 3 스테이지로 전송할 수 있다.
컨트롤러(1000)는 클럭 신호(CLK)를 제 1 스테이지의 인터페이스 칩들(2110_1~2120_1)로 전송할 수 있다. 제 1 스테이지의 인터페이스 칩들(2110_1~2120_1)은 클럭 신호(CLK)를 수신하고 제 2 스테이지의 클럭 신호(CLK)로서 레이턴시 클럭 신호(Latency CLK)를 제 2 스테이지로 전송할 수 있다. 제 2 스테이지의 인터페이스 칩들(2110_2~2140_2)은 클럭 신호(CLK)를 수신하고 제 3 스테이지의 클럭 신호(CLK)로서 레이턴시 클럭 신호(Latency CLK)를 제 3 스테이지로 전송할 수 있다. 클럭 신호(CLK)는 반도체 칩들(2110_1~2120_1, 2110_2~2140_2, 2210_3~2280_3) 각각이 칩 인에이블 감소 명령(CER_CMD)이 포함된 데이터 입출력 신호들(DQ[k:0])을 샘플링하는데 사용될 수 있다. 칩 인에이블 감소 명령(CER_CMD)이 발행되지 않으면 반도체 칩들(2110_1~2120_1, 2110_2~2140_2, 2210_3~2280_3) 각각에서 CER 인에이블 신호(CER_EN)가 활성화되지 않으므로, 인터페이스 칩들(2110_1~2120_1, 2110_2~2140_2) 각각은 수신된 클럭 신호(CLK)와 동일한 레이턴시 클럭 신호(Latency CLK)를 다음 스테이지로 전송할 수 있다.
컨트롤러(1000)는 칩 인에이블 감소 명령(CER_CMD) 이후 제 1 내지 제 3 스테이지들의 개수만큼 클럭 신호(CLK)를 토글링시킬 수 있다. 따라서, 컨트롤러(1000)에 의해 T2 내지 T4 시점에서 클럭 신호(CLK)의 첫 번째, 두 번째, 및 세 번째 엣지들(Edge 1, Edge 2, Edge 3)이 순서대로 형성될 수 있다. 여기서, 첫 번째, 두 번째, 및 세 번째 엣지들(Edge 1, Edge 2, Edge 3)의 순서는 컨트롤러(1000)에서 타깃 메모리 칩(2230_3)으로 신호들이 전송되는 경로들을 형성하는 제 1 내지 제 3 스테이지들의 배치 순서와 대응할 수 있다. 예시적으로, 첫 번째, 두 번째, 및 세 번째 엣지들(Edge 1, Edge 2, Edge 3) 각각은 상승 엣지인 것으로 도 6에서 도시되었다.
T2 시점에서, 컨트롤러(1000)는 제 1 스테이지에서 선택하고자 하는 인터페이스 칩(2110_1)을 나타내는 어드레스를 포함하는 데이터 입출력 신호들(DQ[k:0])을 제 1 스테이지로 전송할 수 있다. 인터페이스 칩들(2110_1, 2120_1) 각각은 마스킹 클럭(Masking CLK)의 첫 번째 엣지(Edge 1)에서 어드레스를 포함하는 데이터 입출력 신호들(DQ[k:0])을 샘플링할 수 있다. 제 1 스테이지의 마스킹 클럭(Masking CLK)의 첫 번째 엣지(Edge 1)는 칩 인에이블 감소 명령(CER_CMD) 이후의 클럭의 첫 번째 엣지(Edge 1)와 대응할 수 있다. 도시의 편의를 위해 양 엣지들이 T2 시점에서 동일하게 형성되는 것으로 도시되었으나, 칩 인에이블 감소 명령(CER_CMD) 이후의 클럭의 첫 번째 엣지(Edge 1) 이후에 제 1 스테이지의 마스킹 클럭(Masking CLK)의 첫 번째 엣지(Edge 1)가 위치할 수 있다. 인터페이스 칩(2120_1)은 어드레스를 확인하고 칩 선택 신호(Chip_SEL)를 비활성화할 수 있다. 인터페이스 칩(2110_1)은 어드레스를 확인하고 칩 선택 신호(Chip_SEL)를 활성화할 수 있다(제 1 스테이지의 선택 완료).
T3 시점에서, 컨트롤러(1000)는 제 2 스테이지에서 선택하고자 하는 인터페이스 칩(2120_2)을 나타내는 어드레스를 포함하는 데이터 입출력 신호들(DQ[k:0])을 제 1 스테이지로 전송할 수 있다. 제 1 스테이지의 인터페이스 칩(2120_1)에서 칩 선택 신호(Chip_SEL)가 비활성화되면, 제 1 스테이지의 인터페이스 칩(2120_1)의 칩 인에이블 제어 회로(2105)는 칩 인에이블 신호(nCE)를 블록할 수 있다. 따라서 제 1 스테이지의 인터페이스 칩(2120_1)은 칩 인에이블 신호(nCE) 및 어드레스를 포함하는 데이터 입출력 신호들(DQ[k:0])을 수신하지만 칩 인에이블 신호(nCE) 및 어드레스를 포함하는 데이터 입출력 신호들(DQ[k:0])을 제 2 스테이지의 인터페이스 칩들(2130_2, 2140_2)로 전송하지 않는다. 이후, 인터페이스 칩들(2130_2, 2140_2)의 칩 선택 신호들(Chip_SEL)은 비활성화될 수 있다.
반면에 제 1 스테이지의 인터페이스 칩(2110_1)에서 칩 선택 신호(Chip_SEL)가 활성화되었으므로, 제 1 스테이지의 인터페이스 칩(2110_1)은 칩 인에이블 신호(nCE) 및 어드레스를 포함하는 데이터 입출력 신호들(DQ[k:0])을 수신하고 칩 인에이블 신호(nCE) 및 어드레스를 포함하는 데이터 입출력 신호들(DQ[k:0])을 제 2 스테이지의 인터페이스 칩들(2110_2, 2120_2)로 전송할 수 있다.
인터페이스 칩들(2110_2, 2120_2) 각각은 마스킹 클럭(Masking CLK)의 첫 번째 엣지(Edge 1)에서 어드레스를 포함하는 데이터 입출력 신호들(DQ[k:0])을 샘플링할 수 있다. 제 2 스테이지의 마스킹 클럭(Masking CLK)의 첫 번째 엣지(Edge 1)는 클럭의 두 번째 엣지(Edge 2)와 대응할 수 있다. 도시의 편의를 위해 양 엣지들이 T3 시점에서 동일하게 형성되는 것으로 도시되었으나, 칩 인에이블 감소 명령(CER_CMD) 이후의 클럭의 두 번째 엣지(Edge 2) 이후에 제 2 스테이지의 마스킹 클럭(Masking CLK)의 첫 번째 엣지(Edge 1)가 위치할 수 있다. 인터페이스 칩(2110_2)은 어드레스를 확인하고 칩 선택 신호(Chip_SEL)를 비활성화할 수 있다. 인터페이스 칩(2120_2)은 어드레스를 확인하고 칩 선택 신호(Chip_SEL)를 활성화할 수 있다(제 2 스테이지의 선택 완료).
실시 예에 있어서, 제 2 스테이지에서 선택하고자 하는 인터페이스 칩(2120_2)을 나타내는 어드레스가 다른 인터페이스 칩(2140_2)을 나타낼 수도 있다. 그러나, 전술한대로 칩 인에이블 신호(nCE) 및 어드레스를 포함하는 데이터 입출력 신호들(DQ[k:0])이 인터페이스 칩들(2130_2, 2140_2)로는 전송되지 않으므로, 제 2 스테이지에서는 하나의 인터페이스 칩(2120_2)만이 선택될 수 있다.
T4 시점에서, 컨트롤러(1000)는 제 3 스테이지에서 선택하고자 하는 메모리 칩(2230_3)을 나타내는 어드레스를 포함하는 데이터 입출력 신호들(DQ[k:0])을 제 1 스테이지로 전송할 수 있다. 제 1 스테이지의 인터페이스 칩(2120_1)에서 칩 선택 신호(Chip_SEL)가 비활성화되고 제 1 스테이지의 인터페이스 칩(2120_1)이 칩 인에이블 신호(nCE) 및 어드레스를 포함하는 데이터 입출력 신호들(DQ[k:0])을 전송하지 않으므로, 제 2 스테이지의 인터페이스 칩들(2130_2, 2140_2)과 제 3 스테이지의 메모리 칩들(2250_3~2280_3)에서 칩 선택 신호들(Chip_SEL)은 모두 비활성화될 수 있다. 유사하게, 제 2 스테이지의 인터페이스 칩(2110_2)에서 칩 선택 신호(Chip_SEL)가 비활성화되고 제 2 스테이지의 인터페이스 칩(2110_2)이 칩 인에이블 신호(nCE) 및 어드레스를 포함하는 데이터 입출력 신호들(DQ[k:0])을 전송하지 않으므로, 제 3 스테이지의 메모리 칩들(2210_3, 2220_3)에서 칩 선택 신호들(Chip_SEL)은 모두 비활성화될 수 있다.
반면에 제 1 스테이지의 인터페이스 칩(2110_1)과 제 2 스테이지의 인터페이스 칩(2120_2)에서 칩 선택 신호들(Chip_SEL)이 활성화되었으므로, 제 2 스테이지의 인터페이스 칩(2120_2)은 칩 인에이블 신호(nCE) 및 어드레스를 포함하는 데이터 입출력 신호들(DQ[k:0])을 제 3 스테이지의 메모리 칩들(2230_3, 2240_3)로 전송할 수 있다.
메모리 칩들(2230_3, 2240_3) 각각은 마스킹 클럭(Masking CLK)의 첫 번째 엣지(Edge 1)에서 어드레스를 포함하는 데이터 입출력 신호들(DQ[k:0])을 샘플링할 수 있다. 제 3 스테이지의 마스킹 클럭(Masking CLK)의 첫 번째 엣지(Edge 1)는 클럭의 세 번째 엣지(Edge 3)와 대응할 수 있다. 도시의 편의를 위해 양 엣지들이 T4 시점에서 동일하게 형성되는 것으로 도시되었으나, 칩 인에이블 감소 명령(CER_CMD) 이후의 클럭의 세 번째 엣지(Edge 3) 이후에 제 3 스테이지의 마스킹 클럭(Masking CLK)의 첫 번째 엣지(Edge 1)가 위치할 수 있다. 메모리 칩(2240_3)은 어드레스를 확인하고 칩 선택 신호(Chip_SEL)를 비활성화할 수 있다. 메모리 칩(2230_3)은 어드레스를 확인하고 칩 선택 신호(Chip_SEL)를 활성화할 수 있다(제 3 스테이지의 선택 완료).
도 7은 본 발명의 실시 예에 따른 스토리지 장치의 컨트롤러가 반도체 칩들을 선택하는 동작에 대한 순서도를 예시적으로 도시한다. 도 7은 도 2, 도 5, 및 도 6을 참조하여 설명될 것이다.
S110 단계에서, 컨트롤러(1000)는 호스트의 요청이 있는지를 판별할 수 있다. 호스트의 요청이 있으면(Yes), 컨트롤러(1000)는 S120 단계를 수행할 수 있다. 호스트의 요청이 없으면(No), 컨트롤러(1000)는 호스트의 요청이 발생할 때까지 대기할 수 있다.
S120 단계에서, 컨트롤러(1000)는 칩 인에이블 감소 명령(CER_CMD)을 포함하는 데이터 입출력 신호들(DQ[k:0])을 제 1 스테이지로 전송할 수 있다. 컨트롤러(1000)는 데이터 입출력 신호들(DQ[k:0])에 대한 채널을 나타내는 칩 인에이블 신호(nCE)도 제 1 스테이지로 전송할 수 있다. 도 6에서 전술한대로, 칩 인에이블 감소 명령(CER_CMD)은 스토리지 장치(100)의 제 1 내지 제 n 스테이지의 모든 반도체 칩들로 전송될 수 있다. 또한, 칩 인에이블 신호(nCE)도 인에이블 감소 명령(CER_CMD)과 함께 스토리지 장치(100)의 제 1 내지 제 n 스테이지의 모든 반도체 칩들로 전송될 수 있다.
S130 단계에서, 컨트롤러(1000)는 칩 인에이블 감소 명령(CER_CMD) 이후에 순서대로 위치하거나(positioned), 배열되거나(arranged), 또는 발생되는 제 1 내지 제 n 엣지들(도 6의 첫 번째, 두 번째, 및 세 번째 엣지들(Edge 1, Edge 2, Edge 3) 참조)을 포함하는 클럭 신호(CLK)를 제 1 스테이지로 전송할 수 있다. 칩 인에이블 감소 명령(CER_CMD)이 제 1 내지 제 n 스테이지의 모든 반도체 칩들로 전송된 이후에는, 제 1 스테이지로 전송된 클럭 신호(CLK)는 그대로 제 2 내지 제 n 스테이지들로 전송되지 않을 수 있다. 제 1 내지 제 n-1 스테이지들 의 인터페이스 칩들 각각은 클럭 신호(CLK)를 수신하고 레이턴시 클럭 신호(Latency CLK)를 다음 스테이지의 클럭 신호(CLK)로서 다음 스테이지로 전송할 수 있다. 컨트롤러(1000)는 제 1 내지 제 n 엣지들을 포함하는 클럭 신호(CLK)에 동기된 제 1 내지 제 n 어드레스들을 제 1 스테이지로 전송할 수 있다.
컨트롤러(1000)는 클럭 신호(CLK)의 제 1 엣지에서 제 1 스테이지의 인터페이스 칩들 중 제 1 어드레스에 대응하는 제 1 인터페이스 칩을 선택할 수 있다. 유사하게, 컨트롤러(1000)는 클럭 신호(CLK)의 제 2 내지 제 n-1 엣지들에서 제 2 내지 제 n-1 스테이지들의 인터페이스 칩들 중 제 2 내지 제 n-1 어드레스들에 각각 대응하는 제 2 내지 제 n-1 인터페이스 칩들을 각각 선택할 수 있다. 컨트롤러(1000)는 클럭 신호(CLK)의 제 n 엣지에서 제 n 스테이지의 메모리 칩들 중 제 n 어드레스에 대응하는 제 n 메모리 칩을 선택할 수 있다. 컨트롤러(1000)는 제 1 내지 제 n-1 스테이지들에서 각각의 제 1 내지 제 n-1 인터페이스 칩들을 선택하고 그 다음 제 n 메모리 칩을 선택할 수 있다. 즉, 제 n 메모리 칩은 타깃 메모리 칩으로서 제 1 내지 제 n 어드레스들에 모두 대응할 수 있다.
제 1 내지 제 n 스테이지의 제 1 내지 제 n 반도체 칩들(즉, 제 1 내지 제 n-1 인터페이스 칩들, 제 n 메모리 칩)은 컨트롤러(1000)로부터 출력되는 제 1 내지 제 n 엣지들에 기초하여 제 1 내지 제 n 어드레스들을 각각 샘플링할 수 있다. 제 1 내지 제 n-1 스테이지들의 제 1 내지 제 n-1 반도체 칩들은 컨트롤러(1000)로부터 출력되는 제 1 내지 제 n-1 엣지들에 기초하여, 컨트롤러(1000) 및 제 1 내지 제 n-2 스테이지들의 제 1 내지 제 n-2 반도체 칩들로부터 칩 인에이블 신호(nCE)를 각각 수신하고 그리고 칩 인에이블 신호(nCE)를 제 2 내지 제 n 스테이지들의 제 2 내지 제 n 반도체 칩들로 각각 전송할 수 있다.
S140 단계에서, 컨트롤러(1000)는 타깃 메모리 칩에 접근하고, 호스트의 요청에 따른 타깃 메모리 칩에 대한 동작(들)을 수행하고, 그리고 호스트의 요청을 처리할 수 있다. 도 7에서, 컨트롤러(1000)는 호스트의 요청에 따라 타깃 메모리 칩을 접근하는 것으로만 설명되었으나, 컨트롤러(1000)는 호스트의 요청 없이도 타깃 메모리 칩을 관리하거나, 타깃 메모리 칩의 데이터를 다른 메모리 칩으로 옮기거나, 또는 타깃 메모리 칩에 관련된 정보를 업데이트하기 위해, 타깃 메모리 칩을 접근할 수도 있다.
도 8은 본 발명의 다른 실시 예에 따른 도 2의 인터페이스 칩의 블록도를 예시적으로 도시한다. 도 8은 도 3을 참조하여 설명될 것이다. 도 8의 인터페이스 칩(3100)은 도 2의 메모리 칩들(2210_n~2230_n) 각각이 낸드 플래시 메모리 칩인 경우에 관한 것이다.
인터페이스 칩(3100)은 명령 디코더(3101), 쓰기 인에이블 마스킹 회로(3102), 칩 선택 회로(3103), 쓰기 인에이블 레이턴시 회로(3104), 칩 인에이블 제어 회로(3105), 칩 인에이블 버퍼링 회로(3106), 및 데이터 버퍼링 회로(3107)를 포함할 수 있다. 상술한 구성 요소들(3101~3107)은 인터페이스 칩(2100)의 구성 요소들(2101~2107)과 각각 실질적으로 동일하게 동작할 수 있다. 다만, 인터페이스 칩(2100)은 클럭 신호(CLK)를 수신하는 반면에, 인터페이스 칩(3100)은 쓰기 인에이블 신호(nWE)를 수신할 수 있다. 컨트롤러(1000)는 전술한 클럭 신호(CLK)와 동일하거나 유사하게 쓰기 인에이블 신호(nWE)를 생성하고 그리고 클럭 신호(CLK) 대신에 쓰기 인에이블 신호(nWE)를 제 1 스테이지로 전송할 수 있다. 따라서, 인터페이스 칩(3100)의 명령 디코더(3101), 쓰기 인에이블 마스킹 회로(3102), 및 쓰기 인에이블 레이턴시 회로(3104)는 클럭 신호(CLK) 대신에 쓰기 인에이블 신호(nWE)에 기초하여 동작할 수 있다. 쓰기 인에이블 신호(nWE)는 데이터 입출력 신호들(DQ[k:0])에 포함된 명령 또는 어드레스를 샘플링하거나 래치하는데 사용될 수 있다.
인터페이스 칩(3100)은 명령 래치 인에이블 버퍼링 회로(3108_1), 어드레스 래치 인에이블 버퍼링 회로(3108_2), 및 읽기 인에이블 버퍼링 회로(3109)를 더 포함할 수 있다. 명령 래치 인에이블 버퍼링 회로(3108_1), 어드레스 래치 인에이블 버퍼링 회로(3108_2), 및 읽기 인에이블 버퍼링 회로(3109)는 버퍼들로서 이전 스테이지(혹은 컨트롤러)로부터 명령 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 읽기 인에이블 신호(nRE)를 각각 수신하고 그리고 명령 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 읽기 인에이블 신호(nRE)를 다음 스테이지로 각각 전송할 수 있다. 명령 래치 인에이블 신호(CLE)는 데이터 입출력 신호들(DQ[k:0])의 논리 값들(혹은 비트들)이 명령임을 나타낼 수 있다. 어드레스 래치 인에이블 신호(ALE)는 데이터 입출력 신호들(DQ[k:0])의 논리 값들(혹은 비트들)이 어드레스임을 나타낼 수 있다. 읽기 인에이블 신호(nRE)는 컨트롤러(1000)가 읽기 데이터를 수신하기 위해 제 n 스테이지의 메모리 칩들로 임시의 클럭을 제공하는데 사용될 수 있다. 예를 들어, 명령 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 읽기 인에이블 신호(nRE)는 칩 인에이블 신호(nCE)와 관계없이 다른 스테이지로 전송될 수 있다.
실시 예에 있어서, 명령 디코더(3101)는 칩 인에이블 감소 명령(CER_CMD)이 인터페이스 칩(3100)으로 입력되기 전에, 명령 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)에 기초하여 칩 선택 신호(Chip_SEL)를 활성화할 수 있다. 이후, 칩 인에이블 감소 명령(CER_CMD)이 인터페이스 칩(3100)으로 입력되면, 칩 선택 신호(Chip_SEL)가 활성화되었으므로, 칩 인에이블 감소 명령(CER_CMD)은 다음 스테이지로 전송될 수 있다. 즉, 명령 디코더(3101)는 칩 인에이블 감소 명령(CER_CMD)이 다음 스테이지의 반도체 칩들로 전송되도록, 명령 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)에 기초하여 데이터 버퍼링 회로(3107)를 제어할 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 도 2의 메모리 칩의 블록도를 예시적으로 도시한다. 도 9는 도 4를 참조하여 설명될 것이다. 도 9의 메모리 칩(3200)은 낸드 플래시 메모리 칩일 수 있다. 메모리 칩(3200)은 제어 회로(3201), 메모리 셀 어레이(3202), 어드레스 디코더(3203), 페이지 버퍼(3204), 및 입출력 회로(3205)를 포함할 수 있다. 상술한 구성 요소들(3201~3105)은 메모리 칩(2200)의 구성 요소들(2201~2205)과 각각 실질적으로 동일하게 동작할 수 있다.
제어 회로(3201)는 클럭 신호(CLK) 대신에 쓰기 인에이블 신호(nWE)를 수신할 수 있다. 제어 회로(3201)는 명령 디코더(3201_1), 쓰기 인에이블 마스킹 회로(3201_2), 칩 선택 회로(3201_3), 및 칩 인에이블 제어 회로(3201_5)를 포함할 수 있다. 상술한 구성 요소들(3201_1~3201_5)은 메모리 칩(2200)의 제어 회로(2201)의 구성 요소들(2201_1~2201_5)과 각각 실질적으로 동일하게 동작할 수 있다. 다만, 제어 회로(3201)는 클럭 신호(CLK) 대신에 쓰기 인에이블 신호(nWE)에 기초하여 동작할 수 있다. 제어 회로(3201)는 명령 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)를 더 수신하고, 데이터 입출력 신호들(DQ[k:0])에 포함된 명령 및 어드레스를 래치할 수 있다. 제어 회로(3201)는 읽기 인에이블 신호(nRE)를 수신하고 읽기 인에이블 신호(nRE)를 입출력 회로(3205)에 제공할 수 있다.
메모리 셀 어레이(3202)는 각각이 불휘발성 메모리 셀들(예를 들어, 낸드 플래시 메모리 셀들)을 포함하는 메모리 블록들(미도시)을 포함할 수 있다. 예를 들어, 메모리 블록은 소거 단위에 대응할 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 스토리지 장치의 블록도를 예시적으로 도시한다. 스토리지 장치(400)는 컨트롤러(4000), 제 1 메모리 패키지(5000_1), 및 제 2 메모리 패키지(5000_2)를 포함할 수 있다. 컨트롤러(4000)는 전술한 컨트롤러(1000)와 실질적으로 동일하게 동작할 수 있다. 제 1 메모리 패키지(5000_1) 및 제 2 메모리 패키지(5000_2)는 전술한 메모리 패키지(2000)와 실질적으로 동일하게 동작할 수 있다.
컨트롤러(4000)는 제 1 채널(CH1)을 통해 제 1 메모리 패키지(5000_1)와 통신할 수 있다. 컨트롤러(3000)는 제 2 채널(CH2)을 통해 제 2 메모리 패키지(5000_2)와 통신할 수 있다. 컨트롤러(4000)는 제 1 채널(CH1)을 통해 신호들을 전송하거나 수신하는 제 1 NVM(non-volatile memory) 인터페이스 회로(4100)와 제 2 채널(CH2)을 통해 신호들을 전송하거나 수신하는 제 2 NVM 인터페이스 회로(4200)를 포함할 수 있다. 제 1 칩 인에이블 신호(nCE_1)는 제 1 채널(CH1)을 나타낼 수 있고, 제 2 칩 인에이블 신호(nCE_2)는 제 2 채널을(CH2)을 나타낼 수 있고, 그리고 제 1 및 제 2 칩 인에이블 신호들(nCE_1, nCE_2) 각각은 전술한 칩 인에이블 신호(nCE)와 대응할 수 있다.
제 1 및 제 2 메모리 패키지들(5000_1, 5000_2) 각각은 인터페이스 칩들(5100) 및 메모리 칩들(5200)을 포함할 수 있다. 인터페이스 칩들(5100) 및 메모리 칩들(5200)은 전술한 인터페이스 칩들(2100, 3100) 및 메모리 칩들(2200, 3200)과 실질적으로 동일하게 동작할 수 있다. 제 1 및 제 2 메모리 패키지들(5000_1, 5000_2) 각각은 하나의 채널이 할당된 것으로 도 10에서 도시되었으나, 제 1 및 제 2 메모리 패키지들(5000_1, 5000_2)에 할당되는 채널의 개수는 하나 이상일 수 있다. 또한, 컨트롤러(4000)는 하나 이상의 채널들을 통해 제 1 및 제 2 메모리 패키지들(5000_1, 5000_2)과 통신할 수 있고 제 1 및 제 2 메모리 패키지들(5000_1, 5000_2)의 개수도 도 10에서 도시된 것으로 한정되지 않는다.
상술한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 쉽게 설계 변경하거나 앞으로 쉽게 변경할 수 있는 실시 예들도 포함될 것이다.

Claims (10)

  1. 클럭 신호에 기초하여 데이터 입출력 신호들에 포함된 명령을 디코딩하는 명령 디코더;
    상기 클럭 신호에 기초하여, 상기 명령 이후의 상기 클럭 신호의 제 1 내지 제 n 엣지들 중 상기 제 1 엣지에 대응하는 엣지를 포함하는 클럭 마스킹 신호를 생성하되, 상기 n은 2 이상의 정수인 클럭 마스킹 회로;
    상기 클럭 신호에 기초하여, 상기 클럭 신호의 상기 제 1 내지 제 n 엣지들 중 상기 제 2 내지 제 n 엣지들에 대응하는 엣지들을 포함하는 클럭 레이턴시 신호를 외부의 칩으로 전송하는 클럭 레이턴시 회로;
    상기 클럭 마스킹 신호의 상기 엣지에 기초하여 상기 데이터 입출력 신호들에 포함된 어드레스를 확인하고 그리고 칩 선택 신호를 생성하는 칩 선택 회로; 및
    상기 데이터 입출력 신호들에 대한 채널을 나타내는 칩 인에이블 신호를 수신하고 그리고 상기 칩 선택 신호에 기초하여 상기 칩 인에이블 신호를 상기 외부의 칩으로 전송하는 칩 인에이블 제어 회로를 포함하는 인터페이스 칩.
  2. 제 1 항에 있어서,
    상기 클럭 마스킹 회로는 상기 클럭 신호의 상기 제 2 내지 제 n 엣지들을 마스킹하여 상기 클럭 마스킹 신호를 생성하는 인터페이스 칩.
  3. 제 1 항에 있어서,
    상기 클럭 레이턴시 회로는 상기 클럭 신호를 지연시켜 상기 클럭 레이턴시 신호에서 상기 클럭 신호의 상기 제 1 엣지를 제외하는 인터페이스 칩.
  4. 제 1 항에 있어서,
    상기 칩 선택 회로는 상기 데이터 입출력 신호들에 포함된 상기 어드레스가 사전에 결정된 내부 어드레스와 일치하면 상기 칩 선택 신호를 활성화하는 인터페이스 칩.
  5. 명령 및 제 1 내지 제 n 어드레스들을 포함하는 데이터 입출력 신호들 그리고 상기 명령 이후의 제 1 내지 제 n 엣지들을 포함하는 클럭 신호를 생성하되, 상기 n은 2 이상의 정수인 컨트롤러; 및
    상기 데이터 입출력 신호들에 포함된 상기 명령을 각각 디코딩하고 그리고 상기 클럭 신호의 상기 제 1 내지 제 n 엣지들에 기초하여 상기 제 1 내지 제 n 어드레스들을 각각 샘플링하는 제 1 내지 제 n 스테이지들에 각각 대응되는 제 1 내지 제 n 반도체 칩들을 포함하되,
    상기 컨트롤러는 상기 제 1 내지 제 n 어드레스들에 대응하는 상기 제 n 스테이지의 하나의 상기 제 n 반도체 칩을 선택하는 스토리지 장치.
  6. 제 5 항에 있어서,
    상기 컨트롤러는 상기 데이터 입출력 신호들에 대한 채널을 나타내는 칩 인에이블 신호를 더 생성하고,
    상기 n이 2이면, 상기 제 1 스테이지의 하나의 상기 제 1 반도체 칩은 상기 제 1 어드레스에 기초하여 상기 칩 인에이블 신호를 상기 제 2 스테이지로 전송할지 여부를 결정하고, 그리고
    상기 n이 2보다 크면, 상기 제 1 내지 제 n-1 스테이지들에 각각 대응되는 상기 제 1 내지 제 n-1 반도체 칩들은 상기 제 1 내지 제 n-1 어드레스들에 기초하여 상기 칩 인에이블 신호를 상기 제 2 내지 n 스테이지들로 전송할지 여부를 각각 결정하는 스토리지 장치.
  7. 제 1 내지 제 n 스테이지들에 각각 대응되는 제 1 내지 제 n 반도체 칩들, 상기 n은 2 이상의 정수이고; 그리고
    상기 제 n 스테이지의 하나의 상기 제 n 반도체 칩을 선택하기 위한 명령을 포함하는 데이터 입출력 신호들, 상기 명령 이후의 제 1 내지 제 n 엣지들을 포함하는 클럭 신호, 및 칩 인에이블 신호를 상기 제 1 스테이지의 하나의 상기 제 1 반도체 칩으로 전송하는 컨트롤러를 포함하되,
    상기 n이 2이면, 상기 제 1 스테이지의 하나의 상기 제 1 반도체 칩은 상기 클럭 신호의 상기 제 1 엣지에 기초하여, 상기 컨트롤러부터 상기 칩 인에이블 신호를 수신하고 그리고 상기 칩 인에이블 신호를 상기 제 n 스테이지의 하나의 상기 제 n 반도체 칩으로 전송하고, 그리고
    상기 n이 2보다 크면, 상기 제 1 내지 제 n-1 스테이지들에 각각 대응되는 상기 제 1 내지 제 n-1 반도체 칩들은 상기 클럭 신호의 상기 제 1 내지 제 n-1 엣지들에 기초하여, 상기 컨트롤러 및 상기 제 1 내지 제 n-2 스테이지들에 각각 대응되는 상기 제 1 내지 제 n-2 반도체 칩들로부터 상기 칩 인에이블 신호를 각각 수신하고 그리고 상기 칩 인에이블 신호를 상기 제 2 내지 제 n 스테이지들에 각각 대응되는 상기 제 2 내지 제 n 반도체 칩들로 각각 전송하는 스토리지 장치.
  8. 제 7 항에 있어서,
    상기 컨트롤러는 1 내지 제 n 어드레스들을 더 포함하는 상기 데이터 입출력 신호들을 상기 제 1 스테이지의 하나의 상기 제 1 반도체 칩으로 전송하는 스토리지 장치.
  9. 제 8 항에 있어서,
    상기 제 1 내지 제 n 스테이지들에 각각 대응되는 상기 제 1 내지 제 n 반도체 칩들은 상기 명령을 각각 디코딩하고 그리고 상기 클럭 신호의 상기 제 1 내지 제 n 엣지들에 기초하여 상기 제 1 내지 제 n 어드레스들을 각각 샘플링하고, 그리고
    상기 제 n 스테이지의 하나의 상기 제 n 반도체 칩은 상기 제 n 어드레스에 기초하여 상기 칩 인에이블 신호를 수신하는 스토리지 장치.
  10. 제 8 항에 있어서,
    상기 제 1 스테이지의 상기 제 1 반도체 칩은 상기 컨트롤러로부터 상기 클럭 신호를 수신하고,
    상기 n이 2이면, 상기 제 n 스테이지의 하나의 상기 제 n 반도체 칩은 상기 제 1 스테이지로부터 제 1 클럭 레이턴시 신호를 수신하고, 그리고
    상기 n이 2보다 크면, 상기 제 2 스테이지 내지 제 n 스테이지들에 각각 대응되는 상기 제 2 내지 제 n 반도체 칩들은 상기 제 1 스테이지 내지 제 n-1 스테이지들로부터 제 1 내지 제 n-1 클럭 레이턴시 신호들을 각각 수신하는 스토리지 장치.
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