CN102543189A

CN102543189A - 半导体存储器、接口电路及其访问方法

Info

Publication number: CN102543189A
Application number: CN2012100462425A
Authority: CN
Inventors: 殷雪冰
Original assignee: Beijing Memblaze Technology Co Ltd
Current assignee: Beijing Memblaze Technology Co Ltd
Priority date: 2012-02-28
Filing date: 2012-02-28
Publication date: 2012-07-04

Abstract

公开了半导体存储器、接口电路及其访问方法。该半导体存储器芯片的访问方法，包括：(1)控制器向第一闪存芯片发送信号以指示访问开始；(2)控制器向第一闪存芯片发送管芯和/或芯片地址信号、有效的第一写使能(WEN)信号；(3)如果所述管芯和/或芯片地址信号指示所述第一闪存芯片的第一管芯时，产生用于所述第一管芯上的半导体存储器的使能信号。

Description

半导体存储器、接口电路及其访问方法

技术领域

本发明涉及存储器、存储系统领域。具体地，本发明涉及减少半导体存储器管脚数量、以及在控制器与半导体存储器之间传输信号的方法、装置与系统。

背景技术

图1是现有技术中的NAND闪存芯片的管脚示意图。当“CE#”有效时，该NAND闪存芯片处于待命(stand-by)模式，当“CE#”无效时，该NAND闪存芯片不工作。关于现有技术中的NAND闪存芯片的详细操作方式，可从NAND闪存芯片的数据手册中获得，例如在http://www.samsung.com/global/system/business/semiconductor/product/2007/6/11/NANDFlash/SLC_LargeBlock/8Gbit/K9F8G08U0M/ds_k9f8g08x0m_rev 10.pdf可获得的数据手册。

对于需要大容量存储器的场合，需要在系统中设置多个NAND闪存芯片，并为每个闪存芯片的“CE#”管脚提供单独的信号线进行控制。这样既增加了闪存控制器的成本，又不利于降低存储系统的电路面积，同时不便于扩展存储系统的容量。

对于堆叠式存储芯片，其单颗芯片内封装了多个管芯(die)，并在芯片封装上为每个管芯提供芯片使能(CE#)管脚。这样，对于堆叠了四个管芯的存储芯片，就需要提供“CE0#”、“CE 1#”、“CE2#”和“CE3#”四个管脚用来控制每个管芯的工作状态。这进一步增加了对存储器控制器的IO(输入输出)管脚的需求。

在CN201010225189.6号专利申请中，提出了减少Flash控制器的管脚的需求，并给出了如图2所示的Flash控制器11与多个Flash芯片12相连接的方案。其中，将多个Flash芯片12的CE、ALE、CLE管脚连接在一起，并由Flash控制器11统一控制。每个Flash芯片12的WE、RE管脚则分别连接到Flash控制器11，使得Flash控制器11可以在不影响其他Flash芯片12的情况下，向特定的一个Flash芯片12提供WE、RE信号，从而独立控制每个Flash芯片12的操作。

在可从http://www.micron.com/～/media/Documents/Products/Other％20Documents/ONFI3_0Gold.ashx获得的“Open NAND Flash Interface Specification(Revision 3.0)”的2.19节中，提出了如图3所示的控制多个闪存芯片的方案。闪存芯片201包括ENi_0端口202，CE0_n端口203，ENo_0端口204；闪存芯片211包括ENi_1端口212，CE0_n端口213；闪存芯片221包括CE0_n端口223；闪存芯片231包括ENi_3端口232，CE0_n端口233，ENo_3端口234。闪存芯片211的ENi_1端口212连接到闪存芯片201的ENo_0端口204，并接收来自ENo_0端口204的输出。闪存芯片201、211、221、231的CE0_n端口连接在一起。

在初始化过程中，主机将CE0_n拉低，将ENi_0端口202设为高，向闪存芯片201发出复位命令。接着，主机配置闪存芯片201，并为闪存芯片201设置第一卷(Volume)地址。经过一段时间后，ENo_0端口204被拉高，使得与其相连接的ENi_1端口212被设置为高，主机继而开始配置闪存芯片211，并为其设置不同于第一卷地址的第二卷地址。通过在初始化过程中，为每个闪存芯片设置卷地址，使得在接下来的闪存操作中，主机可使用该卷地址访问每一个闪存芯片。

也可以采用类似的方法为封装在统一芯片中的多个管芯设置卷地址，从而实现在仅使用一根CE线的情况下对每个管芯的单独操作。

发明内容

提供了一种半导体存储器芯片的访问方法，包括：

(1)控制器向第一闪存芯片发送信号以指示访问开始；

(2)控制器向第一闪存芯片发送管芯和/或芯片地址信号、有效的第一写使能(WEN)信号；

(3)如果所述管芯和/或芯片地址信号指示所述第一闪存芯片的第一管芯时，产生用于所述第一管芯上的半导体存储器的使能信号。

还提供了一种半导体存储器接口电路，所述半导体存储器接口电路连接控制器和半导体存储器，该接口电路包括：

第一电路，当来自控制器的地址锁存信号、命令锁存信号同时有效时，产生第一芯片使能信号；

锁存器，响应于来自控制器的写使能信号，锁存第一芯片使能信号，并向所述半导体存储器输出所述第一芯片使能信号。

还提供了一种半导体存储器芯片，所述半导体存储器芯片包括第一管芯，第一管芯上包括第一接口电路；所述第一接口电路连接控制器和位于第一管芯上的第一半导体存储器，该第一接口电路包括：

第一电路，当接收到来自控制器的指示访问开始的信号时，产生第一芯片使能信号；

第一译码电路，当来自控制器的数据信号指示第一管芯时，产生第二芯片使能信号；

第一锁存器，当所述第一芯片使能信号有效时，响应于来自控制器的写使能信号，锁存所述第二芯片使能信号，并向所述第一半导体存储器输出所述第二芯片使能信号。

还提供了一种具有第一半导体存储器芯片和第二半导体存储器芯片以及控制器的系统，第一半导体存储器芯片和第二半导体存储器芯片的地址锁存信号、命令锁存信号、读使能信号、数据信号、写使能分别连接在一起，并连接到控制器，所述第一半导体存储器芯片还连接到指示其地址的第一芯片地址识别信号，所述第二半导体存储器芯片还连接到指示其地址的第二芯片地址识别信号，所述第一芯片地址识别信号不同于所述第二芯片地址识别信号；所述第一半导体存储器芯片和第二半导体存储器芯片是根据权利要求5的半导体存储器芯片；所述第一半导体存储器芯片和第二半导体存储器芯片分别包括第一管芯，第一管芯上包括第一接口电路；所述第一接口电路连接控制器和位于第一管芯上的第一半导体存储器，该第一接口电路包括：

还提供了一种具有第一半导体存储器芯片和第二半导体存储器芯片以及控制器的系统，第一半导体存储器芯片和第二半导体存储器芯片的地址锁存信号、命令锁存信号、读使能信号、数据/片选信号、时钟信号分别连接在一起，并连接到控制器，所述第一半导体存储器芯片还连接到指示其地址的第一芯片地址识别信号，所述第二半导体存储器芯片还连接到指示其地址的第二芯片地址识别信号，所述第一芯片地址识别信号不同于所述第二芯片地址识别信号；所述第一半导体存储器芯片和第二半导体存储器芯片分别包括第一管芯，第一管芯上包括第一接口电路；所述第一接口电路连接控制器和位于第一管芯上的第一半导体存储器，该第一接口电路包括：

附图说明

当连同附图阅读时，通过参考后面对示出性的实施例的详细描述，将最佳地理解本发明以及优选的使用模式和其进一步的目的和优点，其中附图包括：

图1是现有技术中的NAND闪存芯片的管脚示意图；

图2是现有技术中Flash控制器11与多个Flash芯片12相连接的方案的原理图；

图3现有技术中控制多个闪存芯片的方案的原理图；

图4A是根据本发明的第一实施例的NAND闪存管芯的原理图；

图4B是根据本发明的第一实施例的包括四个管芯的NAND闪存的原理图；

图4C是根据本发明的第一实施例的包括八个管芯的NAND闪存的原理图；

图5是根据本发明的第二实施例的NAND闪存管芯的原理图；

图6是示出了操作本发明所提供的闪存时的信号时序图；

图7是根据本发明的第三实施例的NAND闪存管芯的原理图；

图8是根据本发明的第四实施例的NAND闪存管芯的原理图；

图9是示出了操作本发明所提供的闪存时的信号时序图；

图10示出了本发明所提供的闪存芯片的级联布置；

图11示出了本发明所提供的闪存芯片的级联布置的另一实施例。

具体实施方式

图4A是根据本发明的第一实施例的NAND闪存的原理图。闪存管芯401包括同现有技术的NAND闪存管芯相一致的管芯部分406，接口电路410。接口电路410中包括逻辑电路402，逻辑电路403、锁存器或触发器404、门电路407。接口电路410可以与管芯部分406集成于同一管芯上，也可以单独的管芯或芯片形式提供。

逻辑电路402接收地址锁存(ALE)信号、命令锁存(CLE)信号，并连接到管芯部分406的地址锁存输入(ALE_IN)、命令锁存输入(CLE_IN)端口。逻辑电路402还向门电路407输出使能信号(CE_EN)。门电路407接收到来自逻辑电路402的CE_EN信号以及写使能WE#/CLK信号。门电路407的输出连接到锁存器或触发器404的使能信号(G)输入端。

逻辑电路403接收来自数据端口(DQ[7:0])和管芯地址标识(DIE_ADDR[7:0])端口的输入信号，并在数据端口(DQ[7:0])的输入信号同管芯地址标识(DIE_ADDR[7:0])端口的输入信号相对应(例如，相同)时，向锁存器或触发器404的数据(D)端口输出CE_S信号。管芯地址标识(DIE_ADDR[7:0])端口的输入信号指示该管芯在芯片中的标识，例如该管芯401在芯片中的编号或层号，还可以指示闪存管芯401所在的闪存芯片的地址标识。

当数据端口(DQ[7:0])的输入信号同管芯地址标识(DIE_ADDR[7:0])端口的输入信号相对应时，即主机通过数据端口(DQ[7:0])希望选中闪存管芯401时，逻辑电路403输出有效的CE_S信号。例如，当管芯401是闪存芯片中的第一个管芯时，可从管芯地址标识(DIE_ADDR[7:0])端口向逻辑电路403输入“2’b00”信号，可通过将管芯401的管芯地址标识(DIE_ADDR[1:0])端口连接到地，以表示“2’b00”信号，所属领域技术人员将意识到，有多种方式可实现对管芯地址标识(DIE_ADDR[7:0])端口的编码输入。当主机通过数据端口(DQ[7:0])输入表示管芯401的地址(例如“2’b00”)时，逻辑电路403将判断出来自数据端口(DQ[7:0])的信号同来自管芯地址标识(DIE_ADDR[7:0])端口的信号相对应，从而输出有效的CE_S信号。为实现识别对应关系，所属领域中存在多种手段，在此不再赘述。并且，将意识到可以对第一管芯用不同于“2’b00”编号的其他编码进行识别。

由此，所公开的NAND闪存可包括具有基本相同配置的4个管芯401-1、401-2、401-3、401-4(如图4B所示)，以增加NAND闪存的容量。管芯401-1～401-4同图4A中的管芯401具有基本相同的布置。管芯401-1与401-4通过由其各自的DIE_ADDR[7:0]端口连接不同的管芯地址识别信号相区分。由此可以由主机通过数据端口(DQ[7:0])提供的管芯地址来选择不同的管芯401-1～401-4。

图4C是包括8个管芯401-1’～401-8’的闪存芯片。管芯401-1’～401-8’同图4A中的管芯401具有基本相同的布置。用各个管芯的DIE_ADDR[2:0]端口接收管芯地址标识信号，余下的DIE_ADDR端口可连接到地电平，也可连接到闪存芯片的管脚，以用于接收闪存芯片地址标识信号。

回到图4A，锁存器或触发器404锁存CE_S信号，并在使能信号(G)的控制下，向管芯部分406提供锁存器或触发器404的输出CE_IN#。

逻辑电路403还可以接收指示闪存芯片的地址或编号的闪存芯片地址标识信号。使得在具有多个闪存芯片的配置中，主机或控制器可以容易地指定或选择多个闪存芯片中的特定闪存芯片。例如，对于具有8位的DIE_ADDR[7:0]端口，在每个闪存芯片上封装4个管芯的配置中，可采用DIE_ADDR[7:0]端口的DIE_ADDR[1:0]接收管芯地址标识信号，而将每个管芯的DIE_ADDR[3:2]端口连接到闪存芯片的地址管脚Flash_ADDR(参见图7、8)并接收闪存芯片地址标识信号，以用于级联4个闪存芯片，对于未使用的DIE_ADDR[7:4]端口，可将其连接到地信号。也可以将每个管芯的DIE_ADDR[7:2]端口均用于接收闪存芯片地址标识信号，这样可以级联64个闪存芯片。而对于每个闪存芯片上封装8个管芯的配置，可采用DIE_ADDR[2:0]端口接收管芯地址标识信号，而采用余下的DIE_ADDR端口接收闪存芯片地址标识信号。

作为一个例子，在每个闪存芯片上封装4个管芯的配置中，可在将管芯封装到芯片中的过程中，根据管芯所处叠层的位置，为每个管芯的DIE_ADDR[1:0]端口配置管芯地址标识信号，如将第0号管芯的DIE_ADDR[1:0]端口连接到地信号，以指示该管芯的地址或编号为“2’b00”。所属领域技术人员将意识到可采用熔丝、反熔丝、配置电路等多种方式配置管芯的DIE_ADDR[1:0]端口，也可以使用一次可编程存储器或多次可编程存储器或易失性存储器存储管芯地址标识信号。

也可将管芯的DIE_ADDR端口连接到闪存芯片的管脚，通过在闪存芯片外部向相应管脚施加电信号来实现对管芯和/或闪存芯片的地址或编号的配置。在一种实施例中，管芯的DIE_ADDR[1:0]端口用于接收管芯地址标识信号，而将余下的DIE_ADDR端口连接到闪存芯片的管脚。

逻辑电路402可由组合逻辑实现，并用于处理ALE与CLE输入信号。当ALE有效而CLE无效时，向管芯部分406输出有效的ALE_IN信号；当CLE有效而ALE无效时，向管芯部分406输出CLE_IN信号；当ALE与CLE均有效时，产生有效的CE_EN信号。

当CE_EN与WE#/CLK均有效时，锁存器404将CE_S锁存，并作为CE_IN#信号输出给管芯部分406。

图5是根据本发明的第二实施例的NAND闪存的原理图。其同图4A公开的闪存大体上相同。闪存管芯501包括同现有技术的NAND闪存管芯相一致的管芯部分506，接口电路510。接口电路510中包括逻辑电路502，逻辑电路503、锁存器或触发器504、门电路507。图5的闪存中，还包括门电路508，并且包括输入端口CE#和RE#。

门电路508接收锁存器或触发器504输出的CE_L#信号和CE#端口的信号作为输入，并向管芯部分506输出CE_IN#信号。在图5公开的实施例中，门电路508是与门，而CE#信号为低电平有效。

闪存管芯501还接收CE#输入信号，当CE#输入信号有效时，将CE#信号输出给管芯部分506，作为CE_IN#信号。使得闪存管芯501的引脚布置可以同现有技术中的闪存管芯相一致，从而不必重新设计电路而使用所提供的NAND闪存。

图6中示出了操作本发明所提供的闪存时的信号时序图。

在操作如图4A中提供的实施例时，在T1时刻，来自主机的命令锁存信号CLE与地址锁存信号ALE有效，以指示存储器访问的开始。此时，图4A中的逻辑电路402产生有效的CE_EN信号。也可通过多种其他信号模式指示访问的开始。例如，向存储器芯片的特定专用或非专用管脚提供有效的信号，或者向存储器芯片发送命令形式的信号，如向DQ端口发送的访问开始命令。

为进行闪存操作，主机随后产生有效的WE#/CLK信号，并同时向DQ[7:0]端口提供管芯地址信号。在一种实施例中，在向DQ[7:0]端口提供管芯地址信号的同时，也向DQ[7:0]端口提供芯片地址信号，例如，利用DQ[1:0]端口提供管芯地址信号，而利用DQ[3:2]提供芯片地址信号。当提供给DQ[7:0]端口的管芯和/或芯片地址信号指示当前闪存芯片中的管芯时，图4A中的逻辑电路403产生有效的CE_S信号，并由锁存器或触发器404在WE#/CLK信号的控制下锁存该CE_S信号，并向管芯部分406输出有效的CE_IN#信号。

在操作如图5中提供的实施例时，还向闪存管芯501提供CE#输入信号，当CE#输入信号有效(例如，低电平有效)时，将CE#信号输出给管芯部分506。使得闪存管芯501的引脚布置可以同现有技术中的闪存管芯相一致。

图7是根据本发明的第三实施例的NAND闪存管芯的原理图。闪存管芯701包括同现有技术的NAND闪存管芯相一致的管芯部分706，以及接口电路710。接口电路710中包括逻辑电路702，逻辑电路703、锁存器或触发器704、门电路707。图7的闪存中，还包括门电路708。图7的闪存中的逻辑电路703、锁存器或触发器704、门电路707、门电路708与图5中的逻辑电路503、锁存器或触发器504、门电路507、门电路508实质上相同。图7的闪存与图5的闪存不同之处在于，其接收并识别向闪存管芯701发送的DIE_CMD命令，该命令指示对闪存的访问过程的开始。

逻辑电路702连接到地址锁存(ALE)信号、命令锁存(CLE)信号、写使能WE#/CLK信号以及数据端口DQ[7:0]，并连接到管芯部分706的地址锁存输入(ALE_IN)端口和命令锁存输入(CLE_IN)端口。WE#/CLK有效时，如果数据端口DQ[7:0]上出现预定命令DIE_CMD(例如，0XEE或0X00)，逻辑电路702生成并向门电路707输出有效的CE_EN。该CE_EN信号保持有效，直到逻辑电路702接收到下一个有效的WE#/CLK信号，并使得该WE#/CLK信号能够将逻辑电路703所产生的CE_S信号锁存到锁存器或触发器704中。

关于逻辑电路703，当数据端口(DQ[7:0])的输入信号同管芯地址标识(DIE_ADDR[7:0])端口的输入信号相对应时，即主机通过数据端口(DQ[7:0])希望选中闪存管芯701时，逻辑电路703输出有效的CE_S信号。DIE_ADDR端口也可连接到闪存芯片的管脚，以用于接收闪存芯片地址标识信号。

图8是根据本发明的第四实施例的NAND闪存的原理图。其同图7公开的闪存大体上相同。闪存管芯801包括同现有技术的NAND闪存管芯相一致的管芯部分806，以及接口电路810。图8的闪存中，还包括输入端口CE#和RE#。

当CE#输入信号有效时，将CE#信号输出给管芯部分806，作为CE_IN#信号。使得闪存管芯801的引脚布置可以同现有技术中的闪存芯片相一致，从而不必重新设计电路而使用所提供的NAND闪存。

图9中示出了操作本发明所提供的闪存时的信号时序图。

在操作如图7中提供的实施例时，在T1时刻之后，来自主机的WEN信号(WEN信号施加到图7的WE#端口)有效，而主机在DQ端口上施加DIE_CMD命令，以指示存储器访问的开始。此时，图7中的逻辑电路702产生有效的CE_EN信号。除发送DIE_CMD命令外，也可通过多种其他信号模式指示访问的开始。

接下来，主机产生有效的WEN/CLK信号，并向DQ[7:0]端口提供管芯地址信号。在一种实施例中，在向DQ[7:0]端口提供管芯地址信号的同时，也向DQ[7:0]端口提供芯片地址信号，例如，利用DQ[1:0]端口提供管芯地址信号，而利用DQ[3:2]提供芯片地址信号。当提供给DQ[7:0]端口的管芯和/或芯片地址信号指示当前闪存芯片中的管芯时，图7中的逻辑电路703产生有效的CE_S信号，并由锁存器或触发器704在WEN/CLK信号的控制下锁存该CE_S信号，并向管芯部分706输出有效的CE_IN#信号。

在操作如图8中提供的实施例时，还向闪存管芯801提供CE#输入信号，当CE#输入信号有效(例如，低电平有效)时，将CE#信号输出给管芯部分806。使得闪存芯片801的引脚布置可以同现有技术中的闪存管芯相一致。

图10示出了本发明所提供的闪存芯片的级联布置。图10中，闪存芯片1001、1002、1003、1004级联在一起，闪存芯片1001-1004的地址锁存使能ALE端口连接在一起，并连接到控制器(未示出)。珊存芯片1001-1004与控制器构成了包括闪存芯片与控制器的系统。闪存芯片1001-1004的命令锁存使能CLE端口连接在一起，闪存芯片1001-1004的写使能或时钟WEN/CLK端口连接在一起，闪存芯片1001-1004的读使能REN端口连接在一起，闪存芯片1001-1004的数据DQ端口连接在一起。

闪存芯片1001-1004具有相同的电路结构。闪存芯片1001包括4个管芯(DIE)，该4个管芯的DIE_ADDR[3]连接在一起，该4个管芯的DIE_ADDR[2]连接在一起，DIE_ADDR[3:2]连接到闪存芯片1001的Flash_Addr[1:0]管脚。将闪存芯片1001的Flash_Addr[1:0]管脚连接到信号“2’b00”，将闪存芯片1002的Flash_Addr[1:0]管脚连接到信号“2’b01”，将闪存芯片1003的Flash_Addr[1:0]管脚连接到信号“2’b10”，将闪存芯片1004的Flash_Addr[1:0]管脚连接到信号“2’b11”，从而为级联的闪存芯片1001-1004的每一个设置各自的芯片地址标识，并使得主机可通过在DQ端口中发出的芯片地址信号指示四个级联的闪存芯片1001-1004中的特定闪存芯片。

而闪存芯片1001的四个管芯的DIE_ADDR[1:0]端口分别连接到信号“2’b00”、“2’b01”、“2’b10”、“2’b11”，从而为该四个管芯设置管芯地址标识。使得主机通过在DQ端口发出的管芯地址信号选中闪存芯片1001中的特定管芯。

图10示出了本发明所提供的闪存芯片的级联布置的另一实施例。其中闪存芯片1101、1102、1103、1104的每个包括8个管芯。通过管芯的DIE_ADDR[2:0]端口连接到逻辑高电平或逻辑低电平，来为管芯设置管芯地址标识。8个管芯的DIE_ADDR[4:3]端口分别连接到一起，并连接到闪存芯片1101的Flash_Addr[1:0]管脚，并通过Flash_Addr[1:0]管脚为闪存芯片1101设置芯片地址标识。

显然，所属领域技术人员将意识到可通过改变Flash_Addr管脚的数量来实现对不同数量的闪存芯片的级联。并且，本发明所提供的方案也可以应用于NOR闪存或聚合物存储器等其他类型的存储介质。

已经为了示出和描述的目的而展现了对本发明的描述，并且不旨在以所公开的形式穷尽或限制本发明。对所属领域技术人员，许多调整和变化是显而易见的。

Claims

1.一种半导体存储器芯片的访问方法，包括：

(1)控制器向第一闪存芯片发送信号以指示访问开始；

2.根据权利要求1的半导体存储器芯片的访问方法，其中：

所述(1)控制器向第一闪存芯片发送信号以指示访问开始，具体为：控制器向第一闪存芯片同时发送有效的地址锁存(ALE)信号和有效的命令锁存(CLE)信号；或者控制器向第一闪存芯片发送访问开始命令；或者控制器经由第一闪存芯片的第一管脚发送的访问开始信号。

3.根据权利要求1的半导体存储器芯片的访问方法，控制器向第一闪存芯片发送管芯和/或芯片地址信号、第一写使能(WE)信号的同时，控制器还向第二闪存芯片发送管所述芯和/或芯片地址信号、所述第一写使能(WE)信号。

4.根据权利要求1的半导体存储器芯片的访问方法，控制器向第一闪存芯片发送信号以指示访问开始的同时，控制器还向第二闪存芯片发送信号以指示访问开始。

5.一种半导体存储器芯片，所述半导体存储器芯片包括第一管芯，第一管芯上包括第一接口电路；所述第一接口电路连接控制器和位于第一管芯上的第一半导体存储器，该第一接口电路包括：

6.根据权利要求5的半导体存储器芯片，所述第一管芯的所述第一译码电路，还连接到指示所述第一管芯的编号的信号，当来自控制器的数据信号同所述第一管芯的编号相对应时，产生所述第二芯片使能信号。

7.根据权利要求5的半导体存储器芯片，还包括第二管芯，第二管芯上包括第二接口电路；所述第二接口电路连接控制器和位于第二管芯上的第二半导体存储器，该第二接口电路包括：

第二电路，当接收到来自控制器的指示访问开始的信号时，产生第三芯片使能信号；

第二译码电路，当来自控制器的数据信号指示第二管芯时，产生第四芯片使能信号；

第二锁存器，当所述第三芯片使能信号有效时，响应于来自控制器的写使能信号，锁存所述第四芯片使能信号，并向所述第二半导体存储器输出所述第四芯片使能信号。

8.根据权利要求5或7的半导体存储器芯片，所述第一译码电路还连接到指示所述半导体存储器芯片的编号的信号以及指示所述第一管芯的编号的信号，当来自控制器的数据信号同所述第一管芯的编号以及所述半导体存储器芯片的编号相对应时，产生所述第二芯片使能信号。

9.根据权利要求5的半导体存储器芯片，其中所述来自控制器的指示访问开始的信号具体为：

控制器同时发送的有效的地址锁存(ALE)信号和有效的命令锁存(CLE)信号；或者控制器发送的访问开始命令；或者控制器经由所述存储器芯片的第一管脚发送的访问开始信号。

10.一种具有第一半导体存储器芯片和第二半导体存储器芯片以及控制器的系统，第一半导体存储器芯片和第二半导体存储器芯片的地址锁存信号、命令锁存信号、读使能信号、数据信号、写使能分别连接在一起，并连接到控制器，所述第一半导体存储器芯片还连接到指示其地址的第一芯片地址识别信号，所述第二半导体存储器芯片还连接到指示其地址的第二芯片地址识别信号，所述第一芯片地址识别信号不同于所述第二芯片地址识别信号；所述第一半导体存储器芯片和第二半导体存储器芯片是根据权利要求5的半导体存储器芯片。