CN101916589A - 非易失性存储设备及其控制方法 - Google Patents
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Abstract
本发明实施例提供了一种非易失性存储设备及其控制方法，其中非易失性存储设备包括一个以上的FLASH芯片、FLASH控制器，以及连接所述FLASH芯片与FLASH控制器的CE控制线和读写使能控制线，所述CE控制线为总线式控制线；所述各个FLASH芯片分别通过两条读写使能控制线与FLASH控制器连接，用于在FLASH控制器通过所述CE控制线同时开启各个FLASH芯片后，选择读写操作的目的FLASH芯片并进行读写操作控制，本发明实施例还提供了相应的控制方法。本发明上述实施例提供的设备及其控制方法，能够有效减少FLASH控制器上的管脚需求，提高存储设备的可扩展性能。
Description
技术领域
本发明实施例涉及存储技术领域，尤其涉及一种非易失性存储设备及其控制方法。
背景技术
目前单片FLASH的容量虽然不断增加，但在大容量存储设备中仍需要应用多片FLASH的扩展才能满足容量需求，NAND FLASH作为一种被广泛应用的、非易失性大容量存储设备，可通过控制总线集成多片FLASH以提高其容量。
图1为现有技术中NAND FLASH芯片的结构示意图，如图1所示，其结构主要由FLASH控制器、多片FLASH芯片以及连接FLASH控制器与FLASH芯片的控制总线、数据总线等构成，其中上述的数据总线可为8位，分别与FLASH控制器上的管脚IO0-IO7连接。控制总线包括一条写保护(Write Protect，以下简称：WP)控制线、一条地址锁存使能(AddressLatch Enable，以下简称：ALE)控制线、一条命令锁存使能(Command LatchEnable，以下简称：CLE)控制线、两条读写使能控制线以及若干条FLASH片选信号(Chip Enable，以下简称：CE)控制线。其中上述的两条读写使能控制线在异步(Asynchronous)模式下分为读使能(Read Enable，以下简称：RE)控制线和写使能(Write Enable，以下简称：WE)控制线；在同步(Synchronous)模式下分为时钟(Clock，以下简称：CLK)控制线和读写方向(以下简称：W/R#)控制线。
在实现本发明过程中，发明人发现现有技术中至少存在如下问题：现有技术中为每片FLASH单独设置CE控制线，对于某一特定类型的FLASH芯片，其增加一片FLASH芯片可能需要增加多条CE控制线，使得FLASH控制器的管脚资源消耗巨大，影响存储设备的可扩展性能。
发明内容
本发明实施例提供一种非易失性存储设备及其控制方法，用以解决现有技术中用户存储设备的可扩展性能差的缺陷，提高非易失性存储设备的扩展性能。
本发明实施例提供了一种非易失性存储设备，包括一个以上的FLASH芯片、FLASH控制器，以及连接所述FLASH芯片与FLASH控制器的片选信号控制线和读写使能控制线，所述片选信号控制线为总线式控制线，用于与各个所述FLASH芯片连接，并控制所述各个FLASH芯片的开启与关闭；各个所述FLASH芯片分别通过两条读写使能控制线与FLASH控制器连接，用于在FLASH控制器通过所述片选信号控制线同时开启各个FLASH芯片后，选择读写操作的目的FLASH芯片，并对所述读写操作的目的FLASH芯片进行读写操作控制。
本发明实施例还提供了一种非易失性存储设备的控制方法，包括：
通过片选信号控制线向存储设备的各个FLASH芯片发送启动信号以开启所述各个FLASH芯片，所述片选信号控制线为总线式控制线，用于与存储设备中的各个FLASH芯片连接，控制所述各个FLASH芯片的开启与关闭；
通过读写使能控制线向目的FLASH芯片发送读写操作控制信号，所述目的FLASH芯片与FLASH控制器之间通过两条读写使能控制线连接。
本发明上述实施例提供的非易失性存储设备及其控制方法，通过各个FLASH芯片共用CE控制线，对于整个存储设备而言，其需要的CE控制线数目固定，而每片FLASH芯片通过两条读写使能控制线与FLASH控制器连接，并通过上述读写使能控制线实现不同FLASH芯片的选择，对于需要的CE控制线大于2条的FLASH芯片，本实施例提供的非易失性存储设备，能够有效减少FLASH控制器上的管脚需求，提高非易失性存储设备的可扩展性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中NAND FLASH芯片的结构示意图；
图2为本发明实施例异步模式下非易失性存储设备的结构示意图；
图3为本发明实施例Toggle模式下非易失性存储设备的结构示意图；
图4为本发明实施例同步模式下非易失性存储设备的结构示意图；
图5为本发明实施例非易失性存储设备的控制方法实施例的流程示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
针对存储设备中在每增加一片的FLASH芯片时，需要增加多条CE控制线而影响存储设备的可扩展性能，本发明实施例提供了一种非易失性存储设备，图2为本发明实施例非易失性存储设备的结构示意图，如图2所示，该存储设包括FLASH控制器11和一个以上的FLASH芯片12，非易失性存储设备的每个数据位或每个控制信号需要一个管脚与存储控制电路相连接，该存储设备包括数据总线DATA[0：m-1]，以及控制总线，所述控制总线包括：ALE控制线，CLE控制线，WP控制线，这些信号用于非易失性存储设备与RAM之间的数据传输。另外本实施例中还包括连接FLASH芯片12与FLASH控制器11的CE控制线13和读写使能控制线14，其中CE控制线13为总线式控制线，用于与存储设备中的各个FLASH芯片12连接，控制所述各个FLASH芯片12的开启与关闭；上述各个FLASH芯片分别通过两条读写使能控制线14与FLASH控制器连接，用于在FLASH控制器通过CE控制线13开启各个FLASH芯片12后，选择读写操作的目的FLASH芯片并进行读写操作控制。需要说明的是，所述读写操作的目的FLASH芯片是主机读写操作所请求的数据的物理地址所对应的FLASH芯片。
本发明上述实施例提供的非易失性存储设备，通过各个FLASH芯片共用CE控制线，对于整个设备而言，其需要的CE控制线数目固定，而每片FLASH芯片通过两条读写使能控制线与FLASH控制器连接，并通过上述读写使能控制线实现不同FLASH芯片的选择，对于需要的CE控制线大于2条的FLASH芯片，本实施例提供的非易失性存储设备，能够有效减少FLASH控制器上的管脚需求，提高存储设备的可扩展性能。
本发明上述实施例中的CE控制线的数目由该通道上CE信号最多的FLASH芯片决定，如一个数据通道上面有3片FLASH，其中CE信号最多的FLASH芯片的CE信号数目为4，则该通道上面的CE控制线数目为4条。
针对不同的工作模式，读写使能控制线可由不同的组合方式构成，上述图2给出的是异步(Asynchronous)模式下的非易失性存储设备的结构示意图，在该实施方式下，连接单片FLASH芯片12与FLASH控制器11的两条读写使能控制线14，其中一条为读使能控制线，用于当FLASH控制器接收主机的读取数据请求时，FLASH控制器通过所述CE控制线开启各个FLASH芯片12，选择读操作的目的FLASH芯片并进行读操作控制；另一条为写使能控制线，用于在FLASH控制器接收主机的写入数据请求时，FLASH控制器11通过所述CE控制线13同时开启各个FLASH芯片12后，选择写操作的目的FLASH芯片并进行写操作控制。
在本实施例中，当对其中一片FLASH芯片进行读写操作时，可通过总线式的CE控制线13(共n条，理论上n可取2、4、8等值)同时打开多个FLASH芯片12的片选使能，然后再利用RE和WE信号对目的FLASH芯片进行读写操作(非目的FLASH芯片的WE和RE不进行操作)，通过上述的实施方式能够实现对存储设备中不同的FLASH芯片进行读写操作，当FLASH芯片的数目为N时，需要的总的管脚资源数目为：
1(ALE)+1(CLE)+1(WP)+N*2(WE、RE)+m(DATA[0：m-1])+n(CE[0：n-1])
当n＞2时，本实施例中提供的存储设备比现有技术节约管脚资源，具体的按照传统的连接管脚设置方式，共需要连接管脚的数目为：5+m+N×n，例如当N为4时，需要管脚数目为5+m+4n，而使用本发明实施例提供的技术方案，需要的连接管脚数目为11+m+n，因此使用本发明上述实施例提供的技术方案，相对于传统技术方案能够节省3n-6个管脚，因此当n＞2时，本实施例中提供的存储设备比现有技术节约管脚资源。
如图3所示，在Toggle模式下，存储设备还应该包括连接所述各个FLASH芯片12与FLASH控制器11的串行输出QS控制线15，该QS控制线承载有数据的随路时钟，用于指示数据的有效窗口，即确定数据有效的时间段，各个FLASH芯片根据上述信号数据进行采样。
如图4所示，在同步(Synchronous)模式下，存储设备增加了同时连接所述各个FLASH芯片12与FLASH控制器11的数据选通DQS控制线16，该DQS控制线承载有数据的随路时钟，用于指示数据的有效窗口，即确定数据有效的时间段，各个FLASH芯片根据上述信号数据进行采样；并且在本实施例中，上述的连接单片FLASH芯片12与FLASH控制器11的两条读写使能控制线14，其中一条为时钟控制线，用于向目的FLASH芯片输出控制时钟信号；另一条为读写方向控制线，用于根据所述控制时钟信号在FLASH控制器11通过所述CE控制线同时开启各个FLASH芯片12后，对目的FLASH芯片进行读写操作控制。
本实施例中通过共用CE[0：n-1]控制线，由CLK和W/R信号进行FLASH芯片的选择，在每增加一片FLASH芯片时，只需增加使用FLASH芯片上的两个管脚，即WE控制线和RE控制线；对于CE控制线数目n＞2的情况，能够有效节约管脚资源，且随着存储设备中FLASH芯片数量的不断扩展，能够节省大量的管脚资源。
与上述非易失性存储设备实施例对应的，本发明实施例还提供了一种非易失性存储设备的控制方法，图5为本发明非易失性存储设备的控制方法实施例的流程示意图，如图5所示，该方法包括：
步骤101、通过CE控制线向存储设备的各个FLASH芯片发送启动信号以开启所述各个FLASH芯片，所述CE控制线为总线式控制线，用于与存储设备中的各个FLASH芯片连接，控制所述各个FLASH芯片的开启与关闭；
步骤102、通过读写使能控制线向目的FLASH芯片发送读写操作控制信号，所述目的FLASH芯片与FLASH控制器之间通过两条读写使能控制线连接。
本发明上述实施例提供的非易失性存储设备的控制方法，具体可以对各个FLASH芯片共用CE控制线的存储设备进行控制，能够有效减少FLASH控制器上的管脚需求，提高存储设备的可扩展性能，本实施例通过使用CE控制线开启所有的FLASH芯片，并通过使用读写使能控制线选择目的FLASH芯片并进行读写操作。
与上述图2所示的异步模式下的非易失性存储设备相对应的，上述步骤102可具体为：通过读使能控制线在FLASH控制器通过所述CE控制线同时开启各个FLASH芯片后，向目的FLASH芯片发送读操作控制信号；或通过写使能控制线在FLASH控制器通过所述CE控制线同时开启各个FLASH芯片后，向目的FLASH芯片发送写操作控制信号。
与上述图4所示的同步模式下的非易失性存储设备相对应的，上述步骤102可具体为：通过时钟控制线向目的FLASH芯片发送时钟控制信号；通过读写方向控制线，并根据所述时钟控制信号在FLASH控制器通过所述CE控制线同时开启各个FLASH芯片后，对目的FLASH芯片进行读写操作控制。
本发明上述实施例提供的非易失性存储设备及其控制方法。其中的存储设备通过各个FLASH芯片共用CE控制线，对于整个存储设备而言，其需要的CE控制线数目固定，而每片FLASH芯片通过两条读写使能控制线与FLASH控制器连接，并通过上述读写使能控制线实现不同FLASH芯片的选择，对于需要的CE控制线大于2条的FLASH芯片，本实施例提供的非易失性存储设备，能够有效减少FLASH控制器上的管脚需求，提高存储设备的可扩展性能，本发明实施例还提供了相应的控制方法。另外发明实施例可以用于多种存储介质的非易失性存储设备，存储介质不仅可以是FLASH，还可以是DRAM纳米晶体(Nanocrystals)、磁荷随机存储器(Magnetic RAM，简称：DRAM)或标准化内存(Ovonic Unified Memory Ovonyx，简称：OUNM)。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (9)
1.一种非易失性存储设备，其特征在于，包括一个以上的FLASH芯片、FLASH控制器，以及连接所述FLASH芯片与FLASH控制器的片选信号控制线和读写使能控制线；
所述片选信号控制线为总线式控制线，用于与各个所述FLASH芯片连接，并控制所述各个FLASH芯片的开启与关闭；
各个所述FLASH芯片分别通过两条读写使能控制线与FLASH控制器连接，用于在FLASH控制器通过所述片选信号控制线开启各个FLASH芯片后，选择读写操作的目的FLASH芯片，并对所述读写操作的目的FLASH芯片进行读写操作控制。
2.根据权利要求1所述的非易失性存储设备，其特征在于，所述两条读写使能控制线；
其中一条为读使能控制线，用于在FLASH控制器通过所述片选信号控制线开启各个FLASH芯片后，选择读操作的目的FLASH芯片并进行读操作控制；
另一条为写使能控制线，用于在FLASH控制器通过所述片选信号控制线开启各个FLASH芯片后，选择写操作的目的FLASH芯片并进行写操作控制。
3.根据权利要求2所述的非易失性存储设备，其特征在于，还包括连接所述各个FLASH芯片与FLASH控制器的QS控制线。
4.根据权利要求1所述的非易失性存储设备，其特征在于，还包括连接所述各个FLASH芯片与FLASH控制器的DQS控制线；
所述两条读写使能控制线，其中一条为时钟控制线，用于向目的FLASH芯片输出控制时钟信号；另一条为读写方向控制线，用于在FLASH控制器通过所述片选信号控制线开启各个FLASH芯片后，根据所述控制时钟信号对目的FLASH芯片进行读写操作控制。
5.根据权利要求1所述的非易失性存储设备，其特征在于，所述片选信号控制线数目为各个FLASH芯片中片选信号最多的FLASH芯片的片选信号数目。
6.一种非易失性存储设备的控制方法，其特征在于，包括：
通过片选信号控制线向存储设备的各个FLASH芯片发送启动信号以开启所述各个FLASH芯片，所述片选信号控制线为总线式控制线，用于与存储设备中的各个FLASH芯片连接，控制所述各个FLASH芯片的开启与关闭；
通过读写使能控制线向目的FLASH芯片发送读写操作控制信号，所述目的FLASH芯片与FLASH控制器之间通过两条读写使能控制线连接。
7.根据权利要求6所述的非易失性存储设备的控制方法，其特征在于，所述通过读写使能控制线向目的FLASH芯片发送读写操作控制信号包括：
在FLASH控制器通过所述片选信号控制线开启各个FLASH芯片后，通过读使能控制线向目的FLASH芯片发送读操作控制信号；或
在FLASH控制器通过所述片选信号控制线开启各个FLASH芯片后，通过写使能控制线向目的FLASH芯片发送写操作控制信号。
8.根据权利要求6所述的非易失性存储设备的控制方法，其特征在于，所述通过读写使能控制线向目的FLASH芯片发送读写操作控制信号包括：
通过时钟控制线向目的FLASH芯片发送时钟控制信号；
通过读写方向控制线，并根据所述时钟控制信号在FLASH控制器通过所述片选信号控制线同时开启各个FLASH芯片后，对目的FLASH芯片进行读写操作控制。
9.根据权利要求6所述的非易失性存储设备的控制方法，其特征在于，所述片选信号控制线数目为各个FLASH芯片中片选信号最多的FLASH芯片的片选信号数目。
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