CN105138470A - 一种多通道nand flash控制器 - Google Patents

Abstract

本发明公开一种多通道NAND？FLASH控制器,涉及闪存控制技术领域，包括总线接口模块、缓存模块、缓存选择模块、FLASH接口模块、ECC检错纠错模块及PHY模块，在CPU的控制下实现单通道对多片NAND？FLASH芯片的操作，多个控制器IP核挂于Avalon总线上可实现多通道架构，通过NIOS处理器进行管理。本发明合理的进行了软硬件划分，并支持toggle？DDR标准，对不同页大小的FLASH器件只需修改硬件相应参数即可，可广泛应用于固态硬盘等大容量高速FLASH存储系统，具有广阔的应用前景。

Description

一种多通道NAND FLASH控制器

技术领域

本发明涉及闪存控制技术领域，具体的说是一种多通道NANDFLASH控制器。

背景技术

Nand-flash内存是flash内存的一种，其内部采用非线性宏单元模式，为固态大容量内存的实现提供了廉价有效的解决方案。Nand-flash存储器具有容量较大，改写速度快等优点，适用于大量数据的存储，因而在业界得到了越来越广泛的应用，如嵌入式产品中包括数码相机、MP3随身听记忆卡、体积小巧的U盘等。

NANDFLASH控制器一般包含微处理器（如51内核），USB接口（处理来自主机的请求），RAM，通过FLASHmodule操作Nandflash。当要访问NandFlash中的数据时,必须通过NandFlash控制器发送命令才能完成。

随着NANDFlash的发展，从2001年三星电子推出的0.15微米的512MbNandFlash到2011年底的19纳米的64GBNandFlash芯片。在10年间，NandFlash的单芯片容量增加了1000倍。从最初的SLC每个单元1bit信息，到TLC每个单元8bit信息。NandFlash的发展极其迅速。但是伴随着工艺制程进入1X纳米，NandFlash的可靠性和性能都有着不同程度的退化，这个趋势与SSD的发展要求是相矛盾的。SLC与MLCNANDFLASH的寿命对比，SLC：10万次，MLC：1万次，TLC：5千次SLC：4000IOPS，MLC：2-3KIOPS，TLC：1KIOPS，可以看到，无论是读写性能还是使用寿命，MLC与SLC相比都有明显的下降。解决这一矛盾的关键在于SSD控制单元的设计。

SSD控制单元要求达到高传输速率、高可靠性及较长的寿命，可靠性由位于NANDFLASH控制器中的ECC检错纠错模块的来保证；寿命及整个的文件系统管理效率则由FTL（flashtranslationlayer）中的磨损均衡、垃圾回收、坏块管理等来保证；其中高传输速率主要受前后两个接口的传输速率影响，即前端的与主机的接口和后端的与NANDFLASH芯片的接口。

FPGA（Field－ProgrammableGateArray），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

发明内容

本发明针对目前需求以及现有技术发展的不足之处，提供一种支持toggleDDR标准的多通道NANDFLASH控制器。

本发明所述一种多通道NANDFLASH控制器，解决上述技术问题采用的技术方案如下：所述多通道NANDFLASH控制器,在可配置的SOPC系统平台上实现，主要包括总线接口模块、数据缓存模块、缓存选择模块、FLASH接口模块、ECC模块及PHY模块；该NANDFLASH控制器，采用双从端口：slave0和slave1；所述总线接口模块通过slave0与Avalon总线连接，同时通过缓存选择模块分别与FLASH接口模块和ECC模块连接；所述数据缓存模块通过slave1与Avalon总线连接，同时通过缓存选择模块分别与FLASH接口模块和ECC模块连接；所述FLASH接口模块是其核心模块，通过PHY模块连接NANDFLASH芯片；所述PHY模块向内与FLASH接口模块连接，向外与NANDFLASH芯片连接。

优选的，所述NANDFLASH控制器,作为Avalon总线上的一个自定义IP核，能够多个NANDFLASH控制器IP核挂于Avalon总线上，实现多通道架构。

优选的，所述总线接口模块通过slave0接收Avalon总线的访问信号，根据总线地址信号最高位内容，若0则访问总线接口模块内寄存器，若1则访问FLASH接口模块或ECC模块。

优选的，所述数据缓存模块，由两块同NANDFLASH芯片页大小相同的双口RAM组成,包括Buffer0或Buffer1。

优选的，所述FLASH接口模块和ECC模块中均设有buffer_sel寄存器，所述buffer_sel寄存器用于选择访问Buffer0还是Buffer1。

优选的，所述Buffer0或Buffer1均具有两套不同位宽的数据和地址线；所述数据缓存模块同Avalon总线slave1的数据位宽是32bit，同ECC和FLASH接口模块的数据位宽是16bit。

优选的，所述FLASH接口模块包括寄存器组和状态机，用于产生访问NANDFLASH芯片的符合时序要求的信号。

优选的，所述NANDFLASH控制器,基于NIOSⅡ嵌入式系统，作为SSD控制单元的一部分，通过Avalon总线与外部硬件连接。

优选的，所述NANDFLASH控制器,通过Avalon总线与NIOSⅡ处理器、SDRAM控制器、DMA控制器、NANDFLASH芯片阵列连接。

本发明所述一种多通道NANDFLASH控制器，与现有技术相比具有的有益效果是：本发明采用FPGA实现控制逻辑，处理器CPU实现软件控制，并支持toggleDDR标准，可支持多种页大小的NANDFLASH芯片，具有良好的兼容性；

通过对NANDFLASH控制器的结构改进、多通道管理、toggleDDR模式的支持，来提高NANDFLASH控制器各方面性能。可广泛应用于固态硬盘等大容量高速FLASH存储系统，具有广阔的应用前景。

附图说明

附图1为所述单通道NANDFLASH控制器的架构框图；

附图2为所述NANDFLASH控制器硬件内部结构示意图；

附图3为两个IP核构成的硬件多通道架构示意图；

附图4为读任务队列多节点的流水线执行示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明所述一种多通道NANDFLASH控制器进一步详细说明。

针对NANDFLASH控制器的标准多样化，页大小多样化，很难兼这一问题，本发明提出了一种多通道NANDFLASH控制器，在可配置的SOPC系统平台上实现，采用FPGA实现控制逻辑，通过处理器实现软件控制多通道架构设计，可支持多种页大小的NANDFLASH芯片，兼容多种NANDFLASH芯片，有较强的实用价值。

实施例1：

本实施例所述一种多通道NANDFLASH控制器,其系统架构如附图1所示，设置在可配置的SOPC系统平台上，其系统架构包括总线接口模块（AvalonInterface）、数据缓存模块（Buffer）、缓存选择模块（BufferMux）、FLASH接口模块（NandFlashInterface）、ECC（检错纠错）模块及PHY模块；该NANDFLASH控制器，采用双从端口：slave0和slave1；所述总线接口模块通过slave0与Avalon总线连接，接收Avalon总线的访问信号，同时通过缓存选择模块分别与FLASH接口模块和ECC模块连接，并根据需要将信号传递给FLASH接口模块或ECC模块；所述数据缓存模块通过slave1与Avalon总线连接，用于数据传输，同时通过缓存选择模块分别与FLASH接口模块和ECC模块连接；所述FLASH接口模块是其核心模块，通过PHY模块连接NANDFLASH芯片，用于产生访问NANDFLASH芯片的符合时序要求的信号；所述ECC模块，用于数据纠错与检错，保证数据的可靠性；所述PHY模块向内与FLASH接口模块连接，向外与NANDFLASH芯片连接。

本实施例所述多通道NANDFLASH控制器中，如附图2所示，所述slave0专门用于访问内部寄存器，slave1专门用于访问Buffer模块的数据，两者互不影响，提高工作效率；所述总线接口模块通过slave0接收Avalon总线的访问信号，根据总线地址信号最高位内容，若0则访问总线接口模块内寄存器，若1则访问FLASH接口模块或ECC模块。

本实施例所述多通道NANDFLASH控制器中，所述数据缓存模块，由两块同NANDFLASH芯片页大小相同的双口RAM（DualPortRAM）组成,包括Buffer0或Buffer1；根据Avalon总线地址信号的第12位内容来确定是访问Buffer0还是Buffer1，所述FLASH接口模块和ECC模块中均设有buffer_sel寄存器，所述buffer_sel寄存器用于选择访问哪块Buffer。

并且，所述数据缓存模块中，所述Buffer0或Buffer1均具有两套不同位宽的数据和地址线；所述数据缓存模块同Avalon总线slave1的数据位宽是32bit，同ECC和FLASH接口模块的数据位宽是16bit，该模块实现数据缓存的同时也实现位宽转换的功能。

本实施例所述多通道NANDFLASH控制器中,所述数据缓存选择模块，用于FLASH接口模块或ECC模块有选择的访问所述Buffer0或Buffer1。所述PHY模块，用于对FLASH接口模块输出到NANDFLASH芯片的，以及由NANDFLASH芯片输出到FLASH接口模块的DQS和DQ信号，做相应延时处理，以适应toggleDDR标准。所述FLASH接口模块是该NANDFLASH控制器核心模块，包括寄存器组和状态机设计，用于产生访问NANDFLASH芯片的符合时序要求的信号。

实施例2：

本实施例所述多通道NANDFLASH控制器,基于NIOSⅡ嵌入式系统，作为SSD控制单元的一部分，通过Avalon总线与NIOSⅡ处理器、SDRAM控制器、DMA控制器、NANDFLASH芯片阵列（NANDFLASH芯片）等一些外部硬件连接，其中，NIOSⅡ处理器：发起对各通道NANDFLASH控制器的初始化和读写操作，实现对FLASH芯片的访问；SDRAM控制器：控制外接的SDRAM，作为整个SSD系统的数据缓冲区；DMA控制器：实现SDRAM到各通道控制器之间的数据传输。本实施例所述NANDFLASH控制器的系统架构如实施例1中所述。

本实施例所述NANDFLASH控制器，在NiosⅡeclipse开发环境下编写NANDFLASH控制器的设备驱动函数，设备驱动函数通过对寄存器的读写实现对各通道控制器的控制，以完成对NANDFLASH芯片阵列的的读写擦等操作。这些设备驱动文件及函数主要包括：nfc.h中定义了各寄存器的偏移地址，NFC_phy_driver.c定义了直接读写寄存器的函数如Phy_NAND_CMD_REG_Write()等，NFC_cmd_driver.c调用上述函数，定义了各指令操作的函数，如CMD_reset，CMD_read_status，CMD_page_read，CMD_page_program,CMD_block_erase等。

下面以单片NANDFLASH芯片（写页）为例，来详细说明采用该NANDFLASH控制器的操作步骤：

1、首先CPU通过读状态寄存器，检测该通道控制器的FLASH接口模块和ECC模块是否均处于空闲状态；

2、若都空闲，然后配置各寄存器内容，包括：写片选寄存器选中某一片要进行写页操作的flash，写命令寄存器表示当前操作是写页，写地址寄存器即数据准备写入的物理地址等；

3、同时，数据通过Slave1写入数据缓存模块，CPU启动ECC模块，读出buffer0数据进行编码，编码结束回写到buffer0；

4、然后通过写NFC_control寄存器，启动FLASH接口模块的状态机，将buffer0数据搬到选中的flash；

5、通过检测rb寄存器等待flash进入busy时间后，可相应对通道内其他flash进行操作；

6、待flash的busy时间结束，再启动状态机发读状态指令，读取flash的状态寄存器内容，以得知写页操作是否成功。

本发明所述NANDFLASH控制器，由CPU控制读写NANDFALSH，通过软硬件协同操作，有效提高了NANDFLASH芯片的读写速度，以及嵌入式处理器的工作效率，并对不同页大小的器件和不同纠错码长的ECC模块，都有很好的兼容性。同时通过多通道的扩展和对toggleDDR标准的支持，使得在数据传输速率和吞吐率方面得到显著提升，使其在大容量FLASH存储系统中具有广阔的应用前景。

实施例1和实施例2所述的NANDFLASH控制器，在可配置的SOPC系统平台上实现，整个控制器作为Avalon总线上的一个自定义IP核，整个SOPC系统由FPGA实现，来完成SSD控制单元的预期功能。在CPU的控制下可实现单通道对多片NANDFLASH芯片的操作，同时，多个控制器IP核挂于Avalon总线上，即可实现多通道架构，并通过CPU进行管理调度，以获得整个SSD控制单元的高吞吐率，如附图3所示（仅给出两通道系统架构示意）。

本发明所述NANDFLASH控制器，通过CPU实现通道间的并行操作和通道内的流水线操作，软件中主要分三层，逻辑层、FTL层和物理层，逻辑层接收主机端逻辑命令，由FTL层进行磨损均衡、地址映射等处理进入物理层，由物理层直接操作控制器访问NANDFLASH芯片。与多通道流水线直接相关的是物理命令队列，其按操作可分为读任务队列、写任务队列、擦任务队列。队列中的物理命令节点定义如下表：

Phy_CMD_ID：物理命令的唯一标示，高16位为父命令的ID；

Phy_CMD_Name：物理命令的名称，表明操作类型；

Phy_Data_Address：数据在NandFlash阵列中的物理地址；

NFC_Buffer_Address：数据在NFC中的Buffer地址；

Buffer_Address：数据在DRAM缓冲区中的地址；

Buffer_Length：DRAM缓冲区中数据长度；

Phy_CMD_Status：物理命令的执行状态，具体定义由驱动程序自行使用；

Phy_Channel_Flash_Sel：确定要操作的通道号和flash号，00：Channel_0flash_0。

以读操作为例，其单个物理命令节点的执行步骤如下：

1、FTL转换逻辑命令后进入物理命令队列，队列中有新节点等待执行；

2、取出节点，获取其中要操作的通道号、flash号、buffer号及flash的物理地址等信息，启动状态机对相应flash发命令和地址，之后硬件上flash进入busy；

3、busy结束后，再次启动状态机读取NandFlash中数据到控制器的Buffer；

4、将数据从控制器的Buffer搬到DRAM；

5、对该节点的操作完成。

如图4所示，顺序查询物理命令队列中的各节点并按一定的步骤执行，如上所述读任务队列每个节点的执行分以上多个步骤完成，对某一节点提交NFC处理后，硬件上，flash进入busy时间，此时可取下一节点内容进行发命令地址的操作，依次可实现多级流水线。节点的流水线执行即可实现硬件上的通道间近似并行操作和通道内流水线操作。

上述具体实施方式仅是本发明的具体个案，本发明的专利保护范围包括但不限于上述具体实施方式，任何符合本发明的权利要求书的且任何所属技术领域的普通技术人员对其所做的适当变化或替换，皆应落入本发明的专利保护范围。

Claims (9)

1.一种多通道NANDFLASH控制器，其特征在于,在可配置的SOPC系统平台上实现，主要包括总线接口模块、数据缓存模块、缓存选择模块、FLASH接口模块、ECC模块及PHY模块；该NANDFLASH控制器，采用双从端口：slave0和slave1；所述总线接口模块通过slave0与Avalon总线连接，同时通过缓存选择模块分别与FLASH接口模块和ECC模块连接；所述数据缓存模块通过slave1与Avalon总线连接，同时通过缓存选择模块分别与FLASH接口模块和ECC模块连接；所述FLASH接口模块是其核心模块，通过PHY模块连接NANDFLASH芯片；所述PHY模块向内与FLASH接口模块连接，向外与NANDFLASH芯片连接。

2.根据权利要求1所述一种多通道NANDFLASH控制器，其特征在于,所述NANDFLASH控制器,作为Avalon总线上的一个自定义IP核，能够多个NANDFLASH控制器IP核挂于Avalon总线上，实现多通道架构。

3.根据权利要求1或2所述一种多通道NANDFLASH控制器，其特征在于,所述总线接口模块通过slave0接收Avalon总线的访问信号，根据总线地址信号最高位内容，若0则访问总线接口模块内寄存器，若1则访问FLASH接口模块或ECC模块。

4.根据权利要求3所述一种多通道NANDFLASH控制器，其特征在于,所述数据缓存模块，由两块同NANDFLASH芯片页大小相同的双口RAM组成,包括Buffer0或Buffer1。

5.根据权利要求4所述一种多通道NANDFLASH控制器，其特征在于,所述FLASH接口模块和ECC模块中均设有buffer_sel寄存器，所述buffer_sel寄存器用于选择访问Buffer0还是Buffer1。

6.根据权利要求5所述一种多通道NANDFLASH控制器，其特征在于,所述Buffer0或Buffer1均具有两套不同位宽的数据和地址线；所述数据缓存模块同Avalon总线slave1的数据位宽是32bit，同ECC和FLASH接口模块的数据位宽是16bit。

7.根据权利要求4所述一种多通道NANDFLASH控制器，其特征在于,所述FLASH接口模块包括寄存器组和状态机，用于产生访问NANDFLASH芯片的符合时序要求的信号。

8.根据权利要求1或2所述一种多通道NANDFLASH控制器，其特征在于,所述NANDFLASH控制器,基于NIOSⅡ嵌入式系统，作为SSD控制单元的一部分，通过Avalon总线与外部硬件连接。

9.根据权利要求8所述一种多通道NANDFLASH控制器，其特征在于,所述NANDFLASH控制器,通过Avalon总线与NIOSⅡ处理器、SDRAM控制器、DMA控制器、NANDFLASH芯片阵列连接。