CN102165409B - 具有扩充模式的固态存储装置控制器 - Google Patents

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Abstract

本发明揭示固态存储装置控制器、固态存储装置及用于操作固态存储装置控制器的方法。在一个此种固态存储装置中，所述控制器可以扩充DRAM模式或非易失性存储器模式操作。在所述DRAM扩充模式中，通常用于与非易失性存储器装置通信的存储器通信信道中的一者或一者以上用于与扩充DRAM装置通信。

Description

具有扩充模式的固态存储装置控制器
技术领域
本发明一般来说涉及存储器装置，且在特定实施例中本发明涉及非易失性存储器装置及动态随机存取存储器装置。
背景技术
在计算机或其它电子装置中，存储器装置可包含内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、静态RAM(SRAM)、同步动态RAM(SDRAM)及非易失性存储器。
非易失性存储器装置(例如，快闪存储器)已发展成用于广泛范围的电子应用的非易失性存储器的普遍来源。快闪存储器装置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。快闪存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机及蜂窝式电话。例如基本输入/输出系统(BIOS)的程序码及系统数据通常存储于快闪存储器装置中以供在个人计算机系统中使用。
非易失性存储器装置还并入到固态存储装置(例如，固态驱动器)中。固态驱动器可用于计算机中以替换硬盘驱动器，所述硬盘驱动器通常已使用磁盘或光盘来存储大量数据。固态驱动器不使用移动部件，而硬盘驱动器需要复杂及敏感驱动器及读取/写入磁头组合件以与所述磁盘/光盘交互。因此，所述固态驱动器对通过振动及碰撞导致的数据损坏及丢失更具抵抗性。
当前固态驱动器技术的一个缺点是实现充分地且具成本效益地替换计算机的硬盘驱动器所必需的存储器密度。由于数字图像、电影及音频文件，大多数现代计算机需要用于存储极大数据量(例如，250GB或250GB以上)的能力。因此，举例来说，有效的固态驱动器应具有接近典型硬驱动器的存储器密度、保持成本竞争性及仍适合于膝上型计算机的不断减小的厚度。
图1图解说明在控制器与存储器装置之间具有四个信道且没有DRAM缓冲器的一个典型的现有技术固态驱动器。存储器通信信道110包括用于存储器装置101到104群组的地址、数据及控制信号线。在此实例中，每一信道耦合到连接到控制器100的四个堆叠存储器装置101到104。
为了增加固态驱动器的性能，已将DRAM并入到所述驱动器中。图2图解说明并入有用于存储临时数据的DRAM装置200的典型现有技术固态驱动器的框图。图2的驱动器展示八信道控制器230，其中八个信道201到208各自连接到四个存储器装置。DRAM装置200经由专用数据220及地址/命令221总线连接到控制器230。
由于DRAM具有大致小于非易失性存储器的存取时间，因此所述DRAM可用于维持翻译表及缓冲器，而此通常将由较慢的非易失性存储器来完成。然而，所述DRAM的大小受控制器230上可用的地址及数据线的数目限制。为了节省控制器上的空间，存储器控制器通常具有小数量的地址/数据信号线。因此，可仅将相对低密度的DRAM连接到控制器。如果翻译表及需要DRAM的其它临时数据需要更多存储量，那么控制器将使用非易失性存储器。此影响固态驱动器的性能，因为所述非易失性存储器在数据的读取及写入两个方面往往较慢。
出于上文所陈述的原因，且出于下文所陈述的所属领域的技术人员在阅读及理解本说明书后将即刻明了的其它原因，在此项技术中需要一种当使用较大的非易失性存储器装置时在固态存储装置中控制非易失性及易失性存储器两者的方式。
附图说明
图1展示不具有DRAM缓冲器的典型的现有技术固态驱动器。
图2展示具有DRAM缓冲器的典型的现有技术固态驱动器。
图3展示根据图4的非易失性存储器装置的非易失性存储器阵列的一部分的一个实施例的示意图。
图4展示并入有图3的存储器阵列及使用存储器通信信道的非易失性存储器装置的一个实施例的框图。
图5展示耦合到多个存储器装置的存储器通信信道的一个实施例的框图。
图6展示具有带有专用于DRAM扩充的两个非易失性存储器信道的DRAM扩充模式的固态存储装置控制器的一个实施例的逻辑表示。
图7展示根据图6的实施例的DRAM地址映射。
图8展示具有DRAM扩充模式的带有专用于DRAM扩充的单个非易失性存储器信道的固态存储装置控制器的替代实施例的逻辑表示。
图9展示根据图8的实施例的DRAM地址映射。
图10展示大致类似于图6的实施例且以非易失性存储器模式操作的固态存储装置的一个实施例的逻辑表示。
图11展示操作具有DRAM扩充模式的固态存储装置控制器的方法的一个实施例的流程图。
具体实施方式
在本发明的以下详细描述中，参考形成本文的一部分且其中以图解说明的方式展示可实践本发明的特定实施例的附图。在图式中，贯穿数个视图以相同编号描述大致类似的组件。充分详细地描述这些实施例以使得所属领域的技术人员能够实践本发明。还可利用其它实施例，且可在不背离本发明范围的前提下做出结构、逻辑及电改变。因此，不应将以下详细描述视为限制意义，且本发明的范围仅由所附权利要求书及其等效内容界定。
图3图解说明包括非易失性存储器单元串联串的NAND架构存储器阵列的一部分的示意图。尽管后续论述是指NAND存储器装置，但本实施例不限于此架构。替代实施例可使用其存储器控制器具有DRAM扩充模式的其它存储器架构。
存储器阵列包括布置成列(例如，串联串304、305)的非易失性存储器单元301(例如，浮动栅极)阵列。在每一串联串304、305中，单元301中的每一者漏极到源极地耦合。横跨多个串联串304、305的存取线(例如，字线)WL0到WL31连接到一行中的每一存储器单元的控制栅极，以便偏置所述行中的存储器单元的控制栅极。数据线(例如，位线BL1、BL2)最终连接到感测放大器(未展示)，所述感测放大器通过感测特定位线上的电流来检测每一单元的状态。
每一存储器单元串联串304、305通过源极选择栅极316、317耦合到源极线306，且通过漏极选择栅极312、313耦合到个别位线BL1、BL2。源极选择栅极316、317由耦合到其控制栅极的源极选择栅极控制线SG(S)318控制。漏极选择栅极312、313由漏极选择栅极控制线SG(D)314控制。
每一存储器单元可编程为单电平单元(SLC)或多电平单元(MLC)。每一单元的阈值电压(Vt)指示存储于所述单元中的数据。举例来说，在SLC中，0.5V的Vt可指示经编程单元，而-0.5V的Vt可指示经擦除单元。所述MLC可具有多个Vt窗，每一窗指示不同状态。多电平单元可通过将位模式指派给存储于所述单元上的特定电压范围来利用传统快闪单元的模拟性质。取决于指派给所述单元的电压范围的数量，此技术准许每单元存储两个或两个以上位。
图4图解说明可并入在集成电路裸片上的非易失性存储器装置400的功能性框图。在一个实施例中，非易失性存储器装置400为快闪存储器。非易失性存储器装置400已经简化以集中于有助于理解本发明的编程实施例的存储器特征。
非易失性存储器装置400包含非易失性存储器单元阵列430，例如图3中图解说明且先前已论述的浮动栅极存储器单元。存储器阵列430布置成字线行及位线列的存储体。在一个实施例中，存储器阵列430的列包括存储器单元的串联串。如此项技术中众所周知，单元到位线的连接确定阵列是NAND架构、AND架构还是NOR架构。
可将存储器阵列430组织成若干存储器块。存储器块的数量通常由存储器装置的大小(即，512MB、1GB)确定。在一个实施例中，将每一存储器块组织成64个页。
提供地址缓冲器电路440以锁存通过I/O电路460提供的地址信号。地址信号由行解码器444及列解码器446接收并解码以存取存储器阵列430。，所属领域的技术人员受益于本描述而将了解，地址输入连接器的数目取决于存储器阵列430的密度及架构。即，地址的数目随增加的存储器单元计数以及增加的存储体及块计数两者而增加。还基于控制信号472的定时通过I/O电路460输入及输出数据。
非易失性存储器装置400通过使用感测放大器电路450来感测存储器阵列430列的电压或电流改变来读取所述存储器阵列中的数据。在一个实施例中，感测放大器电路450经耦合以读取及锁存来自存储器阵列430的行数据。包含数据输入及输出缓冲器电路460以经由多个数据连接462与外部控制器进行双向数据通信以及地址通信。提供写入电路455以将数据写入到存储器阵列。
存储器控制电路470对自外部控制器提供于控制总线472上的信号进行解码。这些信号可包含读取/写入芯片启用(CE)、命令锁存启用(CLE)、地址锁存启用(ALE)以及用于控制存储器阵列430以及存储器装置400的其它电路上的操作的其它控制信号。在一个实施例中，这些信号为有效低，但替代实施例可使用有效高信号。存储器控制电路470可以是用以产生存储器控制信号的状态机、定序器、或某一其它类型的控制器。
非易失性存储器装置400经由信道490与外部控制器通信。在一个实施例中，信道490包括存储器地址、数据及外部控制器与存储器装置400之间的控制信号。图4的实施例展示地址及数据作为一个总线耦合到I/O电路460。在替代实施例中，所述地址及数据总线是与存储器装置400的单独输入/输出。
图5图解说明可构成固态存储装置中的一个或一个以上通信信道的多个存储器装置501到508的一个实施例的框图。此图展示构成所述一个或一个以上通信信道的地址/数据总线510、控制信号511及芯片启用信号512。所图解说明的实施例包含八个单独存储器装置以便使用八个芯片启用信号每一存储器装置501到508形成于单独裸片上且与其它存储器装置中的一者或一者以上堆叠以形成固态存储装置。
图5的实施例仅出于图解说明的目的。固态存储装置可仅使用一个存储器装置501或多个存储器装置。举例来说，固态存储装置可包括组织成非易失性存储器装置501、502群组的多个非易失性存储器装置，其中每一非易失性存储器装置群组共享包含单芯片启用线的共用通信信道。多个非易失性存储器通信信道中的每一者耦合到不同的非易失性存储器装置群组。
图6图解说明以具有专用于DRAM扩充的两个非易失性存储器信道的DRAM扩充模式操作的固态存储装置控制器的一个实施例的框图。后续论述是指DRAM。然而，所属领域的技术人员将了解，除NAND快闪以外的任何存储器装置可替代DRAM且仍保持于所揭示实施例的范围内。此存储器装置应能够快速随机存取且可以是易失性或非易失性类型。较慢的存储器装置通常具有比较快的存储器装置慢的存取时间。
在此实施例中，通常用于与所述非易失性存储器通信的控制器的存储器通信信道中的两者640、641替代地用于与扩充DRAM存储体601通信，所述扩充DRAM存储体是与主要DRAM存储体602分离且独立的。此由于DRAM操作中的许多操作的局部性现在具有两倍多的DRAM页而提供经改善的带宽以及额外性能。
参考图6，固态存储装置存储器控制器600包括存储器控制电路，例如，将主要DRAM装置602耦合到控制器600的主要DRAM定序器621。DRAM装置602经由数据及地址/控制总线645与主要DRAM定序器621通信。
主要DRAM定序器621为负责产生存储器装置602的操作所必需的定时及命令的DRAM控制电路。举例来说，主要DRAM定序器621可产生读取/写入控制信号以及恰当DRAM操作所必需的刷新信号。
次要DRAM定序器620用于与主要DRAM定序器621实质上相同的功能。然而，次要DRAM定序器620负责产生扩充DRAM装置601的恰当操作所必需的控制信号。
图中展示非易失性存储器定序器中的两者630、631耦合到多路复用器612。非易失性存储器定序器630、631为产生非易失性存储器装置的操作所必需的定时及命令的非易失性存储器控制电路。非易失性存储器定序器603控制存取过程以在每一存储器通信信道650上写入及/或读取存储器装置。举例来说，非易失性存储器定序器630、631可产生控制选择栅极漏极及选择栅极源极晶体管的控制信号，如参考图3所描述。非易失性存储器定序器630、631还可负责产生许多其它存储器控制信号。
图6中展示两个非易失性存储器定序器630、631。替代实施例可使用其它数量的非易失性存储器定序器。举例来说，一个实施例可使用仅一个定序器。另一实施例可针对每一不同的存储器通信信道650使用不同的非易失性存储器定序器。
响应于选择信号，多路复用器612负责选择附接到其输入的电路中的哪些电路输出到固态存储装置控制器600的各种存储器通信信道640、641、650。所述选择信号由将选择信号(例如，位或若干位)存储于寄存器611中的CPU 610产生。CPU 610响应于经由所述主机接口输入的数据而产生所述选择信号。举例来说，如果由外部系统对具有所述非易失性存储器的存储器通信信道650中的一者进行存取，那么所述CPU产生并存储通过多路复用器612选择适当信道650的选择信号。如果所述CPU正执行需要更新存储于扩充DRAM装置601中的翻译表的算法，那么CPU 610产生并存储致使多路复用器612选择待输出的次要DRAM定序器620的选择信号，以便可存取扩充DRAM装置601。
控制器600另外配置有主机接口651，控制器600经由所述主机接口与外部装置/系统(例如计算机及相机)通信。主机接口651可为并行ATA、SATA、SAS、PCIe、光纤信道、SCSI、吉位以太网或某一其它通信标准。
扩充DRAM装置601经由通常用于与所述非易失性存储器装置通信的通信信道中的两者640、641耦合到控制器600。两个信道640、641耦合到DRAM装置601的地址/命令总线640及数据总线641。
如果扩充DRAM装置601存在，那么其用于存储额外翻译表且用于额外数据缓冲。所述主要DRAM及所述扩充DRAM的典型用途包含：在固态存储装置读取操作期间从非易失性存储器到DRAM的转移、在固态存储装置写入操作时从DRAM到非易失性存储器的转移、对读取数据的错误校正操作、翻译表读取(允许逻辑驱动器地址映射到任何物理非易失性存储器地址)、从非易失性存储器的数据收集读取操作、对非易失性存储器的数据收集写入操作、静态损耗平均、因数据收集操作或静态损耗平均所致的翻译表更新及对非易失性存储器的翻译表写入操作。这些用途仅为使用主要及扩充DRAM的可能功能的说明。
图6的固态存储装置存储器控制器的上述元件为由所述控制器执行的功能的逻辑表示。所述控制器的恰当操作未必需要这些元件。替代实施例可使用其它元件来执行大致相同的功能。另外，出于清晰的目的，并未展示所述存储器控制器的所有元件。仅展示及论述与所揭示实施例的恰当操作相关的那些元件。
图7图解说明与图6的实施例一起使用的两个存储器地址映射。此存储器映射展示如何在图6的两个DRAM装置601、602之间分裂DRAM地址。这些地址由主要定序器621及次要定序器620组合控制器600的CPU 610产生。
图7展示如果控制器600不处于DRAM扩充模式中，那么仅使用单个主要DRAM装置602。因此，主要DRAM装置602的存储器映射介于00000000H到70000000H(32个地址位)的范围中。在DRAM扩充模式中，地址00000000H到7FFFFFFFH用于寻址主要DRAM 602，而80000000H到FFFFFFFFH用于寻址扩充DRAM装置601。
图7的地址映射仅出于图解说明的目的。如果使用不同大小的主要及/或扩充DRAM装置，那么所述地址映射将包括不同地址。此外，每一DRAM的地址可以不同于00000000H或80000000H的位置开始。
图8图解说明具有DRAM扩充模式的带有专用于DRAM扩充的单个非易失性存储器信道811的固态存储装置控制器800的替代实施例。用于扩充DRAM的通信信道811的宽度充足以将数据总线扩充到32个位的宽度。
图8的固态存储装置控制器800包括DRAM定序器803，所述DRAM定序器负责产生用于主要DRAM装置801及扩充DRAM装置802两者的控制信号。如先前所论述，定序器803产生用于DRAM装置的恰当操作的必需读取、写入及刷新控制信号。
非易失性存储器定序器804产生非易失性存储器控制信号以在耦合到至少一个非易失性存储器装置的每一存储器通信信道810上写入及/或读取所述存储器装置。举例来说，非易失性存储器定序器804可产生控制如参考图3所描述的选择栅极漏极及选择栅极源极晶体管的控制信号。非易失性存储器定序器804还可负责产生许多其它非易失性存储器控制信号。
DRAM定序器803及非易失性存储器定序器804两者均输入到多路复用器805，所述多路复用器响应于选择信号而在两个定序器803、804之间进行选择。如在图6的先前实施例中一样，CPU 807产生接着被存储于寄存器806中的选择信号。如果输入数据信号将存储于所述非易失性存储器中的耦合到非易失性存储器通信信道810中的一者的一者中，那么CPU 807产生选择待由多路复用器805输出的非易失性存储器定序器804的选择信号。如果CPU 807需要使用扩充DRAM，那么CPU 807产生选择耦合到扩充DRAM数据总线的存储器通信信道(例如，信道10)811的选择信号。
在图8的实施例中，DRAM装置801、802两者暴露于相同地址及命令。每一DRAM将具有使得其能够在既定用于另一装置801、802的地址及命令之间进行区分的写入掩模。此实施例也可使用数据导引逻辑(未展示)以利用更宽的数据总线。接着将使用最低有效地址位来选择所述DRAM数据总线的上16位部分或下16位部分。进入所述DRAM定序器的剩余地址位将被向下移位1。
图8的固态存储装置存储器控制器的上述元件为由所述控制器执行的功能的逻辑表示。所述控制器的恰当操作未必需要这些元件。替代实施例可使用其它元件来执行大致相同的功能。另外，出于清晰的目的，并未展示所述存储器控制器的所有元件。仅展示及论述与所揭示实施例的恰当操作相关的那些元件。
图9图解说明根据图8的实施例的DRAM地址映射。当仅使用图8的主要DRAM装置801时，控制器800处于16位模式中使得使用地址0000H到FFFFH。如果所述控制器处于DRAM扩充模式中，那么所述主要DRAM装置中的地址甚至使用地址00000000H到FFFFFFFEH，而扩充DRAM装置使用奇地址00000001H到FFFFFFFFH。
图9的地址映射仅出于图解说明的目的。如果使用不同大小的主要及/或扩充DRAM装置，那么所述地址映射将包括不同地址。此外，每一DRAM的地址可以不同于00000000H的位置开始。
图10图解说明图6的但以非扩充模式(例如，非易失性存储器模式)而非如图6中所图解说明的扩充模式操作的实施例的逻辑框图。图10的实施例中与图6的元件具有相同参考编号的每一元件提供与上文参考图6所描述的功能相同的功能。
在此实施例中，在选择非易失性存储器模式的情况下，通信信道650仅专用于每一信道的非易失性存储器装置。次要DRAM定序器620仍存在，但在未安装额外扩充DRAM的情况下不被使用。
上述实施例对不同模式(例如，DRAM扩充模式；非易失性存储器模式)的选择可由如图10中所图解说明的固态存储装置控制器的硬连线模式选择输入1000来执行。可在制造所述固态存储装置期间完成所述模式选择，其中跨接线去往接地用于一种模式，且跨接线去往VCC用于另一种模式。此允许制造商制作及盘存能够以两种模式操作的仅一个控制器。因此，如果所述DRAM扩充模式对于一个实施例为必需的，那么安装扩充DRAM装置且通过硬连线输入选择所述DRAM扩充模式。在替代实施例中，可通过来自控制器中的CPU的命令选择所述模式。所述CPU可检测DRAM的存在且适当地配置端口。
图11图解说明用于操作具有DRAM扩充模式的固态存储装置控制器的方法的一个实施例的流程图。通过硬连线输入或来自控制器中的CPU的命令启用所述扩充模式1101。如上文实施例中所描述，所述控制器接着经由存储器通信信道中的一者或一者以上与扩充DRAM通信1103。
结论
总的来说，一个或一个以上实施例提供具有以扩充模式及非扩充存储器模式两者操作的能力的固态存储装置控制器。所述扩充模式使用通常用于非易失性存储器通信的一个或一个以上存储器通信信道来与扩充DRAM装置通信。所述固态存储装置可为用于计算机中以替换磁性硬驱动器的固态驱动器(SSD)。
虽然本文已图解说明及描述了若干具体实施例，但所属领域的技术人员将了解，旨在实现相同目的的任何布置均可替代所展示的具体实施例。所属领域的技术人员将明了本发明的许多修改。因此，本申请案打算涵盖本发明的任何修改或变化形式。明确意图是本发明仅由以上权利要求书及其等效内容限制。

Claims (19)

1.一种固态存储装置控制器，其包括：
存储器控制电路，其包括用于以非扩充存储器模式控制第一存储器类型的至少一个主要存储器装置且以扩充模式控制所述主要存储器装置及所述第一存储器类型的扩充存储器装置的多个存储器定序器；
多个存储器通信信道，其用于将第二存储器类型的至少一个存储器装置耦合到所述固态存储装置控制器，其中在所述扩充模式中，所述多个存储器通信信道中的至少一者经配置以将所述扩充存储器装置耦合到所述存储器控制电路；及
多路复用器，其经耦合以接收所述多个存储器定序器的输出、且将所述多个存储器定序器的所选择的一个存储器定序器的输出提供到经配置以将所述扩充存储器装置耦合到所述存储器控制电路的所述多个存储器通信信道的所述至少一者，其中所述多个存储器定序器包括针对所述第一存储器类型的存储器装置的存储器定序器和针对所述第二存储器类型的存储器装置的存储器定序器；
其中存取所述主要存储器装置的时间比存取所述第二存储器类型的所述至少一个存储器装置的时间少。
2.根据权利要求1所述的固态存储装置控制器，且其进一步包含用于与外部装置通信的主机接口。
3.根据权利要求1所述的固态存储装置控制器，其中针对所述第一存储器类型的存储器装置的所述存储器定序器以所述非扩充存储器模式控制去往所述主要存储器的定时与控制信号，且以所述扩充模式控制去往所述主要存储器装置及所述扩充存储器装置两者的所述定时与控制信号。
4.根据权利要求1所述的固态存储装置控制器，其中所述存储器控制电路包括针对所述第一存储器类型的存储器装置的第一存储器定序器，所述第一存储器定序器以所述非扩充存储器模式和所述扩充模式控制去往所述主要存储器的定时与控制信号，且其中所述存储器控制电路包括针对所述第一存储器类型的存储器装置的第二存储器定序器，所述第二存储器定序器以所述扩充模式控制去往所述扩充存储器装置的定时与控制信号。
5.根据权利要求1所述的固态存储装置控制器，其中所述通信信道中的至少一个通信信道耦合到所述第二存储器类型的所述至少一个存储器装置的存储器装置群组。
6.根据权利要求1所述的固态存储装置控制器，其中在所述非扩充存储器模式中，所述多个存储器通信信道经配置以仅耦合到所述第二存储器类型的所述至少一个存储器装置。
7.根据权利要求1所述的固态存储装置控制器，其中所述第二存储器类型的所述至少一个存储器装置中的每一者为NAND架构快闪存储器装置。
8.根据权利要求1所述的固态存储装置控制器，其中所述存储器控制电路包括：
主要DRAM定序器，其用于产生用于作为所述主要存储器装置的主要DRAM的DRAM信号；
次要DRAM定序器，其用于产生用于作为所述扩充存储器装置的扩充DRAM的DRAM信号；及
至少一个非易失性存储器定序器，其用于产生用于多个非易失性存储器装置的非易失性存储器信号，所述多个非易失性存储器装置包括所述第二存储器类型的所述至少一个存储器装置，其中所述第二存储器类型的所述至少一个存储器装置的每一存储器装置是非易失性存储器装置。
9.根据权利要求1所述的固态存储装置控制器，其中所述固态存储装置为固态驱动器。
10.根据权利要求1所述的固态存储装置控制器，且其进一步包括用于将所述固态存储装置耦合到外部系统的接口，其中所述接口为并行ATA、SATA、SAS、PCIe、光纤信道、SCSI、吉位以太网中的一者。
11.根据权利要求8所述的固态存储装置控制器，其中响应于所述扩充模式，所述扩充存储器装置经由所述多个存储器通信信道中的两者耦合到所述次要DRAM定序器。
12.根据权利要求11所述的固态存储装置控制器，其中DRAM地址/控制总线经由所述两个存储器通信信道中的第一者耦合，且DRAM数据总线经由所述两个存储器通信信道中的第二者耦合。
13.根据权利要求8所述的固态存储装置，其中所述扩充存储器装置与所述主要存储器装置共享地址及控制总线。
14.根据权利要求8所述的固态存储装置，其中当所述控制器处于所述扩充模式中时，所述扩充存储器装置经由所述多个存储器通信信道中的两者耦合到所述存储器控制电路。
15.根据权利要求8所述的固态存储装置，其中所述存储器控制电路进一步包括易失性存储器定序器，当所述存储器控制电路处于所述扩充模式中时所述易失性存储器定序器耦合到所述主要存储器装置及所述扩充存储器装置两者。
16.根据权利要求15所述的固态存储装置，其中当所述存储器控制电路不处于所述扩充模式中时，所述易失性存储器定序器仅耦合到所述主要存储器装置，且所述多个存储器通信信道仅耦合于所述多个非易失性存储器装置与所述存储器控制电路之间。
17.一种用于操作固态存储装置控制器的方法，所述方法包括：
在所述固态存储装置控制器中启用扩充模式；及
经由非易失性存储器通信信道与扩充易失性存储器装置通信，
其中所述固态存储装置控制器包括存储器控制电路，所述存储器控制电路用于以非扩充存储器模式控制至少一个主要存储器装置且以扩充模式控制所述主要存储器装置及扩充存储器装置，且进一步其中所述存储器控制电路包括一个或多个定序器，所述一个或多个定序器以所述非扩充存储器模式控制去往所述主要存储器的定时与控制信号，且以所述扩充模式控制去往所述主要存储器装置及所述扩充存储器装置两者的定时与控制信号。
18.根据权利要求17所述的方法，其中通过硬连线输入或软件命令中的一者启用所述扩充模式。
19.根据权利要求17所述的方法，其中与所述扩充易失性存储器装置通信包括将翻译表写入到所述易失性存储器装置。
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