CN113450843B - 电路布局结构与存储器存储装置 - Google Patents
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Abstract
本发明提供一种电路布局结构与存储器存储装置。所述电路布局结构包括多个第一易失性存储器模块、多个第二易失性存储器模块、第一数据线、第二数据线、第一时钟致能信号线及第二时钟致能信号线。所述第一数据线通过第一连续比特群组平行地存取所述第一易失性存储器模块。所述第二数据线通过第二连续比特群组平行地存取所述第二易失性存储器模块。所述第一时钟致能信号线与所述第二时钟致能信号线分别用以控制所述第一易失性存储器模块与所述第二易失性存储器模块进入自我更新模式。
Description
技术领域
本发明涉及一种电路布局技术，尤其涉及一种电路布局结构与存储器存储装置。
背景技术
在某些类型的易失性存储器布局结构中，时钟信号线、指令地址信号线及时钟致能信号线都是以fly-by拓朴结构来进行布线。例如，在fly-by拓朴结构中，时钟信号线、指令地址信号线及时钟致能信号线可分别穿过多个易失性存储器模块，以同时控制信号传递路径上的所有易失性存储器模块。但是，这样的布线方式可能因信号传递路径太长而产生不同易失性存储器模块之间的信号传递误差。
发明内容
本发明提供一种电路布局结构与存储器存储装置，可减少不同易失性存储器模块之间的信号传递误差。
本发明的范例实施例提供一种电路布局结构，其包括多个第一易失性存储器模块、多个第二易失性存储器模块、第一数据线、第二数据线、第一时钟致能信号线及第二时钟致能信号线。所述第一数据线连接至所述多个第一易失性存储器模块以通过第一连续比特群组存取所述多个第一易失性存储器模块的至少其中之一。所述第二数据线连接至所述多个第二易失性存储器模块以通过第二连续比特群组存取所述多个第二易失性存储器模块的至少其中之一。所述第一时钟致能信号线连接至所述多个第一易失性存储器模块以控制所述多个第一易失性存储器模块平行进入自我更新模式。所述第二时钟致能信号线连接至所述多个第二易失性存储器模块以控制所述多个第二易失性存储器模块平行进入所述自我更新模式。
在本发明的一范例实施例中，所述的电路布局结构还包括至少一时钟信号线与指令地址信号线。所述至少一时钟信号线连接至所述多个第一易失性存储器模块与所述多个第二易失性存储器模块。所述指令地址信号线连接至所述多个第一易失性存储器模块与所述多个第二易失性存储器模块。
本发明的范例实施例另提供一种存储器存储装置，其包括可复写式非易失性存储器模块、多个第一易失性存储器模块、多个第二易失性存储器模块、第一数据线、第二数据线、第一时钟致能信号线、第二时钟致能信号线及存储器控制电路单元。所述第一数据线连接至所述多个第一易失性存储器模块以通过第一连续比特群组存取所述多个第一易失性存储器模块的至少其中之一。所述第二数据线连接至所述多个第二易失性存储器模块以通过第二连续比特群组存取所述多个第二易失性存储器模块的至少其中之一。第一时钟致能信号线连接至所述多个第一易失性存储器模块以控制所述多个第一易失性存储器模块平行进入自我更新模式。所述第二时钟致能信号线连接至所述多个第二易失性存储器模块以控制所述多个第二易失性存储器模块平行进入所述自我更新模式。所述存储器控制电路单元连接至所述可复写式非易失性存储器模块、所述第一数据线、所述第二数据线、所述第一时钟致能信号线及所述第二时钟致能信号线。
在本发明的一范例实施例中，所述多个第一易失性存储器模块不受所述第二时钟致能信号线控制，并且所述多个第二易失性存储器模块不受所述第一时钟致能信号线控制。
在本发明的一范例实施例中，所述第一连续比特群组包含经由所述第一数据线传输的多个连续的第一数据比特，并且所述第二连续比特群组包含经由所述第二数据线传输的多个连续的第二数据比特。
在本发明的一范例实施例中，当所述多个第一易失性存储器模块进入所述自我更新模式时，所述第一时钟致能信号线处于低电压电平。当所述多个第二易失性存储器模块进入所述自我更新模式时，所述第二时钟致能信号线处于所述低电压电平。
在本发明的一范例实施例中，所述的存储器存储装置还包括至少一时钟信号线与指令地址信号线。所述至少一时钟信号线连接至所述多个第一易失性存储器模块与所述多个第二易失性存储器模块。所述指令地址信号线连接至所述多个第一易失性存储器模块与所述多个第二易失性存储器模块。
在本发明的一范例实施例中，所述至少一时钟信号线与所述指令地址信号线皆连接至终结阻抗电路。
在本发明的一范例实施例中，所述第一时钟致能信号线与所述第二时钟致能信号线皆不连接至所述终结阻抗电路。
本发明的范例实施例另提供一种电路布局结构，其包括多个易失性存储器模块与时钟致能信号线。所述多个易失性存储器模块包括属于第一阶的多个易失性存储器模块与属于第二阶的多个易失性存储器模块。在特定时间点，只有属于所述第一阶与所述第二阶的其中之一的多个易失性存储器模块作动。所述时钟致能信号线连接至属于所述第一阶的所述多个易失性存储器模块的其中之一及属于所述第二阶的所述多个易失性存储器模块的其中之一。
本发明的范例实施例另提供一种存储器存储装置，其包括可复写式非易失性存储器模块、多个易失性存储器模块、时钟致能信号线及存储器控制电路单元。所述多个易失性存储器模块包括属于第一阶的多个易失性存储器模块与属于第二阶的多个易失性存储器模块。在特定时间点，只有属于所述第一阶与所述第二阶的其中之一的多个易失性存储器模块作动。所述时钟致能信号线连接至属于所述第一阶的所述多个易失性存储器模块的其中之一及属于所述第二阶的所述多个易失性存储器模块的其中之一。所述存储器控制电路单元连接至所述可复写式非易失性存储器模块、所述多个易失性存储器模块及所述时钟致能信号线。
在本发明的一范例实施例中，所述时钟致能信号线不连接至终结阻抗电路。
基于上述，在使用相同或相似于数据线与易失性存储器模块之间的布线方式来配置时钟致能信号线后，时钟致能信号线对于多个易失性存储器模块的控制可更为精准。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是根据本发明的一范例实施例所示出的电路布局结构的外观示意图；
图2是根据本发明的一范例实施例所示出的数据线、时钟致能信号线及易失性存储器模块之间的线路连接关系的示意图；
图3A是根据本发明的一范例实施例所示出的时钟信号线、指令地址信号线及易失性存储器模块之间的线路连接关系的示意图；
图3B是根据本发明的一范例实施例所示出的芯片选择信号线及易失性存储器模块之间的线路连接关系的示意图；
图4是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；
图5是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；
图6是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图；
图7是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。
具体实施方式
以下提出多个范例实施例来说明本发明，然而本发明不仅限于所例示的多个范例实施例。又范例实施例之间也允许有适当的结合。在本案说明书全文(包括权利要求)中所使用的“连接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置连接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。此外，“信号”一词可指至少一电流、电压、电荷、温度、数据、或任何其他一或多个信号。
图1是根据本发明的一范例实施例所示出的电路布局结构的外观示意图(即侧视图)。请参照图1，电路布局结构10包括易失性存储器模块11(1)～11(8)、易失性存储器模块12(1)～12(8)及基板13。易失性存储器模块11(1)～11(8)与12(1)～12(8)中的每一个易失性存储器模块可包含多个易失性的存储器单元。例如，在已通电的情况下，每一个存储器单元可用以存储一或多个比特。在断电后，存储器单元所存储的数据会消失。
在一范例实施例中，易失性存储器模块11(1)～11(8)与12(1)～12(8)中的每一个易失性存储器模块可包含一个阶(rank)或其他存储器单元的管理单位。以阶为例，在单一时间点，只有属于同一个阶的易失性存储器模块被允许作动。以图2为例，假设易失性存储器模块11(1)、11(3)、11(5)及11(7)属于同一个阶(例如第一阶，标记为Rank1)，易失性存储器模块11(2)、11(4)、11(6)及11(8)属于同一个阶(例如第二阶，标记为Rank2)，易失性存储器模块12(1)、12(3)、12(5)及12(7)属于同一个阶(例如第三阶，标记为Rank3)，且易失性存储器模块12(2)、12(4)、12(6)及12(8)属于同一个阶(例如第四阶，标记为Rank4)。在某一时间点，只有属于第一阶至第四阶中某一阶的多个易失性存储器模块(例如属于第一阶的易失性存储器模块11(1)、11(3)、11(5)及11(7)或属于第二阶的易失性存储器模块11(2)、11(4)、11(6)及11(8))可被平行存取。在一范例实施例中，可利用芯片选择(Chip Select,CS)信号搭配控制指令选择属于特定阶的易失性存储器模块进行数据存取。
在一范例实施例中，易失性存储器模块11(1)～11(8)与12(1)～12(8)是以动态随机存取存储器(Dynamic Random Access Memory,DRAM)作为范例。然而，在另一范例实施例中，易失性存储器模块11(1)～11(8)与12(1)～12(8)还可以包含其他类型的易失性存储器模块，例如静态随机取存储器(Static Random Access Memory,SRAM)。
在一范例实施例中，易失性存储器模块11(1)～11(8)并排设置于基板13的表面131，且易失性存储器模块12(1)～12(8)并排设置于基板13的表面132。若将表面131与132的其中之一视为基板13的正面，则表面131与132的其中之另一则可视为基板13的背面。
图2是根据本发明的一范例实施例所示出的数据线、时钟致能信号线及易失性存储器模块之间的线路连接关系的示意图。请参照图1与图2，在一范例实施例中，电路布局结构10还包括数据线201(1)～201(4)及时钟致能信号线202(1)～202(4)。数据线201(1)连接至易失性存储器模块11(1)、11(2)、12(1)及12(2)并用以经由连续比特群组DQ[7:0]存取易失性存储器模块11(1)、11(2)、12(1)及12(2)的至少其中之一。例如，连续比特群组DQ[7:0]包含经由数据线201(1)传输的8个数据比特。
数据线201(2)连接至易失性存储器模块11(3)、11(4)、12(3)及12(4)并用以经由连续比特群组DQ[15:8]存取易失性存储器模块11(3)、11(4)、12(3)及12(4)的至少其中之一。例如，连续比特群组DQ[15:8]包含经由数据线201(2)传输的8个数据比特。
数据线201(3)连接至易失性存储器模块11(5)、11(6)、12(5)及12(6)并用以经由连续比特群组DQ[23:16]存取易失性存储器模块11(5)、11(6)、12(5)及12(6)的至少其中之一。例如，连续比特群组DQ[23:16]包含经由数据线201(3)传输的8个数据比特。
数据线201(4)连接至易失性存储器模块11(7)、11(8)、12(7)及12(8)并用以经由连续比特群组DQ[31:24]存取易失性存储器模块11(7)、11(8)、12(7)及12(8)的至少其中之一。例如，连续比特群组DQ[31:24]包含经由数据线201(4)传输的8个数据比特。
在一范例实施例中，数据线201(1)～201(4)可对应于4个通道。存储器控制电路单元或存储器控制器(未示出)可经由数据线201(1)～201(4)而使用32个数据比特DQ[31:0]来平行存取易失性存储器模块11(1)～11(8)与12(1)～12(8)中的部分易失性存储器模块。例如，在一范例实施例中，属于第一阶的易失性存储器模块11(1)、11(3)、11(5)及11(7)可经由数据线201(1)～201(4)而被平行存取。
相同或相似于数据线201(1)，时钟致能信号线202(1)也连接至易失性存储器模块11(1)、11(2)、12(1)及12(2)以控制易失性存储器模块11(1)、11(2)、12(1)及12(2)平行进入自我更新(self-refresh)模式。例如，当易失性存储器模块11(1)、11(2)、12(1)及12(2)进入自我更新模式时，时钟致能信号线202(1)所传递的信号CKE(0)将处于低电压电平。此外，易失性存储器模块11(3)～11(8)及12(3)～12(8)不受时钟致能信号线202(1)控制。
相同或相似于数据线201(2)，时钟致能信号线202(2)也连接至易失性存储器模块11(3)、11(4)、12(3)及12(4)以控制易失性存储器模块11(3)、11(4)、12(3)及12(4)平行进入自我更新模式。例如，当易失性存储器模块11(3)、11(4)、12(3)及12(4)进入自我更新模式时，时钟致能信号线202(2)所传递的信号CKE(1)将处于低电压电平。此外，易失性存储器模块11(1)、11(2)、11(5)～11(8)及12(1)、12(2)、12(5)～12(8)不受时钟致能信号线202(2)控制。
相同或相似于数据线201(3)，时钟致能信号线202(3)也连接至易失性存储器模块11(5)、11(6)、12(5)及12(6)以控制易失性存储器模块11(5)、11(6)、12(5)及12(6)平行进入自我更新模式。例如，当易失性存储器模块11(5)、11(6)、12(5)及12(6)进入自我更新模式时，时钟致能信号线202(3)所传递的信号CKE(2)将处于低电压电平。此外，易失性存储器模块11(1)～11(4)、11(7)、11(8)及12(1)～12(4)、12(7)、12(8)不受时钟致能信号线202(3)控制。
相同或相似于数据线201(4)，时钟致能信号线202(4)也连接至易失性存储器模块11(7)、11(8)、12(7)及12(8)以控制易失性存储器模块11(7)、11(8)、12(7)及12(8)平行进入自我更新模式。例如，当易失性存储器模块11(7)、11(8)、12(7)及12(8)进入自我更新模式时，时钟致能信号线202(4)所传递的信号CKE(3)将处于低电压电平。此外，易失性存储器模块11(1)～11(6)及12(1)～12(6)不受时钟致能信号线202(4)控制。
在一范例实施例中，多个易失性存储器模块平行进入自我更新模式可以是指多个易失性存储器模块同时进入自我更新模式或者多个易失性存储器模块趋近于同时进入自我更新模式。在一范例实施例中，存储器控制电路单元或存储器控制器(未示出)可将时钟致能信号线202(1)～202(4)所传递的信号CKE(0)～CKE(3)皆控制于低电压电平，以使易失性存储器模块11(1)～11(8)及12(1)～12(8)同时进入自我更新模式。
在一范例实施例中，在自我更新模式中，易失性存储器模块可以维持和/或更新其所存储的数据。在一范例实施例中，当包含电路布局结构10的存储器存储装置(未示出)进入省电模式或休眠模式时，存储器控制电路单元或存储器控制器(未示出)可指示易失性存储器模块11(1)～11(8)及12(1)～12(8)同时进入自我更新模式。
图3A是根据本发明的一范例实施例所示出的时钟信号线、指令地址信号线及易失性存储器模块之间的线路连接关系的示意图。请参照图1与图3A，在一范例实施例中，电路布局结构10还包括时钟信号线301(1)、时钟信号线301(2)及指令地址信号线302。时钟信号线301(1)、时钟信号线301(2)及指令地址信号线302皆是以fly-by的连接方式(亦称为fly-by的拓墣结构)来连接易失性存储器模块11(1)～11(8)及12(1)～12(8)。例如，时钟信号线301(1)是以fly-by的连接方式连接至易失性存储器模块11(1)～11(8)，以传送时钟信号CK(0)至易失性存储器模块11(1)～11(8)。例如，时钟信号线301(2)是以fly-by的连接方式连接至易失性存储器模块12(1)～12(8)，以传送时钟信号CK(1)至易失性存储器模块12(1)～12(8)。例如，指令地址信号线302是以fly-by的连接方式同时连接至易失性存储器模块11(1)～11(8)与12(1)～12(8)，以传达带有存取地址和/或存取指令的信号CA至易失性存储器模块11(1)～11(8)与12(1)～12(8)。
在一范例实施例中，时钟信号线301(1)、时钟信号线301(2)及指令地址信号线302的一端可连接至存储器控制电路单元或存储器控制器(未示出)，而时钟信号线301(1)、时钟信号线301(2)及指令地址信号线302跨越易失性存储器模块11(1)～11(8)与12(1)～12(8)的另一端则可连接至终结阻抗电路31。终结阻抗电路31可另外连接至电源VDD/2。终结阻抗电路31可包含至少一个阻抗元件(例如电阻)，以提供终结阻抗至时钟信号线301(1)、时钟信号线301(2)及指令地址信号线302。所述终结阻抗可使时钟信号线301(1)、时钟信号线301(2)及指令地址信号线302所传递的信号更加稳定(例如减少信号误差)。
在一范例实施例中，图1的电路布局结构10可同时包含图2与图3A中的数据线201(1)～201(4)、时钟致能信号线202(1)～202(4)、时钟信号线301(1)、时钟信号线301(2)及指令地址信号线302。此些线路的布局结构可参照图2与图3A的范例实施例，在此不重复赘述。
在一范例实施例中，存储器控制电路单元或存储器控制器(未示出)可发送带有进入自我更新模式的指示的信号CA并将时钟致能信号线202(1)～202(4)所传递的信号CKE(0)～CKE(3)皆控制于低电压电平。当易失性存储器模块11(1)～11(8)及12(1)～12(8)接收到带有进入自我更新模式的指示的信号CA且同时侦测到时钟致能信号线202(1)～202(4)处于低电压电平时，易失性存储器模块11(1)～11(8)及12(1)～12(8)可进入自我更新模式。
在结合图2与图3A的一范例实施例中，时钟信号线301(1)、时钟信号线301(2)及指令地址信号线302可连接至终结阻抗电路31，以提高所传输的信号的稳定性。但是，须注意的是，时钟致能信号线202(1)～202(4)并不连接至终结阻抗电路31，以避免当处于低电压电平时产生漏电流。此外，时钟致能信号线202(1)～202(4)不连接至终结阻抗电路31也可达到省电的效果。
从另一角度而言，在图2的范例实施例中，时钟致能信号线202(1)～202(4)是以相同或相似于数据线201(1)～201(4)的方式来连接至易失性存储器模块11(1)～11(8)与12(1)～12(8)，而不是使用fly-by的连接方式。因此，即便未连接至终结阻抗电路31，时钟致能信号线202(1)～202(4)所传递的信号的信号质量也可以维持稳定。
图3B是根据本发明的一范例实施例所示出的芯片选择信号线及易失性存储器模块之间的线路连接关系的示意图。请参照图1与图3B，在一范例实施例中，电路布局结构10还包括用于传递芯片选择信号的芯片选择信号线303(1)～303(4)。芯片选择信号线303(1)～303(4)分别连接至属于第一阶至第四阶的易失性存储器模块。
在一范例实施例中，芯片选择信号线303(1)～303(4)的一端可连接至存储器控制电路单元或存储器控制器(未示出)。芯片选择信号线303(1)～303(4)的另一端可不连接至终结阻抗(例如图3A的终结阻抗电路31)。
在单一时间点，存储器控制电路单元或存储器控制器(未示出)可经由芯片选择信号线303(1)～303(4)的其中之一发送芯片选择信号至属于第一阶至第四阶的其中之一的易失性存储器模块，以选择和/或致能特定的易失性存储器模块。例如，在某一时间点，芯片选择信号线303(1)可传送芯片选择信号至属于第一阶的易失性存储器模块11(1)、11(3)、11(5)及11(7)，以使易失性存储器模块11(1)、11(3)、11(5)及11(7)开始作动(例如存取数据)。
在一范例实施例中，图1的电路布局结构10可同时包含图2、图3A及图3B中的数据线201(1)～201(4)、时钟致能信号线202(1)～202(4)、时钟信号线301(1)、时钟信号线301(2)、指令地址信号线302及芯片选择信号线303(1)～303(4)。此些线路的布局结构可参照图2、图3A及图3B的范例实施例，在此不重复赘述。
须注意的是，在图1至图3B的范例实施例中，易失性存储器模块11(1)～11(8)的总数、易失性存储器模块12(1)～12(8)的总数、数据线201(1)～201(4)的总数、时钟致能信号线202(1)～202(4)的总数及芯片选择信号线303(1)～303(4)的总数皆可以是更多或更少，本发明不加以限制。此外，单一数据线(例如数据线201(1))和/或单一时钟致能信号线(例如时钟致能信号线202(1))所连接的易失性存储器模块的总数(例如4)也可以是更多或更少，本发明不加以限制。
在一范例实施例中，图1的电路布局结构10可设置在存储器存储装置中。一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图4是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图5是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。
请参照图4与图5，主机系统51一般包括处理器511、随机存取存储器(randomaccess memory,RAM)512、只读存储器(read only memory,ROM)513及数据传输接口514。处理器511、随机存取存储器512、只读存储器513及数据传输接口514皆连接至系统总线(system bus)510。
在本范例实施例中，主机系统51是通过数据传输接口514与存储器存储装置50连接。例如，主机系统51可经由数据传输接口514将数据存储至存储器存储装置50或从存储器存储装置50中读取数据。此外，主机系统51是通过系统总线510与I/O装置52连接。例如，主机系统51可经由系统总线510将输出信号传送至I/O装置52或从I/O装置52接收输入信号。
在一范例实施例中，处理器511、随机存取存储器512、只读存储器513及数据传输接口514可设置在主机系统51的主机板60上。数据传输接口514的数目可以是一或多个。通过数据传输接口514，主机板60可以经由有线或无线方式连接至存储器存储装置50。存储器存储装置50可例如是U盘601、存储卡602、固态硬盘(Solid State Drive,SSD)603或无线存储器存储装置604。无线存储器存储装置604可例如是近距离无线通讯(Near FieldCommunication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板60也可以通过系统总线510连接至全球定位系统(Global Positioning System,GPS)模块605、网络接口卡606、无线传输装置607、键盘608、屏幕609、喇叭610等各式I/O装置。例如，在一范例实施例中，主机板60可通过无线传输装置607存取无线存储器存储装置604。
在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图6是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图6，在另一范例实施例中，主机系统71也可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置70可为其所使用的安全数字(SecureDigital,SD)卡72、小型快闪(Compact Flash,CF)卡73或嵌入式存储装置74等各式非易失性存储器存储装置。嵌入式存储装置74包括嵌入式多媒体卡(embedded Multi MediaCard,eMMC)741和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置742等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。
图7是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。请参照图7，存储器存储装置80包括连接接口单元801、存储器控制电路单元(亦称为存储器控制器)802、可复写式非易失性存储器模块803及易失性存储器模块804。例如，易失性存储器模块804可包含图1至图3B中的易失性存储器模块11(1)～11(8)与12(1)～12(8)。
在一范例实施例中，连接接口单元801、存储器控制电路单元802、可复写式非易失性存储器模块803及易失性存储器模块804皆可设置于图1的基板13上。存储器控制电路单元802可经由数据线201(1)～201(4)、时钟致能信号线202(1)～202(4)、时钟信号线301(1)、时钟信号线301(2)及指令地址信号线302来控制或存取易失性存储器模块11(1)～11(8)与12(1)～12(8)。
连接接口单元801用以将存储器存储装置80连接至主机系统。在本范例实施例中，连接接口单元801是相容于串行高级技术附件(Serial Advanced TechnologyAttachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元801亦可以是符合并行高级技术附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCIExpress)标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元801可与存储器控制电路单元802封装在一个芯片中，或者连接接口单元801是布设于一包含存储器控制电路单元802的芯片外。
存储器控制电路单元802用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统的指令在可复写式非易失性存储器模块803中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块803是连接至存储器控制电路单元802并且用以存储主机系统所写入的数据。可复写式非易失性存储器模块803可以是单阶存储单元(SingleLevel Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell，QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
可复写式非易失性存储器模块803中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。
在本范例实施例中，可复写式非易失性存储器模块803的存储单元会构成多个实体程序化单元，并且此些实体程序化单元会构成多个实体抹除单元。具体来说，同一条字元线上的存储单元会组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字元线上的实体程序化单元至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit，LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。
在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元通常包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。
综上所述，在使用相同或相似于数据线与易失性存储器模块之间的布线方式来配置时钟致能信号线后，时钟致能信号线对于多个易失性存储器模块的控制可更为精准。此外，即便时钟致能信号线未连接至终结阻抗电路，时钟致能信号线上的信号的稳定性也可以被维持。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。
Claims (18)
1.一种电路布局结构，其特征在于，包括：
多个第一易失性存储器模块，其中所述多个第一易失性存储器模块属于不同阶；
多个第二易失性存储器模块，其中所述多个第二易失性存储器模块也属于不同阶；
第一数据线，连接至所述多个第一易失性存储器模块以通过第一连续比特群组存取所述多个第一易失性存储器模块的至少其中之一，且所述第一数据线不跨越所述多个第一易失性存储器模块，其中在第一时间点，所述第一数据线用以存取所述多个第一易失性存储器模块的其中之一，在第二时间点，所述第一数据线切换为用以存取所述多个第一易失性存储器模块的其中之另一；
第二数据线，连接至所述多个第二易失性存储器模块以通过第二连续比特群组存取所述多个第二易失性存储器模块的至少其中之一，且所述第二数据线不跨越所述多个第二易失性存储器模块；
第一时钟致能信号线，连接至所述多个第一易失性存储器模块以控制所述多个第一易失性存储器模块平行进入自我更新模式；以及
第二时钟致能信号线，连接至所述多个第二易失性存储器模块以控制所述多个第二易失性存储器模块平行进入所述自我更新模式。
2.根据权利要求1所述的电路布局结构，其中所述多个第一易失性存储器模块不受所述第二时钟致能信号线控制，并且所述多个第二易失性存储器模块不受所述第一时钟致能信号线控制。
3.根据权利要求1所述的电路布局结构，其中所述第一连续比特群组包含经由所述第一数据线传输的多个连续的第一数据比特，并且所述第二连续比特群组包含经由所述第二数据线传输的多个连续的第二数据比特。
4.根据权利要求1所述的电路布局结构，其中当所述多个第一易失性存储器模块进入所述自我更新模式时，所述第一时钟致能信号线处于低电压电平，并且
当所述多个第二易失性存储器模块进入所述自我更新模式时，所述第二时钟致能信号线处于所述低电压电平。
5.根据权利要求1所述的电路布局结构，还包括：
至少一时钟信号线，连接至所述多个第一易失性存储器模块与所述多个第二易失性存储器模块；以及
指令地址信号线，连接至所述多个第一易失性存储器模块与所述多个第二易失性存储器模块。
6.根据权利要求5所述的电路布局结构，其中所述至少一时钟信号线与所述指令地址信号线皆连接至终结阻抗电路。
7.根据权利要求6所述的电路布局结构，其中所述第一时钟致能信号线与所述第二时钟致能信号线皆不连接至所述终结阻抗电路。
8.一种存储器存储装置，其特征在于，包括：
可复写式非易失性存储器模块；
多个第一易失性存储器模块，其中所述多个第一易失性存储器模块属于不同阶；
多个第二易失性存储器模块，其中所述多个第二易失性存储器模块也属于不同阶；
第一数据线，连接至所述多个第一易失性存储器模块以通过第一连续比特群组存取所述多个第一易失性存储器模块的至少其中之一，且所述第一数据线不跨越所述多个第一易失性存储器模块，其中在第一时间点，所述第一数据线用以存取所述多个第一易失性存储器模块的其中之一，在第二时间点，所述第一数据线切换为用以存取所述多个第一易失性存储器模块的其中之另一；
第二数据线，连接至所述多个第二易失性存储器模块以通过第二连续比特群组存取所述多个第二易失性存储器模块的至少其中之一，且所述第二数据线不跨越所述多个第二易失性存储器模块；
第一时钟致能信号线，连接至所述多个第一易失性存储器模块以控制所述多个第一易失性存储器模块平行进入自我更新模式；
第二时钟致能信号线，连接至所述多个第二易失性存储器模块以控制所述多个第二易失性存储器模块平行进入所述自我更新模式；以及
存储器控制电路单元，连接至所述可复写式非易失性存储器模块、所述第一数据线、所述第二数据线、所述第一时钟致能信号线及所述第二时钟致能信号线。
9.根据权利要求8所述的存储器存储装置，其中所述多个第一易失性存储器模块不受所述第二时钟致能信号线控制，并且所述多个第二易失性存储器模块不受所述第一时钟致能信号线控制。
10.根据权利要求8所述的存储器存储装置，其中所述第一连续比特群组包含经由所述第一数据线传输的多个连续的第一数据比特，并且所述第二连续比特群组包含经由所述第二数据线传输的多个连续的第二数据比特。
11.根据权利要求8所述的存储器存储装置，其中当所述多个第一易失性存储器模块进入所述自我更新模式时，所述第一时钟致能信号线处于低电压电平，并且
当所述多个第二易失性存储器模块进入所述自我更新模式时，所述第二时钟致能信号线处于所述低电压电平。
12.根据权利要求8所述的存储器存储装置，还包括：
至少一时钟信号线，连接至所述多个第一易失性存储器模块与所述多个第二易失性存储器模块；以及
指令地址信号线，连接至所述多个第一易失性存储器模块与所述多个第二易失性存储器模块。
13.根据权利要求12所述的存储器存储装置，其中所述至少一时钟信号线与所述指令地址信号线皆连接至终结阻抗电路。
14.根据权利要求13所述的存储器存储装置，其中所述第一时钟致能信号线与所述第二时钟致能信号线皆不连接至所述终结阻抗电路。
15.一种电路布局结构，其特征在于，包括：
多个易失性存储器模块，其中所述多个易失性存储器模块包括属于第一阶的多个易失性存储器模块与属于第二阶的多个易失性存储器模块，在特定时间点，只有属于所述第一阶与所述第二阶的其中之一的多个易失性存储器模块作动；
时钟致能信号线，连接至属于所述第一阶的所述多个易失性存储器模块的其中之一及属于所述第二阶的所述多个易失性存储器模块的其中之一；以及
数据线，连接至属于所述第一阶的所述多个易失性存储器模块的所述其中之一及属于所述第二阶的所述多个易失性存储器模块的所述其中之一，
其中所述数据线不跨越属于所述第一阶的所述多个易失性存储器模块的所述其中之一及属于所述第二阶的所述多个易失性存储器模块的所述其中之一，
其中在第一时间点，所述数据线用以存取属于所述第一阶的所述多个易失性存储器模块的所述其中之一，在第二时间点，所述数据线切换为用以存取属于所述第二阶的所述多个易失性存储器模块的所述其中之一。
16.根据权利要求15所述的电路布局结构，其中所述时钟致能信号线不连接至终结阻抗电路。
17.一种存储器存储装置，其特征在于，包括：
可复写式非易失性存储器模块；
多个易失性存储器模块，包括属于第一阶的多个易失性存储器模块与属于第二阶的多个易失性存储器模块，其中在特定时间点，只有属于所述第一阶与所述第二阶的其中之一的多个易失性存储器模块作动；
时钟致能信号线，连接至属于所述第一阶的所述多个易失性存储器模块的其中之一及属于所述第二阶的所述多个易失性存储器模块的其中之一；
数据线，连接至属于所述第一阶的所述多个易失性存储器模块的所述其中之一及属于所述第二阶的所述多个易失性存储器模块的所述其中之一，其中所述数据线不跨越属于所述第一阶的所述多个易失性存储器模块的所述其中之一及属于所述第二阶的所述多个易失性存储器模块的所述其中之一，其中在第一时间点，所述数据线用以存取属于所述第一阶的所述多个易失性存储器模块的所述其中之一，在第二时间点，所述数据线切换为用以存取属于所述第二阶的所述多个易失性存储器模块的所述其中之一；以及
存储器控制电路单元，连接至所述可复写式非易失性存储器模块、所述多个易失性存储器模块及所述时钟致能信号线。
18.根据权利要求17所述的存储器存储装置，其中所述时钟致能信号线不连接至终结阻抗电路。
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