CN105589656A - 存储器管理装置及存储器管理方法 - Google Patents

Abstract

本发明提供一种存储器管理装置，用以配合具有多个指令/地址接脚的存储器。该存储器管理装置包含一指令产生模块与一控制模块。该指令产生模块产生一组目标指令。该组目标指令包含多个指令群组。每一个指令群组各自对应到该多个指令/地址接脚中至少一个指令/地址接脚。已知该存储器将于一目标时间点自该多个指令/地址接脚撷取该组目标指令。该控制模块控制每一个指令群组于透过该多个指令/地址接脚传递时各自在该目标时间点前的不同时间点进行转态。

Description

存储器管理装置及存储器管理方法

技术领域

本发明与存储器的指令管理技术相关。

背景技术

存储器在许多电子产品中是不可或缺的重要元件。低功率双倍数据率(lowpowerdoubledatarate2/3,LPDDR2/3)存储器具有耗电量低、可靠度高等优点，因此被广泛应用于可携式消费性电子产品。

LPDDR2/3存储器具有十个指令/地址接脚(CA0～CA9)，用以接收外部控制电路下达的读取、写入、预先充电等指令以及与这些指令相关的地址。为了提升运作速度，LPDDR2/3存储器被设计为在其时钟信号CK_t的上升沿和下降沿出现时都可自接脚CA0～CA9撷取信号。图1(A)呈现LPDDR规范的指令对照表的局部。表格中的符号H代表高电平电压，L代表低电平电压，而X表示可忽略该电压状态。除了指令/地址接脚CA0～CA9，LPDDR2/3存储器另有两个传递控制信号的接脚：时钟致能(clockenable)接脚CKE、芯片选择(chipselect)接脚CS_N。以启用(activate)指令为例，若时钟致能接脚CKE在时间点CK_t(n-1)与时间点CK_t(n)的信号状态皆为H，且存储器于时钟信号CK_t的上升沿出现时，自芯片选择接脚CS_N、指令/地址接脚CA0、CA1分别撷取到L、L、H，则存储器会判定外部控制电路下达一启用指令。同时，存储器自指令/地址接脚CA2～CA9撷取到的是被指定启用的存储器区域的地址的一部份。随后，当时钟信号CK_t的下降沿出现时，存储器可自指令/地址接脚CA0～CA9撷取到另一部份的地址资讯。

就无操作(no-operation,NOP)指令而言，若时钟致能接脚CKE在时间点CK_t(n-1)与时间点CK_t(n)的信号状态皆为H，且存储器于时钟信号CK_t的上升沿出现时，自芯片选择接脚CS_N撷取到H，则存储器会判定外部控制电路下达一无操作指令。在这个情况下，存储器可忽略同一时间自指令/地址接脚CA0～CA9撷取到的信号，亦可忽略随后时钟信号CK_t的下降沿出现时，指令/地址接脚CA0～CA9上的信号。

图1(B)呈现LPDDR2/3存储器的各接脚于现行实际运作时可能出现的时序图范例。时钟信号CK_t为工作周期大致等于50％的周期性方波信号；假设其周期长度为T。于此范例中，外部控制电路透过指令/地址接脚CA0～CA9依序下达一无操作指令(NOP)、一启用指令(Act)、一无操作指令(NOP)、一读取指令(RD)，以及一较长的无操作指令(NOP)。由图一(B)可看出，为了让LPDDR2/3存储器于时间点t3出现时钟信号CK_t上升沿时可自指令/地址接脚CA0～CA9正确撷取到该启用指令的第一部分，外部控制电路会在时间点t2、t3的中间点改变指令/地址接脚CA0～CA9的电压状态，令指令/地址接脚CA0～CA9上的信号在时间点t3之前完成转态。随后，在时间点t3、t4之间，外部控制电路会令指令/地址接脚CA0～CA9上的信号完成转态，以供LPDDR2/3存储器于时间点t4出现时钟信号CK_t下降沿时可自指令/地址接脚CA0～CA9正确撷取到该启用指令的第二部分。

相似地，为了让LPDDR2/3存储器于时间点t7出现时钟信号CK_t上升沿时可自指令/地址接脚CA0～CA9正确撷取到该读取指令的第一部分，外部控制电路会在时间点t6、t7的中间点改变指令/地址接脚CA0～CA9的电压状态，令指令/地址接脚CA0～CA9上的信号在时间点t7之前完成转态。随后，在时间点t7、t8之间，外部控制电路会令指令/地址接脚CA0～CA9上的信号完成转态，以供LPDDR2/3存储器于时间点t8出现时钟信号CK_t下降沿时可自指令/地址接脚CA0～CA9正确撷取到该读取指令的第二部分。

上述做法的缺点在于，每当出现新的指令，透过指令/地址接脚CA0～CA9传递的信号中，可能有多个信号会于同一时间点转态。举例而言，在时间点t2、t3的中间点同时有九个信号转态，在时间点t6、t7的中间点则是同时有十个信号转态。多个同时转态的信号可能会互相干扰，导致信号品质不佳。此外，多个同时转态的信号可能会造成相当大的瞬间电流/电压波动，或是造成转态瞬间的高功率需求。

另一方面，由于LPDDR2/3存储器在时钟信号CK_t的上升沿和下降沿都会撷取数据，其读取结果的眼图(eyediagram)展开程度相当有限，因而增加了误判读取结果的可能性。以图1(B)中的指令/地址接脚CA2为例，其电压在时间点t2、t3之间由低转高，随后又在时间点t3、t4之间由高转低。若此信号的转态时间因各种不理想因素稍有延迟/提前，或是收发两端的时钟信号未理想同步，LPDDR2/3存储器便可能会读取到错误的电压状态，进而误判外部控制电路下达的指令。

发明内容

本发明提出一种新的存储器管理装置及存储器管理方法。藉由在不影响LPDDR存储器运作结果的情况下，适当提前或延后全部或部分指令/地址信号的转态时间，根据本发明的控制装置和控制方法可解决上述问题。

根据本发明的一具体实施例为一种存储器管理装置，用以配合具有多个指令/地址接脚的一存储器。该存储器管理装置包含一指令产生模块与一控制模块。该指令产生模块用以产生一组目标指令。该组目标指令包含多个指令群组。每一个指令群组各自对应到该多个指令/地址接脚中至少一个指令/地址接脚。已知该存储器将于一目标时间点自该多个指令/地址接脚撷取该组目标指令。该控制模块控制每一个指令群组于透过该多个指令/地址接脚传递时各自在该目标时间点前的不同时间点进行转态。

根据本发明的另一具体实施例为一种存储器管理方法，用以配合具有多个指令/地址接脚的一存储器。首先，一组目标指令被产生，其中包含多个指令群组。每一个指令群组各自对应到该多个指令/地址接脚中至少一个指令/地址接脚。已知该存储器将于一目标时间点自该多个指令/地址接脚撷取该组目标指令。每一个指令群组于透过该多个指令/地址接脚传递时被控制为各自在该目标时间点前的不同时间点进行转态。

根据本发明的另一具体实施例为一种存储器管理装置，用以配合具有至少一指令/地址接脚的一存储器。该存储器管理装置包含一指令产生模块与一控制模块。该指令产生模块用以产生将透过该至少一指令/地址接脚提供至该存储器的一目标指令。该控制模块用以控制传递该目标指令的该至少一指令/地址接脚的转态时间提前或延后。

关于本发明的优点与精神可以藉由以下发明详述及附图得到进一步的了解。

附图说明

图1(A)呈现LPDDR2/3规范的指令对照表的局部。

图1(B)呈现LPDDR2/3存储器的各接脚于现行实际运作时可能出现的时序图范例。

图2为根据本发明的一实施例中的存储器管理装置的功能方块图。

图3呈现了根据本发明的存储器管理装置可提供的一种转态时间分配范例。

图4呈现了根据本发明的一种可行的接脚分组方式。

图5为根据本发明的一实施例中的存储器管理方法的流程图。

图6为根据本发明的另一实施例中的存储器管理装置的功能方块图。

图7呈现了根据本发明的存储器管理装置可提供的另一种转态时间分配范例。

图8为根据本发明的另一实施例中的存储器管理方法的流程图。

图9为根据本发明的另一实施例中的存储器管理装置的功能方块图。

图10呈现了根据本发明的存储器管理装置可提供的另一种转态时间分配范例。

图11为根据本发明的另一实施例中的存储器管理方法的流程图。

符号说明

CK_t：时钟信号CS_N：芯片选择信号

CA0～CA9：指令/地址信号200：存储器管理装置

22：指令产生模块24：控制模块

250：存储器S51～S54：流程步骤

600：存储器管理装置62：指令产生模块

64：控制模块650：存储器

S81～S84：流程步骤900：存储器管理装置

92：指令产生模块94：控制模块

950：存储器S111～S114：流程步骤

具体实施方式

根据本发明的一具体实施例为一种存储器管理装置，其功能方块图绘示于图2。存储器管理装置200用以配合具有多个指令/地址接脚的存储器250。以下说明主要以存储器250为一低功率双倍数据率(lowpowerdoubledatarate2/3,LPDDR2/3)存储器，且共有十个指令/地址接脚(CA0～CA9)的情况为例，但本发明所属技术领域中具有通常知识者可理解，本发明的概念不以此为限。须说明的是，存储器管理装置200与存储器250之间亦可能设有其他彼此相连的接脚(例如数据传输接脚)，但因与本发明的概念相关性较低而未绘出。

存储器管理装置200包含一指令产生模块22与一控制模块24。指令产生模块22用以产生一组目标指令，其中包含将各自透过指令/地址接脚CA0～CA9提供至存储器250的十个指令信号。这十个指令信号又被各自分配至多个指令群组中(分配规则容后详述)。举例而言，这十个指令信号可被分为三个指令群组：第一指令群组包含透过接脚CA0～CA2传递的三个指令信号，第二指令群组包含透过接脚CA3～CA5传递的三个指令信号，第三指令群组包含透过接脚CA6～CA9传递的四个指令信号。

已知存储器250将于一目标时间点自指令/地址接脚CA0～CA9撷取该组目标指令。控制模块24可判断该组目标指令是否紧随在一无操作(NOP)指令之后。若是，控制模块24会令每一个指令群组于透过指令/地址接脚CA0～CA9传递时各自在该目标时间点前的不同时间点进行转态。在一些情况下，两目标指令之间必然存在无操作指令，因此，控制模块24无需判断目标指令是否紧随在一无操作(NOP)指令之后。图3呈现控制模块24可提供的一种转态时间分配范例。与图1(B)呈现的情况完全相同，此范例中的存储器管理装置200透过指令/地址接脚CA0～CA9依序下达一无操作指令(NOP)、一启用指令(Act)、一无操作指令(NOP)、一读取指令(RD)，以及一较长的无操作指令(NOP)。为便于比较，图1(B)中透过指令/地址接脚CA0～CA9传递的信号的波形亦被并列于图3(标注为分组前的CA0～CA9)。

首先，可将该启用指令视为一组目标指令，包含第一部分数据(将受上升沿取样)和第二部分数据(将受下降沿取样)。已知存储器250预定于目标时间点t3撷取第一部分数据，以及预定于目标时间点t4撷取第二部分数据。由图1(B)可看出，在先前技术中，指令/地址接脚CA0～CA9会同时在时间点t2、t3之间、时间点t3、t4之间、以及时间点t4、t5之间等三个时间点进行转态。但在本实施例中，可看出该启用指令的第一部分数据紧随在一无操作指令之后，意谓该启用指令前并无指令传送。因此，控制模块24可令第一指令群组、第二指令群组、第三指令群组在目标时间点t3前的不同时间点进行转态。于此实施例中，控制模块24将第一指令群组设定为在时间点t1、t2之间转态，将第二指令群组设定为在时间点t2、t3之间转态，并且将第三指令群组设定为在时间点t0、t1之间转态，使该启用指令的第一部分数据可在时间点t3正确被撷取。接着，控制模块24令第一指令群组、第二指令群组、第三指令群组同时在时间点t3、t4之间转态，使该启用指令的第二部分数据可在时间点t4正确被撷取。最后，该启用指令的第二部分数据之后也紧随着另一无操作指令，控制模块24可令第一指令群组、第二指令群组、第三指令群组在目标时间点t4后的不同时间点进行转态。于此实施例中，控制模块24将第一指令群组设定为在时间点t5、t6之间转态，将第二指令群组设定为在时间点t6、t7之间转态，并且将第三指令群组设定为在时间点t4、t5之间转态。但在另一实施例中，该启用指令的第二部分数据结束的转态时间，可以由下一个操作指令(如：启用指令、读取指令、写入指令)来决定。值得注意的是，由于原本存储器250便会忽略于无操作期间内透过指令/地址接脚CA0～CA9传递的信号，将第一指令群组和第三指令群组的转态时间提前并不会影响存储器250的整体运作结果。

相似地，亦可将该读取指令视为一组目标指令，包含第一部分数据(将受上升沿取样)和第二部分数据(将受下降沿取样)。已知存储器250预定于目标时间点t7撷取该组目标指令。观察分组前的CA0～CA9可看出，该读取指令的第一部分数据紧随在一无操作指令之后。因此，控制模块24会令第一指令群组、第二指令群组、第三指令群组在目标时间点t7前的不同时间点进行转态，藉此减少同一时间转态的信号数量。相同地，该读取指令的第二部分数据之后也紧随着另一无操作指令，控制模块24可令第一指令群组、第二指令群组、第三指令群组在目标时间点t4后的不同时间点进行转态。

比较图1(B)和图3可看出，上述将目标指令分组并分配不同转态时间的好处在于，同一个时间点转态的信号数量可大幅减少，因而得以避免先前技术中多个信号同时转态造成的问题。

实务上，控制模块24可利用多种控制和处理平台实现，包含固定式的和可编程的逻辑电路，例如可编程逻辑闸阵列、针对特定应用的集成电路、微控制器、微处理器、数位信号处理器。此外，控制模块24亦可被设计为透过执行某一存储器中所储存的处理器指令，来完成多种任务。本发明所属技术领域中具有通常知识者可理解，将控制模块24与指令产生模块22整合为单一模块亦为可行的实施方式。值得注意的是，由于下达至存储器250的控制信号由存储器管理装置200本身产生，各目标指令是否紧随在一无操作期间之后显然可为控制模块24所知。

须说明的是，指令信号的分组方式(包含信号数量和信号分配)不以图3呈现的范例为限。举例而言，亦可将十个指令信号分为两个指令群组：第一指令群组包含透过接脚CA0～CA4传递的五个指令信号，第二指令群组包含透过接脚CA5～CA9传递的五个指令信号。可理解的是，出现在目标指令之前的无操作期间愈长，这些指令信号可被分为愈多群组。

在图3绘示的范例中，各个指令群组的转态时间大致间隔时钟信号CK_t的半个工作周期。实务上，控制模块24分派给各个指令群组的转态时间分配方式不以图3呈现的范例为限。只要各指令群组的转态时间相隔够远，便可避免过多个信号同时转态造成的问题。

于一实施例中，该多个指令群组的分组方式是根据该多个指令/地址接脚的实体位置配置预先决定。举例而言，实体位置在上下左右直接相邻的指令/地址接脚可被分配至不同的指令群组，以降低彼此间的干扰。图4以九个排列为矩阵形式的接脚为例，呈现一种可行的分组方式。

根据本发明的另一具体实施例为一种存储器管理方法，用以配合具有多个指令/地址接脚的一存储器，其流程图绘示于图5。首先，步骤S51为产生一组目标指令，其中包含多个指令群组。每一个指令群组包含至少一指令信号。已知该存储器将于一目标时间点自该多个指令/地址接脚撷取该组目标指令。步骤S52为判断该组目标指令是否紧随在一无操作指令之后。若步骤S52的判断结果为是，步骤S53将被执行，令每一个指令群组于透过该多个指令/地址接脚传递时被控制为各自在该目标时间点前的不同时间点进行转态。相对地，若步骤S52的判断结果为否，步骤S54将被执行，令所有指令群组在该目标时间点前的同一时间点进行转态。在一些情况下，两目标指令之间必然存在无操作指令，因此，步骤S52、S53可以省略，直接执行步骤S54。

本发明所属技术领域中具有通常知识者可理解，先前在介绍存储器管理装置200时描述的各种操作变化亦可应用至图5中的存储器管理方法，其细节不再赘述。

根据本发明的另一具体实施例为一种存储器管理装置，用以配合具有至少一指令/地址接脚的一存储器，其功能方块图绘示于图6。存储器管理装置600包含一指令产生模块62与一控制模块64。指令产生模块62用以产生将透过该至少一指令/地址接脚提供至存储器650的一目标指令。控制模块64用以判断该目标指令是否紧随在一无操作指令之后。若是，控制模块64会将开始透过该至少一指令/地址接脚传递该目标指令的一转态时间提前。图7以转换时序示意图呈现上述概念。图中的目标指令紧随在一无操作指令之后。因此，控制模块64可将开始传递该目标指令的转态时间自时间点t2提前至时间点t1。这种做法的好处在于，存储器650读取该目标指令的眼图(eyediagram)的展开程度可被扩大，降低误判读取结果的可能性。

根据本发明的另一具体实施例为一种存储器管理方法，用以配合具有至少一指令/地址接脚的一存储器，其流程图绘示于图8。首先，步骤S81为产生将透过该至少一指令/地址接脚提供至该存储器的一目标指令。步骤S82为判断该目标指令是否紧随在一无操作指令之后。若步骤S82的判断结果为是，步骤S83将被执行，将开始透过该至少一指令/地址接脚传递该目标指令的一转态时间提前。相对地，若步骤S82的判断结果为否，步骤S84将被执行，保持原转态时间不变。

根据本发明的另一具体实施例为一种存储器管理装置，用以配合具有至少一指令/地址接脚的一存储器，其功能方块图绘示于图9。存储器管理装置900包含一指令产生模块92与一控制模块94。指令产生模块92用以产生将透过该至少一指令/地址接脚提供至存储器950的一目标指令。控制模块94用以判断该目标指令之后是否紧随着一无操作指令。若是，控制模块94会将停止透过该至少一指令/地址接脚传递该目标指令的一转态时间延后。图10以转换时序示意图呈现上述概念。图中的目标指令之后紧随着一无操作指令。因此，控制模块94可将停止传递该目标指令的转态时间自时间点t1延后至时间点t2。这种做法的好处在于，存储器950读取该目标指令的眼图之展开程度亦可被扩大，降低误判读取结果的可能性。

根据本发明的另一具体实施例为一种存储器管理方法，用以配合具有至少一指令/地址接脚之一存储器，其流程图绘示于图11。首先，步骤S111为产生将透过该至少一指令/地址接脚提供至该存储器的一目标指令。步骤S112为判断该目标指令之后是否紧随着一无操作指令。若步骤S112的判断结果为是，步骤S113将被执行，停止透过该至少一指令/地址接脚传递该目标指令之一转态时间被延后。相对地，若步骤S112的判断结果为否，步骤S114将被执行，保持原转态时间不变。

藉由以上较佳具体实施例的详述，希望能更加清楚描述本发明的特征与精神，而并非以上述所揭示的较佳具体实施例来对本发明的范畴加以限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明所欲申请的专利范围的范畴内。

Claims (7)

1.一种存储器管理装置，用以配合具有多个指令/地址接脚的一存储器，该存储器管理装置包含：

一指令产生模块，用以产生一组目标指令，其中该组目标指令包含多个指令群组，每一个指令群组对应到该多个指令/地址接脚中至少一个指令/地址接脚，且该存储器于一目标时间点自该多个指令/地址接脚撷取该组目标指令；以及

一控制模块，用以控制每一个指令群组于透过该多个指令/地址接脚传递时各自在该目标时间点前的不同时间点进行转态。

2.如权利要求1所述的存储器管理装置，其特征在于，该控制模块还用于判断该组目标指令是否紧随在一无操作指令之后。

3.如权利要求1所述的存储器管理装置，其特征在于，该多个指令群组的一分组方式根据该多个指令/地址接脚的一实体位置配置预先决定。

4.一种存储器管理方法，用以配合具有多个指令/地址接脚的一存储器，该存储器管理方法包含：

(a)产生一组目标指令，其中该组目标指令包含多个指令群组，每一个指令群组对应到该多个指令/地址接脚中至少一个指令/地址接脚，且该存储器于一目标时间点自该多个指令/地址接脚撷取该组目标指令；以及

(b)控制每一个指令群组于透过该多个指令/地址接脚传递时各自在该目标时间点前的不同时间点进行转态。

5.如权利要求4所述的存储器管理方法，还包括：

在步骤(b)前判断该组目标指令是否紧随在一无操作指令之后，若是，执行步骤(b)。

6.一种存储器管理装置，用以配合具有至少一指令/地址接脚的一存储器，该存储器管理装置包含：

一指令产生模块，用以产生将透过该至少一指令/地址接脚提供至该存储器的一目标指令；以及

一控制模块，用以控制传递该目标指令的该至少一指令/地址接脚的转态时间提前或延后。

7.如权利要求6所述的存储器管理装置，其特征在于，该控制模块被用以进一步判断该目标指令是否紧随在一无操作指令之后，或该目标指令之后是否紧随着一无操作指令。