TWI759703B - 電路布局結構與記憶體儲存裝置 - Google Patents

電路布局結構與記憶體儲存裝置 Download PDF

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黃明前
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Abstract

一種電路布局結構與記憶體儲存裝置。所述電路布局結構包括多個第一揮發性記憶體模組、多個第二揮發性記憶體模組、第一資料線、第二資料線、第一時脈致能訊號線及第二時脈致能訊號線。所述第一資料線藉由第一連續位元群組平行地存取所述第一揮發性記憶體模組。所述第二資料線藉由第二連續位元群組平行地存取所述第二揮發性記憶體模組。所述第一時脈致能訊號線與所述第二時脈致能訊號線分別用以控制所述第一揮發性記憶體模組與所述第二揮發性記憶體模組進入自我更新模式。

Description

電路布局結構與記憶體儲存裝置
本發明是有關於一電路布局技術，且特別是有關於一種電路布局結構與記憶體儲存裝置。
在某些類型的揮發性記憶體布局結構中，時脈訊號線、指令位址訊號線及時脈致能訊號線都是以fly-by拓樸結構來進行布線。例如，在fly-by拓樸結構中，時脈訊號線、指令位址訊號線及時脈致能訊號線可分別穿過多個揮發性記憶體模組，以同時控制訊號傳遞路徑上的所有揮發性記憶體模組。但是，這樣的布線方式可能因訊號傳遞路徑太長而產生不同揮發性記憶體模組之間的訊號傳遞誤差。
本發明提供一種電路布局結構與記憶體儲存裝置，可減少不同揮發性記憶體模組之間的訊號傳遞誤差。
本發明的範例實施例提供一種電路布局結構，其包括多個第一揮發性記憶體模組、多個第二揮發性記憶體模組、第一資料線、第二資料線、第一時脈致能訊號線及第二時脈致能訊號線。所述第一資料線耦接至所述多個第一揮發性記憶體模組以藉由第一連續位元群組存取所述多個第一揮發性記憶體模組的至少其中之一。所述第二資料線耦接至所述多個第二揮發性記憶體模組以藉由第二連續位元群組存取所述多個第二揮發性記憶體模組的至少其中之一。所述第一時脈致能訊號線耦接至所述多個第一揮發性記憶體模組以控制所述多個第一揮發性記憶體模組平行進入自我更新模式。所述第二時脈致能訊號線耦接至所述多個第二揮發性記憶體模組以控制所述多個第二揮發性記憶體模組平行進入所述自我更新模式。
在本發明的一範例實施例中，所述的電路布局結構更包括至少一時脈訊號線與指令位址訊號線。所述至少一時脈訊號線耦接至所述多個第一揮發性記憶體模組與所述多個第二揮發性記憶體模組。所述指令位址訊號線耦接至所述多個第一揮發性記憶體模組與所述多個第二揮發性記憶體模組。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括可複寫式非揮發性記憶體模組、多個第一揮發性記憶體模組、多個第二揮發性記憶體模組、第一資料線、第二資料線、第一時脈致能訊號線、第二時脈致能訊號線及記憶體控制電路單元。所述第一資料線耦接至所述多個第一揮發性記憶體模組以藉由第一 連續位元群組存取所述多個第一揮發性記憶體模組的至少其中之一。所述第二資料線耦接至所述多個第二揮發性記憶體模組以藉由第二連續位元群組存取所述多個第二揮發性記憶體模組的至少其中之一。第一時脈致能訊號線耦接至所述多個第一揮發性記憶體模組以控制所述多個第一揮發性記憶體模組平行進入自我更新模式。所述第二時脈致能訊號線耦接至所述多個第二揮發性記憶體模組以控制所述多個第二揮發性記憶體模組平行進入所述自我更新模式。所述記憶體控制電路單元耦接至所述可複寫式非揮發性記憶體模組、所述第一資料線、所述第二資料線、所述第一時脈致能訊號線及所述第二時脈致能訊號線。
在本發明的一範例實施例中，所述多個第一揮發性記憶體模組不受所述第二時脈致能訊號線控制，並且所述多個第二揮發性記憶體模組不受所述第一時脈致能訊號線控制。
在本發明的一範例實施例中，所述第一連續位元群組包含經由所述第一資料線傳輸的多個連續的第一資料位元，並且所述第二連續位元群組包含經由所述第二資料線傳輸的多個連續的第二資料位元。
在本發明的一範例實施例中，當所述多個第一揮發性記憶體模組進入所述自我更新模式時，所述第一時脈致能訊號線處於低電壓準位。當所述多個第二揮發性記憶體模組進入所述自我更新模式時，所述第二時脈致能訊號線處於所述低電壓準位。
在本發明的一範例實施例中，所述的記憶體儲存裝置更 包括至少一時脈訊號線與指令位址訊號線。所述至少一時脈訊號線耦接至所述多個第一揮發性記憶體模組與所述多個第二揮發性記憶體模組。所述指令位址訊號線耦接至所述多個第一揮發性記憶體模組與所述多個第二揮發性記憶體模組。
在本發明的一範例實施例中，所述至少一時脈訊號線與所述指令位址訊號線皆耦接至終結阻抗電路。
在本發明的一範例實施例中，所述第一時脈致能訊號線與所述第二時脈致能訊號線皆不耦接至所述終結阻抗電路。
本發明的範例實施例另提供一種電路布局結構，其包括多個揮發性記憶體模組與時脈致能訊號線。所述多個揮發性記憶體模組包括屬於第一階的多個揮發性記憶體模組與屬於第二階的多個揮發性記憶體模組。在特定時間點，只有屬於所述第一階與所述第二階的其中之一的多個揮發性記憶體模組作動。所述時脈致能訊號線耦接至屬於所述第一階的所述多個揮發性記憶體模組的其中之一及屬於所述第二階的所述多個揮發性記憶體模組的其中之一。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括可複寫式非揮發性記憶體模組、多個揮發性記憶體模組、時脈致能訊號線及記憶體控制電路單元。所述多個揮發性記憶體模組包括屬於第一階的多個揮發性記憶體模組與屬於第二階的多個揮發性記憶體模組。在特定時間點，只有屬於所述第一階與所述第二階的其中之一的多個揮發性記憶體模組作動。所述時脈致能訊 號線耦接至屬於所述第一階的所述多個揮發性記憶體模組的其中之一及屬於所述第二階的所述多個揮發性記憶體模組的其中之一。所述記憶體控制電路單元耦接至所述可複寫式非揮發性記憶體模組、所述多個揮發性記憶體模組及所述時脈致能訊號線。
在本發明的一範例實施例中，所述時脈致能訊號線不耦接至終結阻抗電路。
基於上述，在使用相同或相似於資料線與揮發性記憶體模組之間的布線方式來配置時脈致能訊號線後，時脈致能訊號線對於多個揮發性記憶體模組的控制可更為精準。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10:電路布局結構
11(1)~11(8),12(1)~12(8):揮發性記憶體模組
13:基板
131,132:表面
201(1)~201(4):資料線
202(1)~202(4):時脈致能訊號線
DQ[7：0],DQ[15：8],DQ[23：16],DQ[31：24]:連續位元群組
CKE(0)~CKE(3),CA:訊號
301(1),301(2):時脈訊號線
302:指令位址訊號線
31:終結阻抗電路
CK(0),CK(1):時脈訊號
303(1)~303(4):晶片選擇訊號線
50:記憶體儲存裝置
51,71:主機系統
510:系統匯流排
511:處理器
512:隨機存取記憶體
513:唯讀記憶體
514:資料傳輸介面
52:輸入/輸出(I/O)裝置
60:主機板
601:隨身碟
602:記憶卡
603:固態硬碟
604:無線記憶體儲存裝置
605:全球定位系統模組
606:網路介面卡
607:無線傳輸裝置
608:鍵盤
609:螢幕
610:喇叭
72:SD卡
73:CF卡
74:嵌入式儲存裝置
741:嵌入式多媒體卡
742:嵌入式多晶片封裝儲存裝置
801:連接介面單元
802:記憶體控制電路單元
803:可複寫式非揮發性記憶體模組
804:揮發性記憶體模組
圖1是根據本發明的一範例實施例所繪示的電路布局結構的外觀示意圖。
圖2是根據本發明的一範例實施例所繪示的資料線、時脈致能訊號線及揮發性記憶體模組之間的線路耦接關係的示意圖。
圖3A是根據本發明的一範例實施例所繪示的時脈訊號線、指令位址訊號線及揮發性記憶體模組之間的線路耦接關係的示意圖。
圖3B是根據本發明的一範例實施例所繪示的晶片選擇訊號 線及揮發性記憶體模組之間的線路耦接關係的示意圖。
圖4是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。
圖5是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
圖6是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖7是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
以下提出多個範例實施例來說明本發明，然而本發明不僅限於所例示的多個範例實施例。又範例實施例之間也允許有適當的結合。在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至少一電流、電壓、電荷、溫度、資料、或任何其他一或多個訊號。
圖1是根據本發明的一範例實施例所繪示的電路布局結構的外觀示意圖(即側視圖)。請參照圖1，電路布局結構10包括揮發性記憶體模組11(1)~11(8)、揮發性記憶體模組12(1)~12(8)及 基板13。揮發性記憶體模組11(1)~11(8)與12(1)~12(8)中的每一個揮發性記憶體模組可包含多個揮發性的記憶體單元。例如，在已通電的情況下，每一個記憶體單元可用以儲存一或多個位元。在斷電後，記憶體單元所儲存的資料會消失。
在一範例實施例中，揮發性記憶體模組11(1)~11(8)與12(1)~12(8)中的每一個揮發性記憶體模組可包含一個階(rank)或其他記憶體單元的管理單位。以階為例，在單一時間點，只有屬於同一個階的揮發性記憶體模組被允許作動。以圖2為例，假設揮發性記憶體模組11(1)、11(3)、11(5)及11(7)屬於同一個階(例如第一階，標記為Rank1)，揮發性記憶體模組11(2)、11(4)、11(6)及11(8)屬於同一個階(例如第二階，標記為Rank2)，揮發性記憶體模組12(1)、12(3)、12(5)及12(7)屬於同一個階(例如第三階，標記為Rank3)，且揮發性記憶體模組12(2)、12(4)、12(6)及12(8)屬於同一個階(例如第四階，標記為Rank4)。在某一時間點，只有屬於第一階至第四階中某一階的多個揮發性記憶體模組(例如屬於第一階的揮發性記憶體模組11(1)、11(3)、11(5)及11(7)或屬於第二階的揮發性記憶體模組11(2)、11(4)、11(6)及11(8))可被平行存取。在一範例實施例中，可利用晶片選擇(Chip Select,CS)訊號搭配控制指令選擇屬於特定階的揮發性記憶體模組進行資料存取。
在一範例實施例中，揮發性記憶體模組11(1)~11(8)與12(1)~12(8)是以動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)作為範例。然而，在另一範例實施例中，揮發性記憶體模組11(1)~11(8)與12(1)~12(8)還可以包含其他類型的揮發性記憶體模組，例如靜態隨機取記憶體(Static Random Access Memory,SRAM)。
在一範例實施例中，揮發性記憶體模組11(1)~11(8)併排設置於基板13的表面131，且揮發性記憶體模組12(1)~12(8)併排設置於基板13的表面132。若將表面131與132的其中之一視為基板13的正面，則表面131與132的其中之另一則可視為基板13的背面。
圖2是根據本發明的一範例實施例所繪示的資料線、時脈致能訊號線及揮發性記憶體模組之間的線路耦接關係的示意圖。請參照圖1與圖2，在一範例實施例中，電路布局結構10更包括資料線201(1)~201(4)及時脈致能訊號線202(1)~202(4)。資料線201(1)耦接至揮發性記憶體模組11(1)、11(2)、12(1)及12(2)並用以經由連續位元群組DQ[7：0]存取揮發性記憶體模組11(1)、11(2)、12(1)及12(2)的至少其中之一。例如，連續位元群組DQ[7：0]包含經由資料線201(1)傳輸的8個資料位元。
資料線201(2)耦接至揮發性記憶體模組11(3)、11(4)、12(3)及12(4)並用以經由連續位元群組DQ[15：8]存取揮發性記憶體模組11(3)、11(4)、12(3)及12(4)的至少其中之一。例如，連續位元群組DQ[15：8]包含經由資料線201(2)傳輸的8個資料位元。
資料線201(3)耦接至揮發性記憶體模組11(5)、11(6)、12(5) 及12(6)並用以經由連續位元群組DQ[23：16]存取揮發性記憶體模組11(5)、11(6)、12(5)及12(6)的至少其中之一。例如，連續位元群組DQ[23：16]包含經由資料線201(3)傳輸的8個資料位元。
資料線201(4)耦接至揮發性記憶體模組11(7)、11(8)、12(7)及12(8)並用以經由連續位元群組DQ[31：24]存取揮發性記憶體模組11(7)、11(8)、12(7)及12(8)的至少其中之一。例如，連續位元群組DQ[31：24]包含經由資料線201(4)傳輸的8個資料位元。
在一範例實施例中，資料線201(1)~201(4)可對應於4個通道。記憶體控制電路單元或記憶體控制器(未繪示)可經由資料線201(1)~201(4)而使用32個資料位元DQ[31：0]來平行存取揮發性記憶體模組11(1)~11(8)與12(1)~12(8)中的部分揮發性記憶體模組。例如，在一範例實施例中，屬於第一階的揮發性記憶體模組11(1)、11(3)、11(5)及11(7)可經由資料線201(1)~201(4)而被平行存取。
相同或相似於資料線201(1)，時脈致能訊號線202(1)也耦接至揮發性記憶體模組11(1)、11(2)、12(1)及12(2)以控制揮發性記憶體模組11(1)、11(2)、12(1)及12(2)平行進入自我更新(self-refresh)模式。例如，當揮發性記憶體模組11(1)、11(2)、12(1)及12(2)進入自我更新模式時，時脈致能訊號線202(1)所傳遞的訊號CKE(0)將處於低電壓準位。此外，揮發性記憶體模組11(3)~11(8)及12(3)~12(8)不受時脈致能訊號線202(1)控制。
相同或相似於資料線201(2)，時脈致能訊號線202(2)也耦接至揮發性記憶體模組11(3)、11(4)、12(3)及12(4)以控制揮發 性記憶體模組11(3)、11(4)、12(3)及12(4)平行進入自我更新模式。例如，當揮發性記憶體模組11(3)、11(4)、12(3)及12(4)進入自我更新模式時，時脈致能訊號線202(2)所傳遞的訊號CKE(1)將處於低電壓準位。此外，揮發性記憶體模組11(1)、11(2)、11(5)~11(8)及12(1)、12(2)、12(5)~12(8)不受時脈致能訊號線202(2)控制。
相同或相似於資料線201(3)，時脈致能訊號線202(3)也耦接至揮發性記憶體模組11(5)、11(6)、12(5)及12(6)以控制揮發性記憶體模組11(5)、11(6)、12(5)及12(6)平行進入自我更新模式。例如，當揮發性記憶體模組11(5)、11(6)、12(5)及12(6)進入自我更新模式時，時脈致能訊號線202(3)所傳遞的訊號CKE(2)將處於低電壓準位。此外，揮發性記憶體模組11(1)~11(4)、11(7)、11(8)及12(1)~12(4)、12(7)、12(8)不受時脈致能訊號線202(3)控制。
相同或相似於資料線201(4)，時脈致能訊號線202(4)也耦接至揮發性記憶體模組11(7)、11(8)、12(7)及12(8)以控制揮發性記憶體模組11(7)、11(8)、12(7)及12(8)平行進入自我更新模式。例如，當揮發性記憶體模組11(7)、11(8)、12(7)及12(8)進入自我更新模式時，時脈致能訊號線202(4)所傳遞的訊號CKE(3)將處於低電壓準位。此外，揮發性記憶體模組11(1)~11(6)及12(1)~12(6)不受時脈致能訊號線202(4)控制。
在一範例實施例中，多個揮發性記憶體模組平行進入自我更新模式可以是指多個揮發性記憶體模組同時進入自我更新模式或者多個揮發性記憶體模組趨近於同時進入自我更新模式。在 一範例實施例中，記憶體控制電路單元或記憶體控制器(未繪示)可將時脈致能訊號線202(1)~202(4)所傳遞的訊號CKE(0)~CKE(3)皆控制於低電壓準位，以使揮發性記憶體模組11(1)~11(8)及12(1)~12(8)同時進入自我更新模式。
在一範例實施例中，在自我更新模式中，揮發性記憶體模組可以維持及/或更新其所儲存的資料。在一範例實施例中，當包含電路布局結構10的記憶體儲存裝置(未繪示)進入省電模式或休眠模式時，記憶體控制電路單元或記憶體控制器(未繪示)可指示揮發性記憶體模組11(1)~11(8)及12(1)~12(8)同時進入自我更新模式。
圖3A是根據本發明的一範例實施例所繪示的時脈訊號線、指令位址訊號線及揮發性記憶體模組之間的線路耦接關係的示意圖。請參照圖1與圖3A，在一範例實施例中，電路布局結構10更包括時脈訊號線301(1)、時脈訊號線301(2)及指令位址訊號線302。時脈訊號線301(1)、時脈訊號線301(2)及指令位址訊號線302皆是以fly-by的耦接方式(亦稱為fly-by的拓墣結構)來連接揮發性記憶體模組11(1)~11(8)及12(1)~12(8)。例如，時脈訊號線301(1)是以fly-by的耦接方式連接至揮發性記憶體模組11(1)~11(8)，以傳送時脈訊號CK(0)至揮發性記憶體模組11(1)~11(8)。例如，時脈訊號線301(2)是以fly-by的耦接方式連接至揮發性記憶體模組12(1)~12(8)，以傳送時脈訊號CK(1)至揮發性記憶體模組12(1)~12(8)。例如，指令位址訊號線302是以 fly-by的耦接方式同時連接至揮發性記憶體模組11(1)~11(8)與12(1)~12(8)，以傳達帶有存取位址及/或存取指令的訊號CA至揮發性記憶體模組11(1)~11(8)與12(1)~12(8)。
在一範例實施例中，時脈訊號線301(1)、時脈訊號線301(2)及指令位址訊號線302的一端可耦接至記憶體控制電路單元或記憶體控制器(未繪示)，而時脈訊號線301(1)、時脈訊號線301(2)及指令位址訊號線302跨越揮發性記憶體模組11(1)~11(8)與12(1)~12(8)的另一端則可耦接至終結阻抗電路31。終結阻抗電路31可另外耦接至電源VDD/2。終結阻抗電路31可包含至少一個阻抗元件(例如電阻)，以提供終結阻抗至時脈訊號線301(1)、時脈訊號線301(2)及指令位址訊號線302。所述終結阻抗可使時脈訊號線301(1)、時脈訊號線301(2)及指令位址訊號線302所傳遞的訊號更加穩定(例如減少訊號誤差)。
在一範例實施例中，圖1的電路布局結構10可同時包含圖2與圖3A中的資料線201(1)~201(4)、時脈致能訊號線202(1)~202(4)、時脈訊號線301(1)、時脈訊號線301(2)及指令位址訊號線302。此些線路的布局結構可參照圖2與圖3A的範例實施例，在此不重複贅述。
在一範例實施例中，記憶體控制電路單元或記憶體控制器(未繪示)可發送帶有進入自我更新模式之指示的訊號CA並將時脈致能訊號線202(1)~202(4)所傳遞的訊號CKE(0)~CKE(3)皆控制於低電壓準位。當揮發性記憶體模組11(1)~11(8)及12(1)~12(8)接 收到帶有進入自我更新模式之指示的訊號CA且同時偵測到時脈致能訊號線202(1)~202(4)處於低電壓準位時，揮發性記憶體模組11(1)~11(8)及12(1)~12(8)可進入自我更新模式。
在結合圖2與圖3的一範例實施例中，時脈訊號線301(1)、時脈訊號線301(2)及指令位址訊號線302可耦接至終結阻抗電路31，以提高所傳輸之訊號的穩定性。但是，須注意的是，時脈致能訊號線202(1)~202(4)並不耦接至終結阻抗電路31，以避免當處於低電壓準位時產生漏電流。此外，時脈致能訊號線202(1)~202(4)不耦接至終結阻抗電路31也可達到省電的效果。
從另一角度而言，在圖2的範例實施例中，時脈致能訊號線202(1)~202(4)是以相同或相似於資料線201(1)~201(4)的方式來耦接至揮發性記憶體模組11(1)~11(8)與12(1)~12(8)，而不是使用fly-by的耦接方式。因此，即便未耦接至終結阻抗電路31，時脈致能訊號線202(1)~202(4)所傳遞的訊號的訊號品質也可以維持穩定。
圖3B是根據本發明的一範例實施例所繪示的晶片選擇訊號線及揮發性記憶體模組之間的線路耦接關係的示意圖。請參照圖1與圖3B，在一範例實施例中，電路布局結構10更包括用於傳遞晶片選擇訊號的晶片選擇訊號線303(1)~303(4)。晶片選擇訊號線303(1)~303(4)分別耦接至屬於第一階至第四階的揮發性記憶體模組。
在一範例實施例中，晶片選擇訊號線303(1)~303(4)的一 端可耦接至記憶體控制電路單元或記憶體控制器(未繪示)。晶片選擇訊號線303(1)~303(4)的另一端可不耦接至終結阻抗(例如圖3A的終結阻抗電路31)。
在單一時間點，記憶體控制電路單元或記憶體控制器(未繪示)可經由晶片選擇訊號線303(1)~303(4)的其中之一發送晶片選擇訊號至屬於第一階至第四階的其中之一的揮發性記憶體模組，以選擇及/或致能特定的揮發性記憶體模組。例如，在某一時間點，晶片選擇訊號線303(1)可傳送晶片選擇訊號至屬於第一階的揮發性記憶體模組11(1)、11(3)、11(5)及11(7)，以使揮發性記憶體模組11(1)、11(3)、11(5)及11(7)開始作動(例如存取資料)。
在一範例實施例中，圖1的電路布局結構10可同時包含圖2、圖3A及圖3B中的資料線201(1)~201(4)、時脈致能訊號線202(1)~202(4)、時脈訊號線301(1)、時脈訊號線301(2)、指令位址訊號線302及晶片選擇訊號線303(1)~303(4)。此些線路的布局結構可參照圖2、圖3A及圖3B的範例實施例，在此不重複贅述。
須注意的是，在圖1至圖3的範例實施例中，揮發性記憶體模組11(1)~11(8)的總數、揮發性記憶體模組12(1)~12(8)的總數、資料線201(1)~201(4)的總數、時脈致能訊號線202(1)~202(4)的總數及晶片選擇訊號線303(1)~303(4)的總數皆可以是更多或更少，本發明不加以限制。此外，單一資料線(例如資料線201(1))及/或單一時脈致能訊號線(例如時脈致能訊號線202(1))所耦接的揮發性記憶體模組的總數(例如4)也可以是更多或更少，本發明不 加以限制。
在一範例實施例中，圖1的電路布局結構10可設置在記憶體儲存裝置中。一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖4是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖5是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖4與圖5，主機系統51一般包括處理器511、隨機存取記憶體(random access memory,RAM)512、唯讀記憶體(read on1y memory,ROM)513及資料傳輸介面514。處理器511、隨機存取記憶體512、唯讀記憶體513及資料傳輸介面514皆耦接至系統匯流排(system bus)510。
在本範例實施例中，主機系統51是透過資料傳輸介面514與記憶體儲存裝置50耦接。例如，主機系統51可經由資料傳輸介面514將資料儲存至記憶體儲存裝置50或從記憶體儲存裝置50中讀取資料。此外，主機系統51是透過系統匯流排510與I/O裝置52耦接。例如，主機系統51可經由系統匯流排510將輸出訊號傳送至I/O裝置52或從I/O裝置52接收輸入訊號。
在一範例實施例中，處理器511、隨機存取記憶體512、唯讀記憶體513及資料傳輸介面514可設置在主機系統51的主機板60上。資料傳輸介面514的數目可以是一或多個。透過資料傳輸介面514，主機板60可以經由有線或無線方式耦接至記憶體儲存裝置50。記憶體儲存裝置50可例如是隨身碟601、記憶卡602、固態硬碟(Solid State Drive,SSD)603或無線記憶體儲存裝置604。無線記憶體儲存裝置604可例如是近距離無線通訊(Near Field Communication,NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板60也可以透過系統匯流排510耦接至全球定位系統(Global Positioning System,GPS)模組605、網路介面卡606、無線傳輸裝置607、鍵盤608、螢幕609、喇叭610等各式I/O裝置。例如，在一範例實施例中，主機板60可透過無線傳輸裝置607存取無線記憶體儲存裝置604。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖6是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖6，在另一範例實施例中，主機系統71也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置70可為其所使用的安全數位(Secure Digital,SD)卡72、小型快閃(Compact Flash,CF)卡73或嵌入式儲存裝置74等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置74包括嵌入式多媒體卡(embedded Multi Media Card,eMMC)741及/或嵌入式多晶片封裝(embedded Multi Chip Package,eMCP)儲存裝置742等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖7是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖7，記憶體儲存裝置80包括連接介面單元801、記憶體控制電路單元(亦稱為記憶體控制器)802、可複寫式非揮發性記憶體模組803及揮發性記憶體模組804。例如，揮發性記憶體模組804可包含圖1至圖3中的揮發性記憶體模組11(1)~11(8)與12(1)~12(8)。
在一範例實施例中，連接介面單元801、記憶體控制電路單元802、可複寫式非揮發性記憶體模組803及揮發性記憶體模組804皆可設置於圖1的基板13上。記憶體控制電路單元802可經由資料線201(1)~201(4)、時脈致能訊號線202(1)~202(4)、時脈訊號線301(1)、時脈訊號線301(2)及指令位址訊號線302來控制或存取揮發性記憶體模組11(1)~11(8)與12(1)~12(8)。
連接介面單元801用以將記憶體儲存裝置80耦接至主機系統。在本範例實施例中，連接介面單元801是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元801亦可以是符 合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、通用序列匯流排(Universal Serial Bus,USB)標準、SD介面標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage,UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。連接介面單元801可與記憶體控制電路單元802封裝在一個晶片中，或者連接介面單元801是佈設於一包含記憶體控制電路單元802之晶片外。
記憶體控制電路單元802用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統的指令在可複寫式非揮發性記憶體模組803中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組803是耦接至記憶體控制電路單元802並且用以儲存主機系統所寫入之資料。可複寫式非揮發性記憶體模組803可以是單階記憶胞(Single Level Cell,SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell,MLC)NAND型 快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell，QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組803中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組803的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低 有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte,B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
綜上所述，在使用相同或相似於資料線與揮發性記憶體模組之間的布線方式來配置時脈致能訊號線後，時脈致能訊號線對於多個揮發性記憶體模組的控制可更為精準。此外，即便時脈 致能訊號線未連接至終結阻抗電路，時脈致能訊號線上的訊號的穩定性也可以被維持。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
11(1)~11(8),12(1)~12(8):揮發性記憶體模組
13:基板
131,132:表面
201(1)~201(4):資料線
202(1)~202(4):時脈致能訊號線
DQ[7：0],DQ[15：8],DQ[23：16],DQ[31：24]:連續位元群組
CKE(0)~CKE(3):訊號

Claims (18)

  1. 一種電路布局結構，包括：多個第一揮發性記憶體模組，其中該多個第一揮發性記憶體模組屬於不同階；多個第二揮發性記憶體模組，其中該多個第二揮發性記憶體模組也屬於不同階；一第一資料線，耦接至該多個第一揮發性記憶體模組以藉由一第一連續位元群組存取該多個第一揮發性記憶體模組的至少其中之一，且該第一資料線不跨越該多個第一揮發性記憶體模組；一第二資料線，耦接至該多個第二揮發性記憶體模組以藉由一第二連續位元群組存取該多個第二揮發性記憶體模組的至少其中之一，且該第二資料線不跨越該多個第二揮發性記憶體模組；一第一時脈致能訊號線，耦接至該多個第一揮發性記憶體模組以控制該多個第一揮發性記憶體模組平行進入一自我更新模式；以及一第二時脈致能訊號線，耦接至該多個第二揮發性記憶體模組以控制該多個第二揮發性記憶體模組平行進入該自我更新模式。
  2. 如請求項1所述的電路布局結構，其中該多個第一揮發性記憶體模組不受該第二時脈致能訊號線控制，並且該多個第二揮發性記憶體模組不受該第一時脈致能訊號線控制。
  3. 如請求項1所述的電路布局結構，其中該第一連續位元群組包含經由該第一資料線傳輸的多個連續的第一資料位元，並且該第二連續位元群組包含經由該第二資料線傳輸的多個連續的第二資料位元。
  4. 如請求項1所述的電路布局結構，其中當該多個第一揮發性記憶體模組進入該自我更新模式時，該第一時脈致能訊號線處於一低電壓準位，並且當該多個第二揮發性記憶體模組進入該自我更新模式時，該第二時脈致能訊號線處於該低電壓準位。
  5. 如請求項1所述的電路布局結構，更包括：至少一時脈訊號線，耦接至該多個第一揮發性記憶體模組與該多個第二揮發性記憶體模組；以及一指令位址訊號線，耦接至該多個第一揮發性記憶體模組與該多個第二揮發性記憶體模組。
  6. 如請求項5所述的電路布局結構，其中該至少一時脈訊號線與該指令位址訊號線皆耦接至一終結阻抗電路。
  7. 如請求項6所述的電路布局結構，其中該第一時脈致能訊號線與該第二時脈致能訊號線皆不耦接至該終結阻抗電路。
  8. 一種記憶體儲存裝置，包括：一可複寫式非揮發性記憶體模組；多個第一揮發性記憶體模組，其中該多個第一揮發性記憶體模組屬於不同階； 多個第二揮發性記憶體模組，其中該多個第二揮發性記憶體模組也屬於不同階；一第一資料線，耦接至該多個第一揮發性記憶體模組以藉由一第一連續位元群組存取該多個第一揮發性記憶體模組的至少其中之一，且該第一資料線不跨越該多個第一揮發性記憶體模組；一第二資料線，耦接至該多個第二揮發性記憶體模組以藉由一第二連續位元群組存取該多個第二揮發性記憶體模組的至少其中之一，且該第二資料線不跨越該多個第二揮發性記憶體模組；一第一時脈致能訊號線，耦接至該多個第一揮發性記憶體模組以控制該多個第一揮發性記憶體模組平行進入一自我更新模式；一第二時脈致能訊號線，耦接至該多個第二揮發性記憶體模組以控制該多個第二揮發性記憶體模組平行進入該自我更新模式；以及一記憶體控制電路單元，耦接至該可複寫式非揮發性記憶體模組、該第一資料線、該第二資料線、該第一時脈致能訊號線及該第二時脈致能訊號線。
  9. 如請求項8所述的記憶體儲存裝置，其中該多個第一揮發性記憶體模組不受該第二時脈致能訊號線控制，並且該多個第二揮發性記憶體模組不受該第一時脈致能訊號線控制。
  10. 如請求項8所述的記憶體儲存裝置，其中該第一連續位元群組包含經由該第一資料線傳輸的多個連續的第一資料 位元，並且該第二連續位元群組包含經由該第二資料線傳輸的多個連續的第二資料位元。
  11. 如請求項8所述的記憶體儲存裝置，其中當該多個第一揮發性記憶體模組進入該自我更新模式時，該第一時脈致能訊號線處於一低電壓準位，並且當該多個第二揮發性記憶體模組進入該自我更新模式時，該第二時脈致能訊號線處於該低電壓準位。
  12. 如請求項8所述的記憶體儲存裝置，更包括：至少一時脈訊號線，耦接至該多個第一揮發性記憶體模組與該多個第二揮發性記憶體模組；以及一指令位址訊號線，耦接至該多個第一揮發性記憶體模組與該多個第二揮發性記憶體模組。
  13. 如請求項12所述的記憶體儲存裝置，其中該至少一時脈訊號線與該指令位址訊號線皆耦接至一終結阻抗電路。
  14. 如請求項13所述的記憶體儲存裝置，其中該第一時脈致能訊號線與該第二時脈致能訊號線皆不耦接至該終結阻抗電路。
  15. 一種電路布局結構，包括：多個揮發性記憶體模組，其中該多個揮發性記憶體模組包括屬於一第一階的多個揮發性記憶體模組與屬於一第二階的多個揮發性記憶體模組，在一特定時間點，只有屬於該第一階與該第二階的其中之一的多個揮發性記憶體模組作動； 一時脈致能訊號線，耦接至屬於該第一階的該多個揮發性記憶體模組的其中之一及屬於該第二階的該多個揮發性記憶體模組的其中之一；以及一資料線，耦接至屬於該第一階的該多個揮發性記憶體模組的該其中之一與屬於該第二階的該多個揮發性記憶體模組的該其中之一，其中該資料線不跨越屬於該第一階的該多個揮發性記憶體模組的該其中之一以及屬於該第二階的該多個揮發性記憶體模組的該其中之一。
  16. 如請求項15所述的電路布局結構，其中該時脈致能訊號線不耦接至一終結阻抗電路。
  17. 一種記憶體儲存裝置，包括：一可複寫式非揮發性記憶體模組；多個揮發性記憶體模組，包括屬於一第一階的多個揮發性記憶體模組與屬於一第二階的多個揮發性記憶體模組，其中在一特定時間點，只有屬於該第一階與該第二階的其中之一的多個揮發性記憶體模組作動；一時脈致能訊號線，耦接至屬於該第一階的該多個揮發性記憶體模組的其中之一及屬於該第二階的該多個揮發性記憶體模組的其中之一；一資料線，耦接至屬於該第一階的該多個揮發性記憶體模組的該其中之一與屬於該第二階的該多個揮發性記憶體模組的該其 中之一，其中該資料線不跨越屬於該第一階的該多個揮發性記憶體模組的該其中之一以及屬於該第二階的該多個揮發性記憶體模組的該其中之一；以及一記憶體控制電路單元，耦接至該可複寫式非揮發性記憶體模組、該多個揮發性記憶體模組及該時脈致能訊號線。
  18. 如請求項17所述的記憶體儲存裝置，其中該時脈致能訊號線不耦接至一終結阻抗電路。
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