JP6753746B2 - 半導体記憶装置 - Google Patents

Description

実施形態は半導体記憶装置に関する。

半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。

特開２０１３−１０９８２３号公報

動作を高速化することが可能な半導体記憶装置を提供する。

実施形態の半導体記憶装置は、各々がメモリセルアレイを含む第１及び第２プレーンと、第１及び第２制御回路とを備える。第１及び第２制御回路は、各々が第１及び第２プレーンに対して読み出し動作を実行可能である。また第１及び第２制御回路は、読み出し動作を実行可能なアクティブ状態と、読み出し動作の実行を禁止されたアイドル状態とを含む。第１制御回路がアクティブ状態且つ第２制御回路がアイドル状態のときに、第１コマンドセットを受信した場合、第１制御回路が第１プレーンに対する第１読み出し動作を実行する。第２コマンドセットを受信した場合、第１制御回路が第２プレーンに対する第２読み出し動作を実行する。第１及び第２コマンドセットのいずれにも含まれない第１コマンドを受信し且つ第１及び第２コマンドセットを順に受信した場合、第２制御回路はアイドル状態からアクティブ状態に遷移し、第１制御回路が第１読み出し動作を実行している間に第２読み出し動作を開始する。

第１実施形態に係るメモリシステムのブロック図。 第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図。 第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係るメモリシステムにおける読み出し動作のコマンドシーケンス。 第１実施形態に係るメモリシステムにおける読み出し動作の説明図。 第１実施形態に係るメモリシステムにおける読み出し動作の説明図。 第１実施形態に係るメモリシステムにおける読み出し動作のコマンドシーケンス。 第１実施形態に係るメモリシステムにおける読み出し動作の説明図。 第１実施形態に係るメモリシステムにおける読み出し動作のコマンドシーケンス。 第１実施形態に係るメモリシステムにおける読み出し動作の説明図。 第１実施形態に係るメモリシステムにおける読み出し動作のコマンドシーケンス。 第１実施形態に係るメモリシステムにおける読み出し動作の説明図。 第１実施形態に係るメモリシステムにおける読み出し動作のコマンドシーケンス。 第１実施形態に係るメモリシステムにおける書き込み動作のコマンドシーケンス。 第１実施形態に係るメモリシステムにおける書き込み動作の説明図。 第１実施形態に係るメモリシステムにおける読み出し及び書き込み動作のコマンドシーケンス。 第１実施形態に係るメモリシステムにおける書き込み及び読み出し動作の説明図。 第１実施形態に係るメモリシステムの各種動作時におけるシーケンサの状態を説明する図。 第２実施形態に係る半導体記憶装置のブロック図。 第２実施形態に係るメモリシステムにおける読み出し動作のコマンドシーケンス。 第２実施形態に係るメモリシステムにおける読み出し動作の説明図。 第２実施形態に係るメモリシステムにおける読み出し動作の説明図。 第２実施形態に係るメモリシステムにおける読み出し動作のコマンドシーケンス。 第２実施形態に係るメモリシステムにおける読み出し動作の説明図。 第２実施形態に係るメモリシステムにおける書き込み動作の説明図。 第２実施形態に係るメモリシステムの各種動作時におけるシーケンサの状態を説明する図。 第３実施形態に係る半導体記憶装置のブロック図。 第３実施形態に係るメモリシステムにおける読み出し動作の説明図。 第３実施形態に係るメモリシステムにおける読み出し動作の説明図。 第３実施形態に係るメモリシステムにおける書き込み動作の説明図。 第４実施形態に係る半導体記憶装置のブロック図。 第４実施形態に係るメモリシステムにおける読み出し動作のコマンドシーケンス。 第４実施形態に係るメモリシステムにおける読み出し動作の説明図。 第５実施形態に係る半導体記憶装置のブロック図。 第５実施形態に係るメモリシステムにおける読み出し動作のコマンドシーケンス。 第５実施形態に係るメモリシステムにおける読み出し動作の説明図。 第６実施形態に係る半導体記憶装置のブロック図。 第６実施形態に係るメモリシステムにおける読み出し動作のコマンドシーケンス。 第６実施形態に係るメモリシステムにおける半導体記憶装置のステータスリード情報。 第７実施形態に係るメモリシステムにおける読み出し動作のコマンドシーケンス。 第８実施形態に係るメモリシステムのブロック図。 第８実施形態に係るメモリシステムにおける読み出し動作のコマンドシーケンス。 第９実施形態に係る半導体記憶装置におけるメモリセルアレイの回路図。 第９実施形態に係る半導体記憶装置におけるメモリセルアレイの断面図。 第９実施形態に係るメモリシステムにおけるリフレッシュ動作のフローチャート。 第９実施形態に係るメモリシステムにおけるリフレッシュ動作のコマンドシーケンス。 第９実施形態に係るメモリシステムにおけるリフレッシュ動作の説明図。 第９実施形態に係るメモリシステムにおける読み出し動作及びリフレッシュ動作のコマンドシーケンス図。 第９実施形態に係るメモリシステムにおける読み出し動作及びリフレッシュ動作の説明図。 半導体記憶装置の各種動作後におけるCreep up現象を説明する図。 第１〜第９実施形態の変形例に係るメモリシステムにおける設定変更動作のコマンドシーケンス。 第１〜第９実施形態の変形例に係るメモリシステムにおけるプログラムシーケンスの説明図。

以下に、実施形態について図面を参照して説明する。参照される図面は模式的なものである。以下の説明において、同一の機能及び構成を有する要素については、共通する参照符号を付す。参照符号を構成する数字の後のアルファベットは、同じ数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は数字のみを含んだ参照符号により参照される。

［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置及びメモリシステムについて説明する。

［１−１］構成
［１−１−１］メモリシステム１の構成
まず、図１を用いてメモリシステムの構成について説明する。図１にはメモリシステムのブロック図が示されている。図１に示すようにメモリシステム１は、半導体記憶装置１０、及びメモリコントローラ２０を備えている。

半導体記憶装置１０は、データを不揮発に記憶するＮＡＮＤ型フラッシュメモリである。また半導体記憶装置１０は、各々がデータを保持する領域であるメモリセルアレイを含み、且つ独立して制御することが可能な複数のプレーンを備えている。半導体記憶装置１０の詳細な構成については後述する。

コントローラ２０は、外部の図示せぬホスト機器からの命令に応答して、半導体記憶装置１０に対して読み出し、書き込み、及び消去等を命令する。またコントローラ２０は、半導体記憶装置１０におけるメモリ空間を管理する。

図１に示すようにコントローラ２０は、プロセッサ（ＣＰＵ）２１、内蔵メモリ（ＲＡＭ）２２、ＥＣＣ回路２３、ＮＡＮＤインターフェイス回路２４、バッファメモリ２５、及びホストインターフェイス回路２６を備えている。

プロセッサ２１は、コントローラ２０全体の動作を制御する。例えばプロセッサ２１は、ホスト機器から受信した書き込み命令に応答して、ＮＡＮＤインターフェイスに基づく読み出し命令を発行する。この動作は、書き込み及び消去の場合についても同様である。

内蔵メモリ２２は、例えばＤＲＡＭ等の半導体メモリであり、プロセッサ２１の作業領域として使用される。内蔵メモリ２２は、半導体記憶装置１０を管理するためのファームウェアや、各種の管理テーブル等を保持する。

ＥＣＣ回路２３は、データのエラー訂正（ＥＣＣ：Error Checking and Correcting）処理を行う。具体的には、ＥＣＣ回路２３は、データの書き込み時に書き込みデータに基づいてパリティを生成する。そしてＥＣＣ回路２３は、データの読み出し時にパリティからシンドロームを生成してエラーを検出し、検出したエラーを訂正する。

ＮＡＮＤインターフェイス回路２４は、半導体記憶装置１０と接続され、半導体記憶装置１０との通信を司る。例えばＮＡＮＤインターフェイス回路２４は、半導体記憶装置１との間で入出力信号Ｉ／Ｏを送信及び受信する。またＮＡＮＤインターフェイス回路２４は、半導体記憶装置１０に対する各種制御信号を送信し、半導体記憶装置１０からレディ／ビジー信号ＲＢを受信する。信号ＲＢは、半導体記憶装置１０がレディ状態であるか、ビジー状態であるかをコントローラ２０に通知する信号である。レディ状態は半導体記憶装置１０がコントローラ２０からコマンドを受付可能な状態であることを示し、ビジー状態は半導体記憶装置１０がコマンドを受付不可能な状態であることを示している。例えば信号ＲＢは、半導体記憶装置１０の動作中に“Ｌ”レベルとされ、動作が完了すると“Ｈ”レベルとされる。

バッファメモリ２５は、コントローラ２０が半導体記憶装置１０及びホスト機器から受信したデータ等を一時的に保持する。

ホストインターフェイス回路２６は、図示せぬホストバスを介してホスト機器と接続され、ホスト機器との通信を司る。例えばホストインターフェイス回路２６は、ホスト機器から受信した命令及びデータをそれぞれ、プロセッサ２１及びバッファメモリ２５に転送する。

［１−１−２］半導体記憶装置１０の構成
次に、引き続き図１を用いて半導体記憶装置１０の詳細な構成ついて説明する。図１に示すように半導体記憶装置１０は、プレーン＜０＞及びプレーン＜１＞、並びに周辺回路１４を備えている。プレーン＜０＞及び＜１＞はそれぞれ、メモリセルアレイ１１Ａ及び１１Ｂ、センスアンプモジュール１２Ａ及び１２Ｂ、ロウデコーダ１３Ａ及び１３Ｂを備えている。

メモリセルアレイ１１Ａ及び１１Ｂは、各々がビット線及びワード線に関連付けられた複数の不揮発性メモリセルを含む。メモリセルアレイ１１の詳細な構成については後述する。

センスアンプモジュール１２Ａ及び１２Ｂはそれぞれ、メモリセルアレイ１１Ａ及び１１Ｂに対応して設けられている。センスアンプモジュール１２は、メモリセルアレイ１１からデータを読み出し、読み出したデータをコントローラ２０に出力する。またセンスアンプモジュール１２は、コントローラ２０から受け取った書き込みデータを、メモリセルアレイ１１に転送する。尚、センスアンプモジュール１２は図示せぬキャッシュ回路を備え、このキャッシュ回路が周辺回路１４とのデータの受け渡しに使用される。

ロウデコーダ１３Ａ及び１３Ｂはそれぞれ、メモリセルアレイ１１Ａ及び１１Ｂに対応して設けられている。ロウデコーダ１３は、読み出し動作及び書き込み動作を行う対象のメモリセルに対応するワード線を選択する。そしてロウデコーダ１３は、選択したワード線とそれ以外の非選択のワード線にそれぞれ所望の電圧を印加する。

以上で説明したプレーンは、独立して読み出し動作、書き込み動作、及び消去動作を実行することが可能な単位となる。具体的には、半導体記憶装置１０は、２つのプレーンのうち一方のプレーンに対してのみ読み出し動作、書き込み動作、又は消去動作を実行することが可能であり、一方のプレーンに対して読み出し動作、書き込み動作、又は消去動作を実行している間に他方のプレーンに対する読み出し動作を実行することも可能である。つまりプレーンは、読み出し動作、書き込み動作、及び消去動作の対象となる最小単位であり、これらの動作はプレーン毎に行われても良いし、複数のプレーンに対して平行して行われても良い。尚、プレーンの構成は上記に限定されず、各々が少なくともメモリセルアレイ１１を備えていれば良い。

次に、図２を用いてプレーン＜０＞及びプレーン＜１＞を制御する周辺回路１４の詳細な構成について説明する。図２は半導体記憶装置１０のブロック図であり、各プレーンを制御する周辺回路１４の構成と、半導体記憶装置１０及びコントローラ２０間で送受信される信号の一例が示されている。

図２に示すように周辺回路１４は、ロジック制御回路３０、入出力回路３１、レジスタ３２、シーケンサモジュール３６、レディ／ビジー制御回路３７、電圧生成回路３８、及びＣＧドライバモジュール３９を含んでいる。

ロジック制御回路３０は、コントローラ２０から各種制御信号を受信し、入出力回路３１及びシーケンサ３６に転送する。この制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びライトプロテクト信号／ＷＰが使用される。信号／ＣＥは、半導体記憶装置１０をイネーブルにするための信号である。信号ＣＬＥは、アサートされている信号ＣＬＥと並行して半導体記憶装置１０に入力される信号がコマンドＣＭＤであることを入出力回路３１に通知する信号である。信号ＡＬＥは、アサートされている信号ＡＬＥと並行して半導体記憶装置１０に入力される信号がアドレス情報ＡＤＤであることを入出力回路３１に通知する信号である。信号／ＷＥ及び／ＲＥはそれぞれ、例えば入出力信号Ｉ／Ｏの入力及び出力を入出力回路３１に指示する信号である。信号/ＷＰは、例えば電源のオンオフ時に半導体記憶装置１０を保護状態するための信号である。

入出力回路３１は、コントローラ２０との間で例えば８ビット幅の入出力信号Ｉ／Ｏ（Ｉ／Ｏ１〜Ｉ／Ｏ８）を送信及び受信する。入出力回路３１がコントローラ２０に送信する入出力信号Ｉ／Ｏとしては、例えばステータス情報ＳＴＳ、及び読み出しデータＤＡＴが挙げられる。一方で、入出力回路３１がコントローラ２０から受信する入出力信号Ｉ／Ｏとしては、例えばコマンドＣＭＤ、アドレス情報ＡＤＤ、及び書き込みデータＤＡＴが挙げられる。また入出力回路３１は、例えばコントローラ２０から受信した書き込みデータＤＡＴをセンスアンプモジュール１２に転送し、センスアンプモジュール１２から転送された読み出しデータＤＡＴをコントローラ２０に送信する。

レジスタ３２は、ステータスレジスタ３３Ａ及び３３Ｂ、アドレスレジスタ３４Ａ及び３４Ｂ、コマンドレジスタ３５Ａ及び３５Ｂを含む。ステータスレジスタ３３は、ステータス情報ＳＴＳを保持する。ステータス情報ＳＴＳは、例えば第１及び第２シーケンサの動作状態を示す情報を含む。アドレスレジスタ３４は、入出力回路３１からアドレス情報ＡＤＤを受け取り、このアドレス情報ＡＤＤを保持する。そしてアドレスレジスタ３４は、アドレス情報ＡＤＤに含まれたカラムアドレスＣＡ、ブロックアドレスＢＡ、及びページアドレスＰＡをそれぞれ、センスアンプモジュール１２、ロウデコーダ１３、及びＣＧドライバモジュール３９に転送する。コマンドレジスタ３５は、入出力回路３１からコマンドＣＭＤを受け取り、このコマンドＣＭＤを保持する。そしてコマンドレジスタ３５に保持されたコマンドＣＭＤに基づいて、シーケンサ３６が各種動作を実行する。

尚、レジスタ３３Ａ、３４Ａ、及び３５Ａは、後述する第１シーケンサ３６Ａに対応し、レジスタ３３Ｂ、３４Ｂ、及び３５Ｂは、後述する第２シーケンサ３６Ｂに対応する。例えば、第１シーケンサ３６Ａに対応するステータス情報ＳＴＳは、ステータスレジスタ３３Ａに保持され、第２シーケンサ３６Ｂに対応するステータス情報ＳＴＳは、ステータスレジスタ３３Ｂに保持される。

シーケンサモジュール３６は、半導体記憶装置１０全体の動作を制御する。具体的には、シーケンサモジュール３６は、コマンドレジスタ３５から転送されたコマンドＣＭＤに基づいてセンスアンプモジュール１２、ロウデコーダ１３、電圧生成回路３８、及びＣＧドライバモジュール３９等を制御し、データの読み出し動作等を実行する。またシーケンサモジュール３６は、独立して動作することが可能な第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂを含んでいる。

第１シーケンサ３６Ａは、プレーン＜０＞及び＜１＞に対してデータの読み出し動作、書き込み動作、及び消去動作等の各種動作を実行することが可能である。第２シーケンサ３６Ｂは、第１シーケンサ３６Ａが各種動作を実行している場合に使用されるシーケンサであり、プレーン＜０＞及び＜１＞に対してデータの読み出し動作を実行することが可能であるが、書き込み動作と消去動作は実行しない。尚、第２シーケンサ３６Ｂの回路面積は、第１シーケンサ３６Ａの回路面積よりも小さい。

レディ／ビジー制御回路３７は、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂの動作状態にそれぞれ基づいたレディ／ビジー信号ＲＢを生成し、これらの信号をコントローラ２０に送信する。尚、以下の説明において、各シーケンサ３６に対応するレディ／ビジー信号ＲＢが“Ｈ”レベルであることをレディ状態と呼び、“Ｌ”レベルであることをビジー状態と呼ぶ。

電圧生成回路３８は、シーケンサモジュール３６の指示に基づいて所望の電圧を生成する。そして電圧生成回路３８は、生成した電圧をメモリセルアレイ１１、センスアンプモジュール１２、及びＣＧドライバモジュール３９に供給する。

ＣＧドライバモジュール３９は、受信したページアドレスＰＡに基づいて、電圧生成回路３８から供給された電圧をロウデコーダ１３Ａ及び１３Ｂに転送する。

以上のように本実施形態に係る半導体記憶装置１０は、複数のプレーンを含み、且つ独立して動作をすることが可能な第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂを備えた構成となっている。

［１−１−３］メモリセルアレイ１１の構成
次に、図３を用いてメモリセルアレイ１１の構成について説明する。図３にはメモリセルアレイ１１の回路図が示されている。図３に示すようにメモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の自然数）を備えている。

ブロックＢＬＫは、複数の不揮発性メモリセルの集合であり、例えばデータの消去単位となる。また各ブロックＢＬＫは、複数のＮＡＮＤストリングＮＳを備えている。

各ＮＡＮＤストリングＮＳは、ビット線ＢＬ０〜ＢＬ（ｍ−１）（（ｍ−１）は１以上の自然数）に対応して設けられ、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。尚、１つのＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴの個数はこれに限定されず、任意の数にすることが出来る。

メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を備え、データを不揮発に保持する。またメモリセルトランジスタＭＴは、ＭＬＣ（Multi-Level Cell）方式を適用することにより複数ビットのデータを記憶することが出来る。尚、メモリセルトランジスタＭＴが記憶するデータのビット数はこれに限定されず、例えばメモリセルに１ビットのデータを記憶するＳＬＣ（Single-Level Cell）方式を適用しても良い。

同一のＮＡＮＤストリングＮＳにおけるメモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。同一のブロックＢＬＫにおいて、選択トランジスタＳＴ１及びＳＴ２のゲートはそれぞれセレクトゲート線ＳＧＤ及びＳＧＳに共通接続され、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続されている。

メモリセルアレイ１１内においてビット線ＢＬは、複数のブロックＢＬＫ間で同一列にあるＮＡＮＤストリングＮＳに共通接続されている。具体的には、同一列にあるＮＡＮＤストリングＮＳにおける選択トランジスタＳＴ１のドレインが、対応するビット線ＢＬに共通接続されている。また、メモリセルアレイ１１内において各ブロックＢＬＫに含まれる複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続されている。

以上の構成において、共通のワード線ＷＬに接続された複数のメモリセルが保持する１ビットデータの集合を「ページ」と呼ぶ。従って、例えばメモリセルに２ビットのデータを記憶するＭＬＣ方式を適用する場合、１本のワード線ＷＬに接続された複数のメモリセルの集合には２ページ分のデータが記憶される。データの読み出し動作及び書き込み動作は、このページ毎に行っても良いし、ワード線ＷＬ毎に行っても良い。

［１−１−４］周辺回路１４の構成
次に、図４を用いて周辺回路１４のより詳細な構成について説明する。図４には、シーケンサモジュール３６及びＣＧドライバモジュール３９の詳細な構成が示されている。図４に示すように、シーケンサモジュール３６はマルチプレクサ４０Ａ及び４０Ｂを含み、ＣＧドライバモジュール３９はＣＧドライバ４１Ａ、４１Ｂ、４１Ｃ、及び４１Ｄを含んでいる。

マルチプレクサ４０Ａ及び４０Ｂはそれぞれ、制御信号Ｓ１及びＳ２に基づいて、複数の入力信号から選択された１つの信号を出力する。制御信号Ｓ１及びＳ２は、例えば第１シーケンサ３６Ａによって生成される。マルチプレクサ４０Ａ及び４０Ｂの入力端子には、各種動作においてシーケンサ３６Ａ及び３６Ｂが生成する制御信号が入力される。この制御信号は、例えば電圧生成回路３８、ＣＧドライバモジュール３９、並びにプレーン＜０＞及び＜１＞を制御するのに使用される。

そしてマルチプレクサ４０Ａは、制御信号Ｓ１に基づいて、シーケンサ３６Ａ及び３６Ｂのうちいずれか一方の制御信号を電圧生成回路３８、ＣＧドライバモジュール３９、及びプレーン＜０＞の各種回路に出力する。同様にマルチプレクサ４０Ｂは、制御信号Ｓ２に基づいて、シーケンサ３６Ａ及び３６Ｂのうちいずれか一方の制御信号を電圧生成回路３８、ＣＧドライバモジュール３９、及びプレーン＜１＞の各種回路に出力する。マルチプレクサ４０に対する制御信号Ｓ１及びＳ２を生成する構成要素はこれに限定されず、他の制御回路を周辺回路１４内に設けるようにしても良い。

ＣＧドライバ４１は、シーケンサモジュール３６の制御に基づいて、電圧生成回路３８が生成した電圧を選択し、選択した電圧をワード線ＷＬに転送する。つまり、各種動作で必要な電圧の種類に基づいて、ＣＧドライバ４１の必要な個数が変化する。そしてＣＧドライバ４１は、プレーン＜０＞のロウデコーダ１３Ａ、プレーン＜１＞のロウデコーダ１３Ｂ、又はロウデコーダ１３Ａ及び１３Ｂの両方に対して所望の電圧を供給する。

例えば、プレーン＜０＞及び＜１＞に対する読み出し動作において、ＣＧドライバ４１Ａ及び４１Ｃが選択ワード線に印加する電圧を生成し、ＣＧドライバ４１Ｂ及び４１Ｄが非選択のワード線に印加する電圧を生成した場合に、ＣＧドライバ４１Ａ及び４１Ｂがプレーン＜０＞に電圧を供給し、ＣＧドライバ４１Ｃ及び４１Ｄがプレーン＜１＞に電圧を供給する。本例においてＣＧドライバ４１Ａ及び４１Ｂがプレーン＜０＞に対して電圧を供給するタイミングと、ＣＧドライバ４１Ｃ及び４１Ｄがプレーン＜１＞に対して電圧を供給するタイミングとは異なっていても良い。つまりプレーン＜０＞及びプレーン＜１＞は、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂの制御に基づいて、非同期で動作させることが可能である。

［１−２］動作
次に、メモリシステム１の動作について説明する。半導体記憶装置１０は電源投入後の待機状態において、第１シーケンサ３６Ａがアクティブ状態とされ、第２シーケンサ３６Ｂがアイドル状態とされる。ここで、アクティブ状態とはコマンド等に基づいて読み出し動作等の各種動作を実行可能な状態であり、アイドル状態とは各種動作を禁止された状態である。また、アイドル状態はアクティブ状態に対して消費電力が小さく、アイドル状態の第２シーケンサは、活性化コマンドに応答して活性化し、アクティブ状態に遷移する。活性化コマンドは、読み出し動作に使用されるコマンドセットや、書き込み動作に使用されるコマンドセットのいずれにも含まれない特殊なコマンドである。 半導体記憶装置１０は、待機状態においてコントローラ２０からコマンドを受信すると、第１シーケンサ３６Ａを用いて各種動作を実行する。この各種動作としては、例えば読み出し動作、書き込み動作、及び消去動作が挙げられる。また第１シーケンサ３６Ａは、プレーン単位で各種動作を実行するシングルプレーン動作と、複数のプレーンに対して同時に各種動作を開始するマルチプレーン動作を実行することが可能である。

また半導体記憶装置１０は、第１シーケンサ３６Ａが一方のプレーンに対して各種動作を行っている間に、活性化した第２シーケンサ３６Ｂを用いて他方のプレーンに対する読み出し動作を開始することが出来る。つまり半導体記憶装置１０は、複数のプレーンに対して異なるタイミングで読み出し動作を開始するマルチプレーン動作を実行することが出来る。

以下の説明において、複数のプレーンに対して同時に各種動作を開始するマルチプレーン動作のことを同期したマルチプレーン動作と呼び、複数のプレーンに対して異なるタイミングで読み出し動作を開始するマルチプレーン動作のことを、非同期のマルチプレーン動作と呼ぶ。

以下に、メモリシステム１の動作の具体例として、シングルプレーン読み出し動作、同期したマルチプレーン読み出し動作、非同期のマルチプレーン読み出し動作、同期したマルチプレーン書き込み動作、及びその他のマルチプレーン動作について順に説明する。

［１−２−１］シングルプレーン読み出し動作
まず、図５を用いて半導体記憶装置１０におけるシングルプレーン読み出し動作について説明する。図５は、第１シーケンサ３６Ａがプレーン＜０＞及びプレーン＜１＞に対して時間的に順番に読み出し動作を実行するコマンドシーケンスの一例である。図５には、半導体記憶装置１０が送受信する入出力信号Ｉ／Ｏ、並びに第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂにそれぞれ対応するレディ／ビジー信号ＲＢが示されている。

図５に示すように、まずコントローラ２０はコマンド“００ｈ”を発行して、半導体記憶装置１０に送信する。コマンド“００ｈ”は、読み出しの為のアドレス入力受付コマンドに相当し、半導体記憶装置１０に対して読み出し動作を命令するコマンドである。送信されたコマンド“００ｈ”は、入出力回路３１を介して第１コマンドレジスタ３５Ａに格納される。

次にコントローラ２０は、アドレス情報ＡＤＤを半導体記憶装置１０に送信する。このアドレス情報ＡＤＤは、プレーン＜０＞を指定する情報を含んでいる。送信されたアドレス情報ＡＤＤは、入出力回路３１を介して第１アドレスレジスタ３４Ａに格納される。

続けてコントローラ２０は、コマンド“３０ｈ”を発行して半導体記憶装置１０に送信する。コマンド“３０ｈ”は、受信したコマンド及びアドレス情報に基づいて半導体記憶装置１０に読み出し動作の開始を指示するコマンドである。送信されたコマンド“３０ｈ”は、入出力回路３１を介して第１コマンドレジスタ３５Ａに格納される。

レジスタ３５Ａにコマンド“３０ｈ”が格納されると、第１シーケンサ３６Ａはプレーン＜０＞に対する読み出し動作を開始し、第１シーケンサ３６Ａがレディ状態からビジー状態になる。図示するｔRead１は、第１シーケンサ３６Ａがプレーン＜０＞に対して読み出し動作を実行している期間を示し、この期間において第１シーケンサ３６Ａはビジー状態を維持する。

この読み出し動作における、シーケンサモジュール３６及びＣＧドライバモジュール３９の動作イメージが図６に示されている。図６に示すようにシーケンサモジュール３６は、制御信号Ｓ１を制御してマルチプレクサ４０Ａに第１シーケンサ３６Ａの制御信号を出力させる。これにより第１シーケンサ３６Ａは、プレーン＜０＞に対して読み出し動作を実行することが可能となる。

読み出し動作では、第１シーケンサ３６Ａの制御に基づいて、電圧生成回路３８が電圧を生成し、ＣＧドライバモジュール３９がこの電圧から読み出し動作に必要な各種電圧を選択してプレーン＜０＞のロウデコーダ１３Ａに転送する。読み出し動作に用いられる各種電圧としては、例えばメモリセルの閾値電圧を判定する読み出し電圧、保持するデータに寄らずメモリセルがオンする読み出しパス電圧が挙げられる。読み出し電圧は選択したワード線ＷＬに印加され、読み出しパス電圧は非選択のワード線ＷＬに印加される。

また読み出し動作において、ロウデコーダ１３Ａはアドレス情報ＡＤＤのうちのブロックアドレスＢＡに基づいてブロックＢＬＫを選択し、ＣＧドライバモジュール３９から供給された電圧を選択したブロックＢＬＫの各種ワード線ＷＬに転送する。そしてセンスアンプモジュール１２Ａは、メモリセルアレイ１１Ａにおいて選択されたメモリセルからデータを読み出す。

読み出し動作が終了すると、第１シーケンサ３６Ａがビジー状態からレディ状態になる。するとセンスアンプモジュール１２Ａは、プレーン＜０＞から読み出したデータＤoutをコントローラ２０に送信する。

以上で説明した動作が、プレーン＜０＞に対するシングルプレーン読み出し動作に対応している。続けてプレーン＜１＞に対するシングルプレーン読み出し動作について、プレーン＜０＞に対するシングルプレーン読み出し動作と異なる点を説明する。

図５に示すようにコントローラ２０は、コマンド“００ｈ”、プレーン＜１＞を指定するアドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体記憶装置１０に送信する。各入出力信号Ｉ／Ｏが転送されるレジスタは、プレーン＜０＞に対するシングルプレーン読み出し動作と同様である。

レジスタ３５Ａにコマンド“３０ｈ”が格納されると、第１シーケンサ３６Ａはプレーン＜１＞に対して読み出し動作を実行し、第１シーケンサ３６Ａがレディ状態からビジー状態になる。図示するｔRead２は、第１シーケンサ３６Ａがプレーン＜１＞に対して読み出し動作を実行している期間を示し、この期間において第１シーケンサ３６Ａはビジー状態を維持する。

この読み出し動作における、シーケンサモジュール３６及びＣＧドライバモジュール３９の動作イメージが図７に示されている。図７に示すようにシーケンサモジュール３６は、制御信号Ｓ２を制御してマルチプレクサ４０Ｂに第１シーケンサ３６Ａの制御信号を出力させる。これにより第１シーケンサ３６Ａは、プレーン＜１＞に対して読み出し動作を実行することが可能となる。この読み出し動作における詳細な動作は、図６を用いて説明した動作においてプレーン＜０＞に対応する要素をプレーン＜１＞に対応する要素に置き換えたものと同様のため、説明を省略する。

読み出し動作が終了すると、第１シーケンサ３６Ａがビジー状態からレディ状態になる。するとセンスアンプモジュール１２Ｂは、プレーン＜１＞から読み出したデータＤoutをコントローラ２０に送信する。

以上で説明した動作が、プレーン＜１＞に対するシングルプレーン読み出し動作に対応している。このように半導体記憶装置１０は、プレーン＜０＞及びプレーン＜１＞のどちらに対するシングルプレーンの読み出し動作においても、第１シーケンサ３６Ａを使用する。つまりシングルプレーンの読み出し動作において第２シーケンサ３６Ｂは、図５〜図７に示すように常にレディ状態且つアイドル状態を維持している。

［１−２−２］マルチプレーン読み出し動作（同期）
次に、図８を用いて半導体記憶装置１０における同期したマルチプレーン読み出し動作について説明する。図８は、第１シーケンサ３６Ａがプレーン＜０＞及びプレーン＜１＞に対して同期して読み出し動作を実行するコマンドシーケンスの一例である。図８には、半導体記憶装置１０が送受信する入出力信号Ｉ／Ｏ、並びに第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂにそれぞれ対応するレディ／ビジー信号ＲＢが示されている。

図８に示すように、まずコントローラ２０はコマンド“００ｈ”を発行して、半導体記憶装置１０に送信する。送信されたコマンド“００ｈ”は、入出力回路３１を介して第１コマンドレジスタ３５Ａに格納される。

次にコントローラ２０は、アドレス情報ＡＤＤを半導体記憶装置１０に送信する。このアドレス情報ＡＤＤは、プレーン＜０＞を指定する情報を含んでいる。送信されたアドレス情報ＡＤＤは、入出力回路３１を介して第１アドレスレジスタ３４Ａに格納される。

続けてコントローラ２０は、コマンド“３２ｈ”を発行して半導体記憶装置１０に送信する。コマンド“３２ｈ”は、マルチプレーン動作を指示するコマンドであり、これまで送信されたコマンド及びアドレス情報が１つのプレーンに対応するものであることを示している。送信されたコマンド“３２ｈ”は、入出力回路３１を介して第１コマンドレジスタ３５Ａに格納される。

レジスタ３５Ａにコマンド“３２ｈ”が格納されると、第１シーケンサ３６Ａがレディ状態からビジー状態になり、続けてビジー状態からレディ状態になる。この動作は、半導体記憶装置１０がコントローラ２０に対して続けてコマンドを受信可能であること示すものである。

そしてコントローラ２０は、次に読み出すページに対応するコマンドセットを半導体記憶装置１０に送信する。具体的にはコントローラ２０は、コマンド“００ｈ”、プレーン＜１＞を指定するアドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体記憶装置１０に送信する。

レジスタ３５Ａにコマンド“３０ｈ”が格納されると、第１シーケンサ３６Ａは、プレーン＜０＞に対する指示とコマンド“３２ｈ”とを含むコマンドセットと、プレーン＜１＞に対する指示とコマンド“３０ｈ”とを含むコマンドセットとに基づいたマルチプレーン読み出し動作を開始し、第１シーケンサ３６Ａがレディ状態からビジー状態になる。図示するｔReadは、第１シーケンサ３６Ａがプレーン＜０＞及びプレーン＜１＞に対して同期したマルチプレーン読み出し動作を実行している期間を示し、この期間において第１シーケンサ３６Ａはビジー状態を維持する。

この読み出し動作における、シーケンサ３６及びＣＧドライバモジュール３９の動作イメージが図９に示されている。図９に示すようにシーケンサモジュール３６は、制御信号Ｓ１及びＳ２を制御してマルチプレクサ４０Ａ及び４０Ｂに第１シーケンサ３６Ａの制御信号を出力させる。これにより第１シーケンサ３６Ａは、プレーン＜０＞及びプレーン＜１＞に対してマルチプレーン読み出し動作を実行することが可能となる。

読み出し動作では、第１シーケンサ３６Ａの制御に基づいて、電圧生成回路３８が電圧を生成し、ＣＧドライバモジュール３９がこの電圧から読み出し動作に必要な各種電圧を選択してプレーン＜０＞のロウデコーダ１３Ａ及びプレーン＜１＞のロウデコーダ１３Ｂに転送する。またロウデコーダ１３Ａ及び１３Ｂは、アドレス情報ＡＤＤのうちのブロックアドレスＢＡに基づいてブロックＢＬＫを選択し、ＣＧドライバモジュール３９から供給された電圧を選択したブロックＢＬＫの各種ワード線ＷＬに転送する。そしてセンスアンプモジュール１２Ａ及び１２Ｂはそれぞれ、メモリセルアレイ１１Ａ及び１１Ｂにおいて選択されたメモリセルからデータを読み出す。

読み出し動作が終了すると、第１シーケンサ３６Ａがビジー状態からレディ状態になる。するとセンスアンプモジュール１２Ａ及び１２Ｂはそれぞれ、プレーン＜０＞及びプレーン＜１＞から読み出したデータＤoutを順にコントローラ２０に送信する。尚、各プレーンから読み出したデータＤoutをコントローラ２０に送信する順番は、これに限定されない。例えば、読み出したデータＤoutをプレーン＜１＞及びプレーン＜０＞の順にコントローラ２０に送信しても良い。

以上のように半導体記憶装置１０は、第１シーケンサ３６Ａを用いて複数プレーンに対して同期したマルチプレーンの読み出し動作を実行する。つまり複数プレーンで同期したマルチプレーン読み出し動作において第２シーケンサ３６Ｂは、図８及び図９に示すように常にレディ状態且つアイドル状態を維持している。

［１−２−３］マルチプレーン読み出し動作（非同期）
次に、図１０を用いて半導体記憶装置１０における非同期のマルチプレーン読み出し動作について説明する。図１０は、シーケンサ３６Ａ及び３６Ｂがそれぞれプレーン＜０＞及びプレーン＜１＞に対して非同期で読み出し動作を実行するコマンドシーケンスの一例である。図１０には、半導体記憶装置１０が送受信する入出力信号Ｉ／Ｏ、並びに第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂにそれぞれ対応するレディ／ビジー信号ＲＢが示されている。本例では、まずプレーン＜０＞に対する読み出しが開始され、この読み出しの期間中にプレーン＜１＞に対する読み出しが開始される場合を例に説明する。

図１０に示すように、まずコントローラ２０はプレーン＜０＞に対する読み出し動作を指示するコマンド及びアドレス情報を送信する。具体的には、コントローラ２０はコマンド“００ｈ”、プレーン＜０＞を指定するアドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体記憶装置１０に送信する。

レジスタ３５Ａにコマンド“３０ｈ”が格納されると、第１シーケンサ３６Ａはプレーン＜０＞に対して読み出し動作を開始し、第１シーケンサ３６Ａがレディ状態からビジー状態になる。図示するｔRead１は、第１シーケンサ３６Ａがプレーン＜０＞に対して読み出し動作を実行している期間を示し、この期間において第１シーケンサ３６Ａはビジー状態を維持する。

そして、第１シーケンサ３６Ａがプレーン＜０＞に対する読み出し動作を実行している間に、コントローラ２０は活性化コマンド“ｘｘｈ”を発行して、半導体記憶装置１０に送信する。活性化コマンド“ｘｘｈ”は、アイドル状態の第２シーケンサ３６Ｂをアクティブ状態にするためのコマンドである。送信されたコマンド“ｘｘｈ”は、入出力回路３１を介して例えば第２コマンドレジスタ３５Ｂに格納される。

レジスタ３５Ｂにコマンド“ｘｘｈ”が格納されると、アイドル状態の第２シーケンサ３６Ｂが活性化され、アクティブ状態になる。そしてコントローラ２０は、プレーン＜１＞に対する読み出し動作を指示するコマンド及びアドレス情報を送信する。具体的には、コマンド“００ｈ”、プレーン＜１＞を指定するアドレス情報ＡＤＤ、コマンド“３０ｈ”を順に半導体記憶装置１０に送信する。ここでコマンド“００ｈ”及び“３０ｈ”は入出力回路３１を介して第２コマンドレジスタ３５Ｂに格納され、アドレス情報ＡＤＤは入出力回路３１を介して第２アドレスレジスタ３４Ｂに格納される。

レジスタ３５Ｂにコマンド“３０ｈ”が格納されると、第２シーケンサ３６Ｂはプレーン＜１＞に対して読み出し動作を開始し、第２シーケンサ３６Ｂがレディ状態からビジー状態になる。図示するｔRead２は、第２シーケンサ３６Ｂがプレーン＜１＞に対して読み出し動作を実行している期間を示し、この期間において第２シーケンサ３６Ｂはビジー状態を維持する。図示するように、本例における半導体記憶装置１０は、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂが共にビジー状態になっている期間がある。この期間における、シーケンサモジュール３６及びＣＧドライバモジュール３９の動作イメージが図１１に示されている。

図１１に示すようにシーケンサモジュール３６は、制御信号Ｓ１を制御してマルチプレクサ４０Ａに第１シーケンサ３６Ａの制御信号を出力させ、制御信号Ｓ２を制御してマルチプレクサ４０Ｂに第２シーケンサ３６Ｂの制御信号を出力させる。これにより、第１シーケンサ３６Ａがプレーン＜０＞に対して読み出し動作を実行している間に、第２シーケンサ３６Ｂがプレーン＜１＞に対して読み出し動作を開始することが可能となる。

読み出し動作では、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂの制御に基づいて、電圧生成回路３８が電圧を生成し、ＣＧドライバモジュール３９がこの電圧から読み出し動作に必要な各種電圧を生成してプレーン＜０＞のロウデコーダ１３Ａ及びプレーン＜１＞のロウデコーダ１３Ｂに供給する。また本例においては、図示するようにＣＧドライバ４１Ａ及び４１Ｂがプレーン＜０＞に対して読み出し電圧を供給し、ＣＧドライバ４１Ｃ及び４１Ｄがプレーン＜１＞に対して読み出し電圧を供給している。その他の詳細な動作は［１−２−１］で説明したシングルプレーン読み出し動作と同様である。

プレーン＜０＞に対する読み出し動作が終了すると、第１シーケンサ３６Ａがビジー状態からレディ状態になる。するとセンスアンプモジュール１２Ａは、プレーン＜０＞から読み出したデータＤoutをコントローラ２０に送信する。

また、プレーン＜１＞に対する読み出し動作が終了すると、第２シーケンサ３６Ｂはビジー状態からレディ状態になり、さらにアイドル状態に遷移する。するとセンスアンプモジュール１２Ｂは、プレーン＜１＞から読み出したデータＤoutをコントローラ２０に送信する。尚、第２シーケンサ３６Ｂがアイドル状態に遷移するタイミングは、対応する読み出し動作が終了するタイミングに限定されない。例えば、第２シーケンサ３６Ｂの制御によって読み出されたデータがコントローラ２０に出力された後にアイドル状態に遷移するようにしても良い。

以上のように半導体記憶装置１０は、第２シーケンサ３６Ｂを用いることで非同期のマルチプレーン読み出し動作を実行することが出来る。尚、半導体記憶装置１０における非同期のマルチプレーン読み出し動作としては、以上で説明した例に対して、読み出し動作を指示するプレーンの順番が入れ替わる場合が考えられる。具体的には、まずプレーン＜１＞に対する読み出しが開始され、この読み出しの期間中にプレーン＜０＞に対する読み出しが開始される。このような場合の例について、図１２を用いて以下に説明する。

図１２に示すコマンドシーケンスは、以上で説明した図１０に対して、コントローラ２０が読み出し動作を指示するプレーンの順番が入れ替わっている。具体的には、プレーン＜１＞及びプレーン＜０＞の順に読み出し動作が指示されている。この場合、プレーン＜１＞に対する読み出し動作を第１シーケンサ３６Ａが実行し、プレーン＜０＞に対する読み出し動作を第２シーケンサ３６Ｂが実行する。この場合における、シーケンサ３６及びＣＧドライバモジュール３９の動作イメージは図１３に示すものとなる。

図１３に示すようにシーケンサモジュール３６は、制御信号Ｓ１を制御してマルチプレクサ４０Ａに第２シーケンサ３６Ｂの制御信号を出力させ、制御信号Ｓ２を制御してマルチプレクサ４０Ｂに第１シーケンサ３６Ａの制御信号を出力させる。これにより、第１シーケンサ３６Ａがプレーン＜１＞に対して読み出し動作を実行している間に、第２シーケンサ３６Ｂがプレーン＜０＞に対して読み出し動作を開始することが可能となる。その他の詳細な動作は、図１１を用いて説明した非同期のマルチプレーン読み出し動作と同様のため、説明を省略する。

以上で説明したように第２シーケンサ３６Ｂは、半導体記憶装置１０が活性化コマンド“ｘｘｈ”を受信してから、対応する読み出し動作が終了するまでアクティブ状態を維持している。つまり第２シーケンサ３６Ｂは、非同期のマルチプレーン読み出し動作を実行する期間に活性化される。

尚、以上の説明においてコントローラ２０が、第１シーケンサ３６Ａがビジー状態且つ第２シーケンサ３６Ｂがレディ状態である場合に活性化コマンド“ｘｘｈ”を発行した場合を例に説明したが、これに限定されない。例えばコントローラ２０は、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂが共にレディ状態の時に活性化コマンド“ｘｘｈ”を発行するようにしても良い。この場合におけるコマンドシーケンスの一例は、図１４に示すものとなる。図１４に示すコマンドシーケンスは、以上で説明した図１０に対して、非同期のマルチプレーン読み出し動作の冒頭で活性化コマンド“ｘｘｈ”を発行している点が異なっている。

図１４に示すコマンドシーケンスの場合、第２シーケンサ３６Ｂが活性化した状態でプレーン＜０＞に対する読み出し動作が指示されている。このように第２シーケンサ３６Ｂがアクティブ状態且つレディ状態であっても、半導体記憶装置１０は第１シーケンサ３６Ａがレディ状態である場合には、先に第１シーケンサ３６Ａを用いて読み出し動作を開始する。そして半導体記憶装置１０は、第１シーケンサ３６Ａがプレーン＜０＞に対する読み出し動作を実行している間にプレーン＜１＞に対する読み出し動作が指示されると、第２シーケンサ３６Ｂを用いてプレーン＜１＞に対する読み出し動作を開始する。その他の動作は、図１０を用いて説明した非同期のマルチプレーン読み出し動作と同様のため、説明を省略する。

［１−２−４］マルチプレーン書き込み動作
次に、図１５を用いて半導体記憶装置１０におけるマルチプレーン書き込み動作について説明する。図１５は、第１シーケンサ３６Ａがプレーン＜０＞及びプレーン＜１＞に対して同期して書き込み動作を実行するコマンドシーケンスの一例である。図１５には、半導体記憶装置１０が送受信する入出力信号Ｉ／Ｏ、並びに第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂにそれぞれ対応するレディ／ビジー信号ＲＢが示されている。

図１５に示すように、まずコントローラ２０はコマンド“８０ｈ”を発行して、半導体記憶装置１０に送信する。コマンド“８０ｈ”は、アドレス情報及び書き込みデータの入力受付コマンドに相当し、半導体記憶装置１０に対して書き込み動作を命令するコマンドである。送信されたコマンド“８０ｈ”は、入出力回路３１を介して第１コマンドレジスタ３５Ａに格納される。

次にコントローラ２０は、アドレス情報ＡＤＤを発行して半導体記憶装置１０に送信する。このアドレス情報ＡＤＤは、プレーン＜０＞を指定する情報を含んでいる。送信されたアドレス情報ＡＤＤは、入出力回路３１を介して第１アドレスレジスタ３４Ａに格納される。

続けてコントローラ２０は、書き込みデータＤinを半導体記憶装置１０に送信する。この書き込みデータＤinは、プレーン＜０＞におけるセンスアンプモジュール１２Ａのキャッシュ回路に保持される。

そしてコントローラ２０は、コマンド“１１ｈ”を発行して半導体記憶装置１０に送信する。コマンド“１１ｈ”は、複数ページの書き込み動作を命令するコマンドであり、これまで送信されたコマンド及びアドレス情報が１ページ分のデータに対応することを示している。送信されたコマンド“１１ｈ”は、入出力回路３１を介して第１コマンドレジスタ３５Ａに格納される。

レジスタ３５Ａにコマンド“１１ｈ”が格納されると、第１シーケンサ３６Ａがレディ状態からビジー状態になり、続けてビジー状態からレディ状態になる。この動作は、半導体記憶装置１０がコントローラ２０に対して続けて書き込みコマンドを受信可能であること示すものである。

そしてコントローラ２０は、次に書き込むページに対応するコマンドセットを半導体記憶装置１０に送信する。具体的にはコントローラ２０は、コマンド“８０ｈ”、プレーン＜１＞を指定するアドレス情報ＡＤＤ、書き込む１ページ分のデータＤin、及びコマンド“１０ｈ”を順に半導体記憶装置１０に送信する。コマンド“１０ｈ”は半導体記憶装置１０に対して、受信したコマンド、アドレス情報、及び書き込みデータに基づいて、書き込み動作の開始を指示するコマンドである。

レジスタ３５Ａにコマンド“１０ｈ”が格納されると、第１シーケンサ３６Ａは、プレーン＜０＞に対する指示とコマンド“１１ｈ”とを含むコマンドセットと、プレーン＜１＞に対する指示とコマンド“１０ｈ”とを含むコマンドセットとに基づいたマルチプレーン書き込み動作を実行し、第１シーケンサ３６Ａがレディ状態からビジー状態になる。図示するｔProgは、第１シーケンサ３６Ａがプレーン＜０＞及びプレーン＜１＞に対して同期したマルチプレーン書き込み動作を実行している期間を示している。

この書き込み動作における、シーケンサモジュール３６及びＣＧドライバモジュール３９の動作イメージが図１６に示されている。図１６に示すようにシーケンサモジュール３６は、制御信号Ｓ１及びＳ２を制御してマルチプレクサ４０Ａ及び４０Ｂに第１シーケンサ３６Ａの制御信号を出力させる。これにより第１シーケンサ３６Ａは、プレーン＜０＞及びプレーン＜１＞に対して書き込み動作を実行することが可能となる。

書き込み動作では、第１シーケンサ３６Ａの制御に基づいて、電圧生成回路３８が電圧を生成し、ＣＧドライバモジュール３９がこの電圧から書き込み動作に必要な各種電圧を選択してプレーン＜０＞のロウデコーダ１３Ａ及びプレーン＜１＞のロウデコーダ１３Ｂに転送する。書き込み動作に用いられる各種電圧としては、例えばメモリセルの閾値電圧を上昇させる書き込み電圧、保持するデータに寄らずメモリセルがオンする書き込みパス電圧が挙げられる。書き込み電圧は選択したワード線ＷＬに印加され、書き込みパス電圧は非選択のワード線ＷＬに印加される。

また書き込み動作において、ロウデコーダ１３Ａはアドレス情報ＡＤＤのうちのブロックアドレスＢＡに基づいてブロックＢＬＫを選択し、ＣＧドライバモジュール３９から供給された電圧を選択したブロックＢＬＫの各種ワード線ＷＬに転送する。そしてセンスアンプモジュール１２Ａは、書き込みデータをメモリセルアレイ１１Ａに転送する。

書き込み動作が終了すると、第１シーケンサ３６Ａがビジー状態からレディ状態になり、半導体記憶装置１０のマルチプレーン書き込み動作が終了する。

以上のように半導体記憶装置１０は、マルチプレーンの書き込み動作において、第１シーケンサ３６Ａを使用する。つまりマルチプレーンの書き込み動作を実行している間に第２シーケンサ３６Ｂは、図１６に示すように常にレディ状態且つアイドル状態を維持している。

尚、半導体記憶装置１０は、シングルプレーンの書き込み動作や、消去動作を実行する場合においても同様に、第１シーケンサ３６Ａを使用する。つまり第２シーケンサ３６Ｂは、シングルプレーンに対する書き込み動作や、消去動作を実行している間にも同様に、レディ状態且つアイドル状態に維持される。

また、半導体記憶装置１０がシングルプレーン書き込み動作を実行する場合、例えば、以上で説明したコマンド“８０ｈ”、アドレス情報ＡＤＤ、書き込む１ページ分のデータＤin、及びコマンド“１０ｈ”を順に含むコマンドセットが使用される。この場合におけるマルチプレクサ４０の動作は、［１−２−１］で説明したシングルプレーン読み出し動作と同様となる。

［１−２−５］その他の動作
半導体記憶装置１０におけるその他の動作としては、第１シーケンサ３６Ａが一方のプレーンに対して書き込み動作や消去動作を実行している間に、第２シーケンサ３６Ｂを用いて他方のプレーンに対する読み出し動作を開始する場合が考えられる。このような例について、図１７を用いて説明する。図１７に示すコマンドシーケンスは、コントローラ２０が半導体記憶装置１０に対して、まずプレーン＜０＞に対する書き込み動作を指示し、この書き込みの期間中にプレーン＜１＞に対する読み出し動作を指示するものである。

具体的には、まずコントローラ２０は、発行したコマンド“８０ｈ”、プレーン＜０＞を指定するアドレス情報ＡＤＤ、書き込みデータＤin、及び発行したコマンド“００ｈ”を順に半導体記憶装置１０に送信する。すると第１シーケンサ３６Ａはプレーン＜０＞に対して書き込み動作を開始し、レディ状態からビジー状態になる。図示するｔProgは、第１シーケンサ３６Ａがプレーン＜０＞に対して読み出し動作を実行している期間を示している。

第１シーケンサ３６Ａが書き込み動作を実行している間に、コントローラ２０は活性化コマンド“ｘｘｈ”を発行し、半導体記憶装置１０に送信する。するとアイドル状態の第２シーケンサ３６Ｂが活性化され、アクティブ状態になる。そしてコントローラ２０は、プレーン＜１＞に対する読み出し動作を指示するコマンド及びアドレス情報を送信する。具体的には、コマンド“００ｈ”、プレーン＜１＞を指定するアドレス情報ＡＤＤ、コマンド“３０ｈ”を順に半導体記憶装置１０に送信する。

レジスタ３５Ｂにコマンド“３０ｈ”が格納されると、第２シーケンサ３６Ｂはプレーン＜１＞に対して読み出し動作を開始し、第２シーケンサ３６Ｂがレディ状態からビジー状態になる。図示するｔReadは、第２シーケンサ３６Ｂがプレーン＜１＞に対して読み出し動作を実行している期間を示し、この期間において第２シーケンサ３６Ｂはビジー状態を維持する。図示するように、本例における半導体記憶装置１０は、第１シーケンサ３６Ａと第２シーケンサ３６Ｂとが共にビジー状態になっている期間がある。この期間における、シーケンサ３６及びＣＧドライバモジュール３９の動作イメージが図１８に示されている。

図１８に示すようにシーケンサモジュール３６は、制御信号Ｓ１を制御してマルチプレクサ４０Ａに第１シーケンサ３６Ａの制御信号を出力させ、制御信号Ｓ２を制御してマルチプレクサ４０Ｂに第２シーケンサ３６Ｂの制御信号を出力させる。これにより、第１シーケンサ３６Ａがプレーン＜０＞に対して書き込み動作を実行している間に、第２シーケンサ３６Ｂがプレーン＜１＞に対して読み出し動作を開始することが可能となる。また本例においては、図示するようにＣＧドライバ４１Ａ及び４１Ｂがプレーン＜０＞に対して書き込み電圧を供給し、ＣＧドライバ４１Ｃ及び４１Ｄがプレーン＜１＞に対して読み出し電圧を供給している。その他の詳細な動作は［１−２−１］〜［１−２−４］で説明した動作と同様である。

第２シーケンサ３６Ｂによるプレーン＜１＞に対する読み出し動作が終了すると、第２シーケンサ３６Ｂはビジー状態からレディ状態になり、さらにアイドル状態に遷移する。するとセンスアンプモジュール１２Ｂは、プレーン＜１＞から読み出したデータＤoutをコントローラ２０に送信する。

また、第１シーケンサ３６Ａによるプレーン＜０＞に対する書き込み動作が終了すると、第１シーケンサ３６Ａはビジー状態からレディ状態になる。尚、本例においてプレーン＜０＞に対する書き込み動作が終了するタイミングと、プレーン＜１＞に対する読み出し動作が終了するタイミングはあくまで一例であり、これに限定されない。例えば、プレーン＜０＞に対する書き込み動作が終了してから、プレーン＜１＞に対する読み出し動作が終了する場合も考えられる。

また、本例において半導体記憶装置１０は、図１３を用いて説明した動作と同様に、第１シーケンサ３６Ａがプレーン＜１＞に対して何らかの動作を実行している間に、第２シーケンサ３６Ｂがプレーン＜０＞に対する読み出し動作を開始しても良い。

［１−３］第１実施形態の効果
第１実施形態に係る半導体記憶装置１０によれば動作を高速化することが出来る。以下に、本効果の詳細について説明する。

半導体記憶装置の読み出し動作、書き込み動作、消去動作等の各種動作は、メモリコントローラから受け取ったコマンド等の情報に基づいて、半導体記憶装置内部のシーケンサによって実行される。このような半導体記憶装置が例えば２つのプレーンを備える場合、外部のホスト機器は、一方のプレーンに記憶されたデータの読み出しと、他方のプレーンに記憶されたデータの読み出しとを別々に指示することがある。

メモリコントローラは、一方のプレーンに対する読み出しコマンドを発行する前にホスト機器から他方のプレーンに対する読み出し指示を受けた場合、半導体記憶装置に対して２つのプレーンで同期させるマルチプレーン読み出し動作を指示することが出来る。一方で、シーケンサが一方のプレーンに対して読み出し動作を実行している間に、メモリコントローラがホスト機器から他方のプレーンに対する読み出し指示を受ける場合がある。このような場合のメモリコントローラの動作としては、例えば一方のプレーンに対する読み出し動作が終了してから他方のプレーンに対する読み出し動作を指示する方法が考えられる。なぜなら、読み出し動作を制御するシーケンサがプレーン間で共有されているからである。

この点、本実施形態に係る半導体記憶装置１０は、通常時に使用される第１シーケンサ３６Ａと、第１シーケンサ３６Ａが動作している場合に使用される第２シーケンサ３６Ｂとを備えている。また、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂの制御信号はマルチプレクサ４０Ａ及び４０Ｂに入力され、マルチプレクサ４０Ａ及び４０Ｂは入力された制御信号のうち選択された１つの制御信号をそれぞれプレーン＜０＞及び＜１＞に転送する。

これにより第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂは、各々がプレーン＜０＞及び＜１＞に対して読み出し動作を実行することが可能となる。そして、例えば第１シーケンサ３６Ａがプレーン＜０＞に対して読み出し動作を実行している間に、コントローラ２０がホスト機器からプレーン＜１＞に対する読み出し指示を受けた場合においても、第２シーケンサ３６Ｂを使用することによりプレーン＜１＞に対する読み出し動作を実行することが可能となる。

具体的には、例えば第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂがレディ状態の時にプレーン＜０＞の読み出し動作を指示する第１コマンドセットを受信すると、第１シーケンサ３６Ａがプレーン＜０＞に対する読み出し動作を実行する。そして第１シーケンサ３６Ａが読み出し動作を実行している間に、プレーン＜１＞の読み出し動作を指示する第２コマンドセットを受信すると、第２シーケンサ３６Ｂがプレーン＜１＞に対する読み出し動作を実行する。

以上のように本実施形態に係る半導体記憶装置１０は、プレーン＜０＞及び＜１＞で非同期のマルチプレーン読み出し動作を実行することが出来る。つまり本実施形態に係る半導体記憶装置１０は、プレーン毎に任意のタイミングで読み出し動作を実行することが出来るため、動作を高速化することが出来る。

また、本実施形態に係る半導体記憶装置１０は、第１シーケンサ３６Ａが各種動作を実行している間に、第２シーケンサ３６Ｂをアイドル状態とする。そしてアイドル状態の第２シーケンサ３６Ｂは、非同期のマルチプレーン読み出し動作が必要となった場合に活性化される。

具体的には、半導体記憶装置１０はコントローラ２０から活性化コマンドを受信すると、第２シーケンサ３６Ｂをアイドル状態からアクティブ状態に遷移させる。第２シーケンサ３６Ｂがアクティブ状態になると、半導体記憶装置１０は非同期のマルチプレーン読み出し動作を実行することが可能となる。

例えば、読み出し動作においてコントローラ２０は、第１又は第２コマンドセットを発行する前に、第２シーケンサ３６Ｂを活性化する活性化コマンドを発行して半導体記憶装置１０に送信する。これにより、半導体記憶装置１０が第２シーケンサ３６Ｂを用いた読み出し動作を実行する前に、第２シーケンサ３６Ｂがアイドル状態からアクティブ状態に遷移する。そして第２シーケンサ３６Ｂは、プレーン＜１＞に対する読み出し動作を終了すると、アクティブ状態からアイドル状態に遷移する。

これにより半導体記憶装置１０は、第２シーケンサ３６Ｂがアイドル状態の時の消費電力が、第２シーケンサ３６Ｂがアクティブ状態の時の消費電力よりも低くなる。尚、半導体記憶装置１０の各種動作時における、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂの動作状態は例えば図１９に示すものとなる。

図１９に示すように第１シーケンサ３６Ａは、各種動作時において常にアクティブ状態となる。一方で第２シーケンサ３６Ｂは、シングルプレーン読み出し動作、複数プレーンで同期させたマルチプレーン読み出し動作、及び書き込み動作、消去動作時においてアイドル状態を保ち、複数プレーンにおいて非同期で実行するマルチプレーン読み出し動作においてアクティブ状態となる。

以上のように本実施形態に係る半導体記憶装置１０は、第２シーケンサ３６Ｂを第１シーケンサ３６Ａが各種動作を実行している間にアイドル状態とし、非同期のマルチプレーン読み出し動作を実行する場合にアクティブ状態とする。これにより本実施形態に係るメモリシステム１は、非同期のマルチプレーン読み出し動作を実行していない場合の消費電力を抑制することが出来る。

また、本実施形態に係る半導体記憶装置１０は、例えば第１シーケンサ３６Ａを読み出し動作、書き込み動作、消去動作等を実行可能に構成し、第２シーケンサ３６Ｂを読み出し動作を実行可能、且つ書き込み動作及び消去動作を実行不可能に構成する。

このように第２シーケンサ３６Ｂが実行可能な動作を限定することにより、第２シーケンサ３６Ｂの回路面積を第１シーケンサ３６Ａの回路面積よりも小さくすることが可能となる。これにより本実施形態に係るメモリシステム１は、半導体記憶装置１０全体の回路面積を抑制することが出来、製造コストを削減することが出来る。

尚、上記説明において、非同期のマルチプレーン読み出し動作を実行する場合を例に説明したが、これに限定されない。例えば、第１シーケンサ３６Ａが書き込み動作又は消去動作を実行している間に、第２シーケンサ３６Ｂが読み出し動作を実行しても良い。つまり半導体記憶装置１０、第２シーケンサ３６Ｂが実行可能な動作に応じて、複数のプレーン間で非同期の各種動作を実行することが出来る。

また、本実施形態に係る半導体記憶装置１０は、マルチプレクサ４０を使用することにより複数のシーケンサがそれぞれ複数のプレーンを制御することを可能としている。これにより半導体記憶装置１０は、多くの回路をプレーン間で共有することが出来るため、回路面積を抑制することが出来、製造コストを削減することが出来る。

また、上記構成におけるメモリシステム１は、マルチプレーン読み出し動作において複数のプレーンで同じデータレベルのページアドレスを入力するという制限を無くすことが出来るため、コントローラ２０の制御を簡便にすることが出来る。これにより本実施形態に係るメモリシステム１は、マルチプレーン動作時のパフォーマンスを向上することが出来るため、読み出し速度を高速化することが出来る。

［２］第２実施形態
次に、第２実施形態に係る半導体記憶装置１０及びメモリシステム１について説明する。第２実施形態は、上記第１実施形態で説明した半導体記憶装置１０において、読み出し動作に使用するシーケンサ３６をプレーン毎に固定するものである。以下に、第１実施形態と異なる点を説明する。

［２−１］半導体記憶装置１０の構成
まず、図２０を用いて半導体記憶装置１０の構成について説明する。図２０には、シーケンサモジュール３６及びＣＧドライバモジュール３９の構成が示されている。本実施形態に係る半導体記憶装置１０は、第１実施形態で説明した図４に対して、シーケンサモジュール３６に含まれたマルチプレクサ４０の数が異なっている。具体的には、図２０に示すように、シーケンサモジュール３６が図４に示す構成に対してマルチプレクサ４０Ａを除いた構成となっている。

また本実施形態では、第１シーケンサ３６Ａがマルチプレクサ４０を介すること無くプレーン＜０＞に対する読み出し動作、書き込み動作、消去動作等を実行し、マルチプレクサ４０Ｂを介してプレーン＜１＞に対する書き込み動作、消去動作等を実行する。一方で第２シーケンサ３６Ｂは、マルチプレクサ４０Ｂを介してプレーン＜１＞に対する読み出し動作を実行し、プレーン＜０＞に対する読み出し動作は実行しない。その他の構成は第１実施形態と同様のため、説明を省略する。

［２−２］動作
［２−２−１］シングルプレーン読み出し動作
次に、図２１を用いて半導体記憶装置１０におけるシングルプレーン読み出し動作について説明する。図２１は、シーケンサ３６Ａ及び３６Ｂがそれぞれプレーン＜０＞及びプレーン＜１＞に対して時間的に順に読み出し動作を実行するコマンドシーケンスの一例である。図２１は、第１実施形態で図５を用いて説明したコマンドシーケンスに対して、活性化コマンド“ｘｘｈ”が発行されるタイミングと、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂに対応するレディ／ビジー信号ＲＢの波形が異なっている。

具体的には、図２１に示すようにコントローラ２０は、活性化コマンド“ｘｘｈ”を読み出し動作の冒頭に発行している。これにより、第２シーケンサ３６Ｂがアイドル状態からアクティブ状態に遷移する。

そしてコントローラ２０は、コマンド“００ｈ”、プレーン＜０＞を指定するアドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体記憶装置１０に送信する。レジスタ３５Ａにコマンド“３０ｈ”が格納されると、第１シーケンサ３６Ａは、プレーン＜０＞に対して読み出し動作を開始し、第１シーケンサ３６Ａがレディ状態からビジー状態になる。図示するｔRead１は、この読み出し動作が実行されている期間を示し、この期間において第１シーケンサ３６Ａはビジー状態を維持する。この期間における、シーケンサ３６及びＣＧドライバモジュール３９の動作イメージが図２２に示されている。図２２に示すように第１シーケンサ３６Ａは、マルチプレクサ４０を介さずに電圧生成回路３８、ＣＧドライバモジュール３９、及びプレーン＜０＞を制御して、読み出し動作を実行する。一方で第２シーケンサ３６Ｂは、アクティブ状態で待機している。

読み出し動作が終了すると、図２１に示すように第１シーケンサ３６Ａがビジー状態からレディ状態になる。するとセンスアンプモジュール１２Ａは、プレーン＜０＞から読み出したデータＤoutをコントローラ２０に送信する。

次にコントローラ２０は、コマンド“００ｈ”、プレーン＜１＞を指定するアドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体記憶装置１０に送信する。レジスタ３５Ｂにコマンド“３０ｈ”が格納されると、第２シーケンサ３６Ｂは、プレーン＜１＞に対して読み出し動作を開始し、第２シーケンサ３６Ｂがレディ状態からビジー状態になる。図示するｔRead２は、この読み出し動作が実行されている期間を示し、この期間において第２シーケンサ３６Ｂはビジー状態を維持する。この期間における、シーケンサモジュール３６及びＣＧドライバモジュール３９の動作イメージが図２３に示されている。図２３に示すようにシーケンサモジュール３６は、制御信号Ｓ２を制御してマルチプレクサ４０Ｂに第２シーケンサ３６Ｂの制御信号を出力させる。そして第２シーケンサ３６Ｂは、マルチプレクサ４０Ｂを介して電圧生成回路３８、ＣＧドライバモジュール３９、及びプレーン＜１＞を制御して、読み出し動作を実行する。

読み出し動作が終了すると、図２１に示すように第２シーケンサ３６Ｂがビジー状態からレディ状態になる。するとセンスアンプモジュール１２Ｂは、プレーン＜１＞から読み出したデータＤoutをコントローラ２０に送信する。

以上のように本実施形態に係る半導体記憶装置１０は、プレーン＜０＞に対する読み出し動作には第１シーケンサ３６Ａが使用され、プレーン＜１＞に対する読み出し動作には第２シーケンサ３６Ｂを使用する。つまり本実施形態に係る半導体記憶装置１０は、シングルプレーンの読み出し動作において、プレーン毎に使用されるシーケンサが割り当てられている。尚、第２シーケンサ３６Ｂは、読み出し動作の間はアクティブ状態とされ、読み出し動作が終了するとアイドル状態に遷移する。

［２−２−２］マルチプレーン読み出し動作（非同期）
次に、図２４を用いて半導体記憶装置１０における非同期のマルチプレーン読み出し動作について説明する。図２４は、シーケンサ３６Ａ及び３６Ｂがそれぞれプレーン＜０＞及びプレーン＜１＞に対して非同期で読み出し動作を実行するコマンドシーケンスの一例である。図２４は、第１実施形態で図１４を用いて説明したコマンドシーケンスに対して、読み出し動作を指示するプレーンの順番と、各シーケンサに対応するレディ／ビジー信号ＲＢの波形が異なっている。本例では、まずプレーン＜１＞に対する読み出しが開始され、この読み出しの期間中にプレーン＜０＞に対する読み出しが開始される。

具体的には、図２４に示すようにコントローラ２０は、コマンド“ｘｘｈ”を発行して半導体記憶装置１０に送信する。これにより、第２シーケンサ３６Ｂがアイドル状態からアクティブ状態に遷移する。そしてコントローラ２０は、コマンド“００ｈ”、プレーン＜１＞を指定するアドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体記憶装置１０に送信する。レジスタ３５Ａにコマンド“３０ｈ”が格納されると、第２シーケンサ３６Ｂがプレーン＜１＞に対して読み出し動作を開始し、第２シーケンサ３６Ｂがレディ状態からビジー状態になる。図示するｔRead１は、第２シーケンサ３６Ｂがプレーン＜１＞に対して読み出し動作を実行している期間を示し、この期間において第２シーケンサ３６Ｂはビジー状態を維持する。

そして、第２シーケンサ３６Ｂがプレーン＜１＞に対する読み出し動作を実行している間に、コントローラ２０はプレーン＜０＞に対する読み出し動作を指示するコマンド及びアドレス情報を送信する。具体的にはコントローラ２０は、コマンド“００ｈ”、プレーン＜０＞を指定するアドレス情報ＡＤＤ、コマンド“３０ｈ”を順に半導体記憶装置１０に送信する。ここでコマンド“００ｈ”及び“３０ｈ”は入出力回路３１を介して第２コマンドレジスタ３５Ｂに格納され、アドレス情報ＡＤＤは入出力回路３１を介して第２アドレスレジスタ３４Ｂに格納される。

レジスタ３５Ｂにコマンド“３０ｈ”が格納されると、第１シーケンサ３６Ａはプレーン＜０＞に対して読み出し動作を開始し、第１シーケンサ３６Ａがレディ状態からビジー状態になる。図示するｔRead２は、第１シーケンサ３６Ａがプレーン＜０＞に対して読み出し動作を実行している期間を示し、この期間において第１シーケンサ３６Ａはビジー状態を維持する。図示するように、本例における半導体記憶装置１０は、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂが共にビジー状態になっている期間がある。この期間における、シーケンサモジュール３６及びＣＧドライバモジュール３９の動作イメージが図２５に示されている。

図２５に示すようにシーケンサモジュール３６は、制御信号Ｓ２を制御してマルチプレクサ４０Ｂに第２シーケンサ３６Ｂの制御信号を出力させる。そして第１シーケンサ３６Ａは直接プレーン＜０＞を制御して読み出し動作を実行し、第２シーケンサ３６Ｂはマルチプレクサ４０Ｂを介して電圧生成回路３８及びプレーン＜１＞を制御して読み出し動作を実行する。また本例においては、図示するようにＣＧドライバ４１Ａ及び４１Ｂがプレーン＜０＞に対して読み出し電圧を供給し、ＣＧドライバ４１Ｃ及び４１Ｄがプレーン＜１＞に対して読み出し電圧を供給している。

シーケンサ３６Ａ及び３６Ｂによる読み出し動作が終了すると、センスアンプモジュール１２Ａ及び１２Ｂは読み出し動作が終了した順に、読み出したデータＤoutをコントローラ２０に送信する。尚、本実施形態において第２シーケンサ３６Ｂは、半導体記憶装置１０が読み出し動作を実行している期間中はアクティブ状態を維持し、読み出し動作を終了するとアイドル状態に遷移する。その他の詳細な動作は［１−２−３］で説明したマルチプレーン読み出し動作と同様である。

以上のように本実施形態に係る半導体記憶装置１０では、［２−２−１］で説明したシングルプレーン読み出し動作と同様に、非同期のマルチプレーン読み出し動作を実行する場合においても、各シーケンサが読み出し動作を実行する対象のプレーンが固定される。つまり、本実施形態に係る半導体記憶装置１０における非同期のマルチプレーンリードは、図２５に示すように第１シーケンサ３６Ａよりも先に第２シーケンサ３６Ｂがビジー状態になる場合がある。

［２−２−３］その他の動作
次に、図２６を用いて半導体記憶装置１０におけるその他の動作の一例として、マルチプレーン書き込み動作について説明する。図２６には、第１シーケンサ３６Ａがプレーン＜０＞及びプレーン＜１＞に対して同期して書き込み動作を実行している際のシーケンサモジュール３６及びＣＧドライバモジュール３９の動作イメージが示されている。尚、本例におけるコマンドシーケンスとしては、例えば第１実施形態で図１５を用いて説明したコマンドシーケンスと同様のものが使用される。

図２６に示すように同期したマルチプレーン書き込み動作において、第１シーケンサ３６Ａは直接プレーン＜０＞を制御し、且つマルチプレクサ４０Ｂを介してプレーン＜１＞を制御することにより書き込み動作を実行する。また、書き込み動作中において第２シーケンサ３６Ｂはアイドル状態を維持する。尚、一方のプレーンに対する書き込み動作や、消去動作を実行している間も同様に、第２シーケンサ３６Ｂはアイドル状態を維持する。

また本例においては、図示するようにＣＧドライバモジュール３９がプレーン＜０＞及びプレーン＜１＞に対して共通の書き込み電圧を供給している。尚、ＣＧドライバモジュール３９の動作方法はこれに限定されず、例えばＣＧドライバ４１Ａ及び４１Ｂがプレーン＜０＞に対して書き込み電圧を供給し、ＣＧドライバ４１Ｃ及び４１Ｄがプレーン＜１＞に対して書き込み電圧を供給するようにしても良い。その他の詳細な動作は［１−２−４］で説明したマルチプレーン書き込み動作と同様である。

以上のように、本実施形態に係る半導体記憶装置１０は、第１シーケンサ３６Ａがマルチプレーン書き込み動作を実行する。同様に、他の書き込み動作や消去動作等を実行する場合にも、第１実施形態と同様に、動作対象のプレーンに寄らずに第１シーケンサ３６Ａが各種動作を実行する。

［２−３］第２実施形態の効果
第２実施形態に係る半導体記憶装置１０によれば、第１実施形態よりも回路面積を抑制することが出来る。以下に、本効果の詳細について説明する。

本実施形態に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０よりもシーケンサモジュール３６が備えるマルチプレクサ４０の数が少ない。具体的には、第１実施形態においてプレーン＜０＞に対応していたマルチプレクサ４０Ａと、第２シーケンサ３６Ｂとプレーン＜０＞とを接続する配線が省略されている。

つまり第１シーケンサ３６Ａはプレーン＜０＞及び＜１＞を制御可能であり、一方で第２シーケンサ３６Ｂはプレーン＜１＞を制御可能且つプレーン＜０＞を制御しない構成となる。そして本実施形態に係る半導体記憶装置１０は、読み出し動作において第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂに対してそれぞれプレーン＜０＞及び＜１＞を制御させる。

これにより本実施形態に係る半導体記憶装置１０は、第１実施形態と同様に非同期のマルチプレーン読み出し動作を実行することが出来る。また本実施形態に係る半導体記憶装置１０は、マルチプレクサ４０の数を減らしているため、第１実施形態に係る半導体記憶装置１０よりも回路面積を抑制することが出来る。さらに本実施形態に係る半導体記憶装置１０は、マルチプレクサ４０の数が減ることにより、マルチプレクサ４０の信号選択条件がシンプルになる。

尚、本実施形態に係る半導体記憶装置１０において第２シーケンサ３６Ｂは、読み出し動作を実行する場合にアクティブ状態とされ、書き込み動作及び消去動作等の読み出し動作以外の動作時にはアイドル状態とされる。本実施形態に係る半導体記憶装置１０の各種動作時における、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂの動作状態は、例えば図２７に示すものとなる。

図２７に示すように第２シーケンサ３６Ｂは、第１実施形態で説明した図１５に対して、シングルプレーン読み出し動作、複数プレーンで同期させたマルチプレーン読み出し動作においてもアクティブ状態となる。つまり本実施形態係る半導体記憶装置１０は、読み出し動作事に第２シーケンサ３６Ｂが常にアクティブ状態のため、第１実施形態に係るメモリシステム１と比べて消費電力の抑制効果が小さくなる。

［３］第３実施形態
次に、第３実施形態に係る半導体記憶装置１０及びメモリシステム１について説明する。第３実施形態は、上記第１実施形態で説明した半導体記憶装置１０において、第２シーケンサ３６Ｂに対応させた電圧生成回路を設けるものである。以下に、第１及び第２実施形態と異なる点を説明する。

［３−１］半導体記憶装置１０の構成
まず、図２８を用いて半導体記憶装置１０の構成について説明する。図２８は本実施形態に係る半導体記憶装置１０のブロック図であり、第１実施形態で説明した図４に対して、電圧生成回路３８が各シーケンサ３６に対応する昇圧器を備える点が異なっている。具体的には、図２８に示すように電圧生成回路３８は、第１昇圧器３８Ａ及び第２昇圧器３８Ｂを含んでいる。

第１昇圧器３８Ａは、読み出し動作、書き込み動作、及び消去動作等の各種動作に使用される電圧を生成することが可能であり、第１シーケンサ３６Ａによって制御される。第２昇圧器３８Ｂは、例えば読み出し動作に使用される電圧を生成することが可能であり、第２シーケンサ３６Ｂによって制御される。その他の構成は第１実施形態と同様のため、説明を省略する。

［３−２］動作
［３−２−１］シングルプレーン読み出し動作
次に、図２９を用いて半導体記憶装置１０におけるシングルプレーン読み出し動作について説明する。図２９には、シーケンサ３６Ａがプレーン＜０＞に対して読み出し動作を実行する際のシーケンサモジュール３６及びＣＧドライバモジュール３９の動作イメージが示されている。尚、本例におけるコマンドシーケンスとしては、例えば第１実施形態で図５を用いて説明したコマンドシーケンスと同様のものが使用される。

図２９に示すようにプレーン＜０＞に対するシングルプレーンの読み出し動作において、第１シーケンサ３６Ａがマルチプレクサ４０Ａを介してプレーン＜０＞を制御する。そして、第１シーケンサ３６Ａの制御に基づいて、電圧生成回路３８の第１昇圧器３８Ａが電圧を生成し、ＣＧドライバモジュール３９のＣＧドライバ４１Ａ及び４１Ｂがこの電圧から読み出し動作に必要な各種電圧を生成してプレーン＜０＞のロウデコーダ１３Ａに供給する。この読み出し動作において第２シーケンサ３６Ｂ及び第２昇圧器３８Ｂは、アイドル状態を維持して消費電力が抑えられている。その他の詳細な動作は［１−２−１］で説明したシングルプレーン読み出し動作と同様である。

尚、プレーン＜１＞に対するシングルプレーンの読み出し動作においても同様に、第１シーケンサ３６Ａ及び第１昇圧器３８Ａを用いて読み出し動作が実行され、第２シーケンサ３６Ｂ及び第２昇圧器３８Ｂはアイドル状態を維持する。

［３−２−２］マルチプレーン読み出し動作（非同期）
次に、図３０を用いて半導体記憶装置１０における非同期のマルチプレーン読み出し動作について説明する。図３０には、シーケンサ３６Ａ及び３６Ｂがそれぞれプレーン＜０＞及びプレーン＜１＞に対して非同期で読み出し動作を実行している際のシーケンサ３６及びＣＧドライバモジュール３９の動作イメージが示されている。尚、本例におけるコマンドシーケンスとしては、例えば第１実施形態で図１０を用いて説明したコマンドシーケンスと同様のものが使用される。

図３０に示すようにプレーン＜０＞及びプレーン＜１＞に対する非同期のマルチプレーン読み出し動作において、第１シーケンサ３６Ａがマルチプレクサ４０Ａを介してプレーン＜０＞を制御し、第２シーケンサ３６Ｂがマルチプレクサ４０Ｂを介してプレーン＜１＞を制御している。そして、第１シーケンサ３６Ａの制御に基づいて第１昇圧器３８Ａが電圧を生成し、第２シーケンサ３６Ｂの制御に基づいて第２昇圧器３８Ｂが電圧を生成する。そしてＣＧドライバモジュール３９のＣＧドライバ４１Ａ及び４１Ｂが、第１昇圧器３８Ａが生成した電圧から読み出し動作に必要な各種電圧を選択してプレーン＜０＞のロウデコーダ１３Ａに転送する。一方で、ＣＧドライバモジュール３９のＣＧドライバ４１Ｃ及び４１Ｄが、第２昇圧器３８Ｂが生成した電圧から読み出し動作に必要な各種電圧を選択してプレーン＜１＞のロウデコーダ１３Ａに転送する。その他の詳細な動作は［１−２−３］で説明した非同期のマルチプレーン読み出し動作と同様である。

［３−２−３］その他の動作
次に、図３１を用いて半導体記憶装置１０におけるその他の動作の一例として、同期したマルチプレーン書き込み動作について説明する。図３１には、第１シーケンサ３６Ａがプレーン＜０＞及び＜１＞に対して同期して書き込み動作を実行している際のシーケンサ３６及びＣＧドライバモジュール３９の動作イメージが示されている。尚、本例におけるコマンドシーケンスとしては、例えば第１実施形態で図１５を用いて説明したコマンドシーケンスと同様のものが使用される。

図３１に示すようにプレーン＜０＞及び＜１＞に対するマルチプレーン書き込み動作において、第１シーケンサ３６Ａがマルチプレクサ４０Ａ及び４０Ｂを介してそれぞれプレーン＜０＞及び＜１＞を制御する。そして、第１シーケンサ３６Ａの制御に基づいて電圧生成回路３８の第１昇圧器３８Ａが電圧を生成し、ＣＧドライバモジュール３９が、この電圧から書き込み動作に必要な各種電圧を選択してプレーン＜０＞のロウデコーダ１３Ａとプレーン＜１＞のロウデコーダ１３Ｂに転送する。

この書き込み動作において第２シーケンサ３６Ｂ及び第２昇圧器３８Ｂは、アイドル状態を維持して消費電力が抑えられている。その他の詳細な動作は［１−２−４］で説明したマルチプレーン書き込み動作と同様である。

尚、半導体記憶装置１０のその他の動作としてマルチプレーン書き込み動作を例に説明したが、これに限定されない。例えば、第１シーケンサ３６Ａが同期したマルチプレーン読み出し動作、シングルプレーン書き込み動作、及び消去動作等を実行している場合においても同様に、第２シーケンサ３６Ｂ及び第２昇圧器３８Ｂはアイドル状態を維持する。

［３−３］第３実施形態の効果
第３実施形態に係る半導体記憶装置１０によれば、第１実施形態よりも消費電力を抑制することが出来る。以下に、本効果の詳細について説明する。

本実施形態に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０に対して、電圧生成回路３８が複数の昇圧器を備えている。具体的には、第１シーケンサ３６Ａに対応する第１昇圧器３８Ａと、第２シーケンサ３６Ｂに対応する第２昇圧器３８Ｂとを備えている。第１昇圧器３８Ａ及び第２昇圧器３８Ｂは、各々が対応するシーケンサの実行可能な動作に必要な電圧を生成することが出来る。

また半導体記憶装置１０は、第１シーケンサ３６Ａが第１昇圧器３８Ａを用いて各種動作を実行している間に、第２シーケンサ３６Ｂがアイドル状態である場合には、第２昇圧器３８Ｂもアイドル状態とされる。一方で、非同期のマルチプレーン動作を実行する際に、第２シーケンサ３６Ｂがアクティブ状態になると、第２昇圧器３８Ｂもアクティブ状態とされる。これにより、第２シーケンサ３６Ｂが第２昇圧器３８Ｂを用いて読み出し動作を実行することが出来る。

以上のように本実施形態に係る半導体記憶装置１０は、第２シーケンサ３６Ｂに対応する第２昇圧器３８Ｂを、第２シーケンサ３６Ｂに連動してアイドル状態又はアクティブ状態に遷移させる。これにより本実施形態に係る半導体記憶装置１０は、電圧生成回路３８で動作に使用されていない回路の待機電力を抑制することが出来るため、第１実施形態よりも消費電力を抑制することが出来る。

尚、本実施形態において、第２昇圧器３８Ｂが読み出し動作を実行可能な構成である場合を例に説明したが、これに限定されない。例えば、第２シーケンサ３６Ｂが書き込み動作や消去動作を実行可能な場合には、これに対応して第２昇圧器３８Ｂも書き込み動作や消去動作に必要な電圧を生成可能に構成される。

［４］第４実施形態
次に、第４実施形態に係る半導体記憶装置１０及びメモリシステム１について説明する。第４実施形態は、上記第１実施形態で説明した半導体記憶装置１０に対して、プレーンを１つ追加したものである。以下に、第１〜第３実施形態と異なる点を説明する。

［４−１］半導体記憶装置１０の構成
まず、図３２を用いて半導体記憶装置１０の構成について説明する。図３２は本実施形態に係る半導体記憶装置１０のブロック図であり、第１実施形態で説明した図４に対してプレーンが１つ追加されている点が異なっている。具体的には、図３２に示すように半導体記憶装置１０はプレーン＜２＞をさらに備えている。また、これに対応してシーケンサモジュール３６は、プレーン＜２＞に対応するマルチプレクサ４０Ｃをさらに備えている。

マルチプレクサ４０Ｃは、制御信号Ｓ３に基づいて、複数の入力信号から選択された１つの信号を出力する。マルチプレクサ４０Ｃの入力端子には、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂの制御信号が入力される。そしてマルチプレクサ４０Ｃは、シーケンサ３６Ａ及び３６Ｂのうちいずれか一方の制御信号を、電圧生成回路３８、ＣＧドライバモジュール３９、及びプレーン＜２＞の各種回路に出力する。半導体記憶装置１０のその他の構成は、第１実施形態と同様のため説明を省略する。

［４−２］メモリシステム１の動作
次に、図３３を用いて半導体記憶装置１０の動作の一例として、シングルプレーン読み出し動作とマルチプレーン読み出し動作を非同期で実行した場合の一例について説明する。図３３は、第１シーケンサ３６Ａがプレーン＜０＞に対してシングルプレーン読み出し動作を実行している間に、第２シーケンサ３６Ｂがプレーン＜１＞及びプレーン＜２＞に対して同期したマルチプレーン読み出し動作を開始するコマンドシーケンスの一例である。図３３には、半導体記憶装置１０が送受信する入出力信号Ｉ／Ｏが示されている。

図３３に示すように、まずコントローラ２０は、コマンド“００ｈ”、プレーン＜０＞を指定するアドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体記憶装置１０に送信する。レジスタ３５Ａにコマンド“３０ｈ”が格納されると、第１シーケンサ３６Ａがプレーン＜０＞に対して読み出し動作を開始する。

第１シーケンサ３６Ａが読み出し動作を実行している間に、コントローラ２０は、他のプレーンに対する読み出し動作を実行するために、活性化コマンド“ｘｘｈ”を発行して、半導体記憶装置１０に送信する。これにより第２シーケンサ３６Ｂがアイドル状態からアクティブ状態に遷移する。尚、活性化コマンド“ｘｘｈ”を発行するタイミングはこれに限定されず、第２シーケンサ３６Ｂに対して読み出し動作を実行させたいタイミングより前であれば良い。

次にコントローラ２０は、半導体記憶装置１０に対してプレーン＜１＞及び＜２＞で同期した読み出し動作を指示する。具体的には、コントローラ２０は、コマンド“００ｈ”、プレーン＜１＞を指定するアドレス情報ＡＤＤ、及びコマンド“３２ｈ”を順に半導体記憶装置１０に送信する。これらのコマンド及びアドレス情報を受けた半導体記憶装置１０が再びコマンドを受け付け可能になると、続けてコントローラ２０は、コマンド“００ｈ”、プレーン＜２＞を指定するアドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体記憶装置１０に送信する。

レジスタ３５Ｂにコマンド“３０ｈ”が格納されると、第２シーケンサ３６Ｂは、プレーン＜１＞に対する指示とコマンド“３２ｈ”とを含むコマンドセットと、プレーン＜２＞に対する指示とコマンド“３０ｈ”とを含むコマンドセットとに基づいたマルチプレーン読み出し動作を開始する。

以上で説明した第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂによる読み出し動作が実行している際のシーケンサモジュール３６及びＣＧドライバモジュール３９の動作イメージが図３４に示されている。図３４に示すようにシーケンサモジュール３６は、制御信号Ｓ１を制御してマルチプレクサ４０Ａに第１シーケンサ３６Ａの制御信号を出力させ、制御信号Ｓ２及びＳ３を制御してマルチプレクサ４０Ｂ及び４０Ｃに第２シーケンサ３６Ｂの制御信号を出力させる。これにより半導体記憶装置１０は、第１シーケンサ３６Ａによるプレーン＜０＞に対するシングルプレーン読み出し動作と、第２シーケンサ３６Ｂによるプレーン＜１＞及び＜２＞で同期したマルチプレーン読み出し動作とを実行することが可能となる。また本例においては、図示するようにＣＧドライバ４１Ａ及び４１Ｂがプレーン＜０＞に対して書き込み電圧を供給し、ＣＧドライバ４１Ｃ及び４１Ｄがプレーン＜１＞及び＜２＞に対して読み出し電圧を供給している。

各シーケンサによる読み出し動作が終了すると半導体記憶装置１０は、実行されている読み出し動作が終了した順番に、読み出しデータＤoutをコントローラ２０に送信する。本例においては、プレーン＜０＞、プレーン＜１＞、及びプレーン＜２＞の順に読み出しデータＤoutが出力されている。

以上のように半導体記憶装置１０は、３つのプレーンを備える場合において、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂを用いることで、２つの動作を非同期で実行することが出来る。

尚、以上の説明では、シングルプレーン読み出し動作とマルチプレーン読み出し動作との組み合わせを非同期で実行する場合を例に説明したが、これに限定されない。例えば、第１シーケンサ３６Ａが２つのプレーンに対するマルチプレーン動作を実行している間に、第２シーケンサ３６Ｂが残りのプレーンに対するシングルプレーン読み出し動作を実行しても良い。また、シーケンサ３６Ａ及び３６Ｂがそれぞれ非同期でシングルプレーン読み出し動作を実行しても良いし、第１シーケンサ３６Ａがシングルプレーン書き込み動作を実行している間に第２シーケンサ３６Ｂがシングルプレーン読み出し動作を実行しても良い。このように本実施形態に係る半導体記憶装置１０の動作は、第１シーケンサ３６Ａと第２シーケンサ３６Ｂが実行可能な動作によって、多くのバリエーションを考えることが出来る。

［４−３］第４実施形態の効果
第４実施形態に係る半導体記憶装置１０によれば、３個以上のプレーンを備える半導体記憶装置１０においても第１実施形態と同様の効果を得ることが出来る。以下に、本効果の詳細について説明する。

本実施形態に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０に対して、プレーン＜２＞が追加されている。そして本実施形態に係る半導体記憶装置１０は、プレーン＜２＞に対応してシーケンサモジュール３６がマルチプレクサ４０Ｃを備えている。これにより本実施形態に係る半導体記憶装置１０は、第１シーケンサ３６Ａが各種動作を実行していないプレーンに対して、第２シーケンサ３６Ｂを用いて読み出し動作を実行することが出来る。

以上のように本実施形態に係る半導体記憶装置１０は、半導体記憶装置１０が備えるプレーンの数に対応させてマルチプレクサ４０を設けることで、第１実施形態と同様の動作を実行することが可能となる。つまり本実施形態に係る半導体記憶装置１０は、第１実施形態と同様の効果を得ることが出来る。

［５］第５実施形態
次に、第５実施形態に係る半導体記憶装置１０及びメモリシステム１について説明する。第５実施形態は、上記第４実施形態で説明した半導体記憶装置１０に対してシーケンサを１つ追加し、シーケンサの数とプレーンの数を等しくしたものである。以下に、第１〜第４実施形態と異なる点を説明する。

［５−１］半導体記憶装置１０の構成
まず、図３５を用いて半導体記憶装置１０の構成について説明する。図３５は本実施形態に係る半導体記憶装置１０のブロック図であり、第４実施形態で説明した図３２に対して第２シーケンサが１つ追加されている点が異なっている。具体的には、図３５に示すようにシーケンサモジュール３６は、第３シーケンサ３６Ｃをさらに備えている。また、これに対応してＣＧドライバモジュール３９はＣＧドライバ４１Ｅ及び４１Ｆをさらに備えている。

第３シーケンサ３６Ｃは、例えば読み出し動作を実行可能であり、マルチプレクサ４０Ａ、４０Ｂ、及び４０Ｃの入力端子に接続されている。そして第３シーケンサ３６Ｃは、マルチプレクサ４０Ａ、４０Ｂ、及び４０Ｃを介して、それぞれプレーン＜０＞、＜１＞、及び＜２＞を制御する。尚、本実施形態において半導体記憶装置１０は、第３シーケンサ３６Ｃに対応するステータスレジスタ、アドレスレジスタ、コマンドレジスタ（いずれも図示せず）を備えている。

ＣＧドライバ４１Ｅ及び４１Ｆの構成は、他のＣＧドライバ４１と同様である。ＣＧドライバモジュール３９は、ＣＧドライバ４１Ｅ及び４１Ｆを備える事によって、上記第１〜第４実施形態におけるＣＧドライバモジュール３９よりも多くの種類の電圧をロウデコーダ１３に転送することが可能となる。半導体記憶装置１０のその他の構成は、第４実施形態と同様のため説明を省略する。

［５−２］メモリシステム１の動作
次に、図３６を用いて半導体記憶装置１０の動作の一例として、３つのプレーンに対する非同期のマルチプレーン読み出し動作について説明する。図３６は、シーケンサ３６Ａ、３６Ｂ、３６Ｃがそれぞれプレーン＜０＞、プレーン＜１＞、及びプレーン＜２＞に対して非同期で読み出し動作を実行するコマンドシーケンスの一例である。図３６には、半導体記憶装置１０が送受信する入出力信号Ｉ／Ｏが示されている。本例では、まずプレーン＜０＞に対する読み出しが開始され、この読み出しの期間中にプレーン＜１＞に対する読み出しが開始される。そしてプレーン＜０＞及び＜１＞に対する読み出し動作を実行している間に、プレーン＜２＞に対する読み出し動作が開始される場合を例に説明する。

図３６に示すように、まずコントローラ２０は、コマンド“００ｈ”、プレーン＜０＞を指定するアドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体記憶装置１０に送信する。レジスタ３５Ａにコマンド“３０ｈ”が格納されると、第１シーケンサ３６Ａがプレーン＜０＞に対して読み出し動作を開始する。

次にコントローラ２０は、第１シーケンサ３６Ａが読み出し動作を実行している間に他のプレーンに対する読み出し動作を実行するために、第１活性化コマンド“ｘｘｈ”を発行して、半導体記憶装置１０に送信する。これにより第２シーケンサ３６Ｂがアイドル状態からアクティブ状態に遷移する。

次にコントローラ２０は、コマンド“００ｈ”、プレーン＜１＞を指定するアドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体記憶装置１０に送信する。レジスタ３５Ｂにコマンド“３０ｈ”が格納されると、第２シーケンサ３６Ｂがプレーン＜１＞に対して読み出し動作を開始する。

次にコントローラ２０は、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂが読み出し動作を実行している間に他のプレーンに対する読み出し動作を実行するために、第２活性化コマンド“ｚｚｈ”を発行して、半導体記憶装置１０に送信する。コマンド“ｚｚｈ”は、アイドル状態の第３シーケンサ３６Ｃをアクティブ状態にするためのコマンドである。これにより第３シーケンサ３６Ｃがアイドル状態からアクティブ状態に遷移する。

次にコントローラ２０は、コマンド“００ｈ”、プレーン＜２＞を指定するアドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体記憶装置１０に送信する。このコマンド“００ｈ”及び“３０ｈ”は第３シーケンサ３６Ｃに対応するコマンドレジスタに格納され、アドレス情報ＡＤＤは第３シーケンサ３６Ｃに対応するアドレスレジスタに格納される。第３シーケンサ３６Ｃに対応するコマンドレジスタにコマンド“３０ｈ”が格納されると、第２シーケンサ３６Ｂがプレーン＜２＞に対して読み出し動作を開始する。

以上で説明したシーケンサ３６Ａ、３６Ｂ、及び３６Ｃによる読み出し動作が実行している際のシーケンサモジュール３６及びＣＧドライバモジュール３９の動作イメージが図３７に示されている。図３７に示すようにシーケンサモジュール３６は、制御信号Ｓ１、Ｓ２、及びＳ３を制御することにより、マルチプレクサ４０Ａに第１シーケンサ３６Ａの制御信号を出力させ、マルチプレクサ４０Ｂに第２シーケンサ３６Ｂの制御信号を出力させ、マルチプレクサ４０Ｃに第３シーケンサ３６Ｃの制御信号を出力させている。

これにより半導体記憶装置１０は、第１シーケンサ３６Ａによるプレーン＜０＞に対する読み出し動作と、第２シーケンサ３６Ｂによるプレーン＜１＞に対する読み出し動作と、第３シーケンサ３６Ｃによるプレーン＜２＞に対する読み出し動作とを平行して実行することが可能となる。

また本例においては、図示するようにＣＧドライバ４１Ａ及び４１Ｂがプレーン＜０＞に対して書き込み電圧を供給し、ＣＧドライバ４１Ｃ及び４１Ｄがプレーン＜１＞に対して読み出し電圧を供給し、ＣＧドライバ４１Ｅ及び４１Ｆがプレーン＜２＞に対して読み出し電圧を供給している。

各シーケンサによる読み出し動作が終了すると半導体記憶装置１０は、実行されている読み出し動作が終了した順番に、読み出しデータＤoutをコントローラ２０に送信する。本例においては、プレーン＜０＞、プレーン＜１＞、及びプレーン＜２＞の順に読み出しデータＤoutが出力されている。

以上のように半導体記憶装置１０は、３つのプレーンを備える場合において、第１シーケンサ３６Ａ、第２シーケンサ３６Ｂ、及び第３シーケンサ３６Ｃを用いることで、３つの動作を非同期で実行することが出来る。

尚、以上で説明した動作はあくまで一例であり、シーケンサ３６Ａ、３６Ｂ、及び３６Ｃが各動作を実行する対象のプレーンに基づいて、シーケンサモジュール３６が各マルチプレクサ４０に出力させる制御信号が変更される。

［５−３］第５実施形態の効果
第５実施形態に係る半導体記憶装置１０によれば、３個以上のプレーンを備える半導体記憶装置１０において動作速度を向上することが出来る。以下に、本効果の詳細について説明する。

本実施形態に係る半導体記憶装置１０は、第４実施形態に係る半導体記憶装置１０に対して、第３シーケンサ３６Ｃが追加されている。そして第３シーケンサ３６Ｃは、マルチプレクサ４０Ａ、４０Ｂ、及び４０Ｃを介してそれぞれプレーン＜０＞、＜１＞及び＜２＞を制御する。これにより本実施形態に係る半導体記憶装置１０は、３つのプレーンに対して非同期で読み出し動作を実行することが可能となる。

具体的には、半導体記憶装置１０は、第１シーケンサ３６Ａがビジー状態の場合に、第２シーケンサ３６Ｂを使用して読み出し動作を実行する。さらに半導体記憶装置１０は、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂがビジー状態の場合に、第３シーケンサ３６Ｃを使用して読み出し動作を実行する。

このように本実施形態に係る半導体記憶装置１０は、半導体記憶装置１０が備えるプレーンの数とシーケンサの数を合わせることによって、３つのプレーンで非同期のマルチプレーン動作を実行することが出来る。これにより本実施形態に係るメモリシステム１は、第１実施形態と同様に動作速度を向上することが出来る。

また、本実施形態に係るメモリシステム１において半導体記憶装置１０は、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂが各種動作を実行している間に、第３シーケンサ３６Ｃをアイドル状態とする。そしてアイドル状態の第３シーケンサ３６Ｃは、３つプレーンにおける非同期のマルチプレーン読み出し動作が必要となった場合に活性化される。

具体的には、半導体記憶装置１０はコントローラ２０から活性化コマンドを受信すると、第３シーケンサ３６Ｃをアイドル状態からアクティブ状態に遷移させる。ここで使用される活性化コマンドは、第２シーケンサ３６Ｂを活性化させる活性化コマンドと異なるものである。第２シーケンサ３６Ｂがアクティブ状態になると、半導体記憶装置１０は３つのプレーンにおける非同期のマルチプレーン読み出し動作を実行することが可能となる。

以上のように本実施形態に係る半導体記憶装置１０は、第３シーケンサ３６Ｃを第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂが各種動作を実行している間にアイドル状態とし、３つのプレーンにおける非同期のマルチプレーン読み出し動作を実行する場合にアクティブ状態とする。これにより本実施形態に係るメモリシステム１は、第１実施形態と同様に消費電力を抑制することが出来る。

尚、本実施形態において、半導体記憶装置１０が備えるプレーンの数が３つの場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１０が４つ以上のプレーンを備えていても良い。このような場合においても、シーケンサモジュール３６がプレーンの数に対応する数のシーケンサを備えていれば、複数プレーンで非同期のマルチプレーン読み出し動作を実行することが出来る。

また、本実施形態において、第３シーケンサ３６Ｃを活性化する活性化コマンドが、第２シーケンサ３６Ｂを活性化させる活性化コマンドと異なる場合を例に説明したが、これに限定されない。例えば、第２シーケンサ３６Ｂを活性化させる活性化コマンドを受けて、シーケンサ３６Ｂ及び３６Ｃを同時に活性化させるようにしても良い。

［６］第６実施形態
次に、第６実施形態に係る半導体記憶装置１０及びメモリシステム１について説明する。第６実施形態は、上記第１実施形態で説明した半導体記憶装置１０がコントローラ２０に出力するレディ／ビジー信号を１つにしたものである。以下に、第１〜第５実施形態と異なる点を説明する。

［６−１］半導体記憶装置１０の構成
まず、図３８を用いて半導体記憶装置１０の構成について説明する。図３８は本実施形態に係る半導体記憶装置１０のブロック図であり、第１実施形態で説明した図２に対してレディ／ビジー制御回路の構成が異なっている。具体的には、図３８に示すようにレディ／ビジー制御回路３７は、半導体記憶装置１０全体の動作状態を示すレディ／ビジー信号ＲＢを出力する。

レディ／ビジー制御回路３７は、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂのうち少なくとも１つがレディ状態の場合に、レディ／ビジー信号ＲＢを“Ｈ”レベルとする。一方で、レディ／ビジー制御回路３７は、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂが両方共にビジー状態の場合に、レディ／ビジー信号ＲＢを“Ｌ”レベルとする。半導体記憶装置１０のその他の構成は、第１実施形態と同様のため、説明を省略する。

尚、以下の説明において、半導体記憶装置１０全体の動作状態を示すレディ／ビジー信号ＲＢが“Ｈ”及び“Ｌ”レベルであることをそれぞれ、半導体記憶装置１０がレディ状態及びビジーであると呼ぶ。

［６−２］メモリシステム１の動作
次に、図３９を用いてメモリシステム１の動作の一例として、非同期のマルチプレーン読み出し動作について説明する。図３９は、シーケンサ３６Ａ及び３６Ｂがそれぞれプレーン＜０＞及びプレーン＜１＞に対して非同期のマルチプレーン読み出し動作を実行するコマンドシーケンスの一例である。図３９には、半導体記憶装置１０が送受信する入出力信号Ｉ／Ｏ、半導体記憶装置１０全体の動作状態を示すレディ／ビジー信号ＲＢ、並びに第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂのレディ／ビジー信号ＲＢが示されている。尚、図示する第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂのレディ／ビジー信号ＲＢは、半導体記憶装置１０の内部信号であり、コントローラ２０には出力されない。

図３９に示すように、まずコントローラ２０はプレーン＜０＞に対する読み出し動作を指示するコマンド及びアドレス情報を送信する。具体的には、コントローラ２０はコマンド“００ｈ”、プレーン＜０＞を指定するアドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体記憶装置１０に送信する。

レジスタ３５Ａにコマンド“３０ｈ”が格納されると、第１シーケンサ３６Ａはプレーン＜０＞に対して読み出し動作を開始し、第１シーケンサ３６Ａがレディ状態からビジー状態になる。このとき半導体記憶装置１０は、レディ状態を維持している。

第１シーケンサ３６Ａがプレーン＜０＞に対する読み出し動作を実行している間に、コントローラ２０は活性化コマンド“ｘｘｈ”を発行して、半導体記憶装置１０に送信する。レジスタ３５Ｂにコマンド“ｘｘｈ”が格納されると、アイドル状態の第２シーケンサ３６Ｂが活性化され、アクティブ状態になる。

そしてコントローラ２０は、プレーン＜１＞に対する読み出し動作を指示するコマンド及びアドレス情報を送信する。具体的には、コマンド“００ｈ”、プレーン＜１＞を指定するアドレス情報ＡＤＤ、コマンド“３０ｈ”を順に半導体記憶装置１０に送信する。レジスタ３５Ｂにコマンド“３０ｈ”が格納されると、第２シーケンサ３６Ｂはプレーン＜１＞に対して読み出し動作を開始し、第２シーケンサ３６Ｂがレディ状態からビジー状態になる。ここで半導体記憶装置１０は、レディ状態からビジー状態に遷移する。

プレーン＜０＞に対する読み出し動作が終了すると、第１シーケンサ３６Ａがビジー状態からレディ状態になり、これに応答して半導体記憶装置１０がビジー状態からレディ状態になる。そしてコントローラ２０は、半導体記憶装置１０がレディ状態になったことに応答して、ステータスリードコマンド“ｙｙｈ”を発行して、半導体記憶装置１０に送信する。コマンド“ｙｙｈ”は、半導体記憶装置１０に含まれたシーケンサの動作状態を知るためのコマンドである。半導体記憶装置１０は、コマンド“ｙｙｈ”を受信すると、例えば図４０に示すような半導体記憶装置１０のステータス情報ＳＴＳをコントローラ２０に送信する。図４０には、半導体記憶装置１０がコマンド“ｙｙｈ”に応答して出力する入出力信号Ｉ／Ｏ０〜Ｉ／Ｏ７の一例が示されている。

図４０に示すように、例えば入出力信号Ｉ／Ｏ０に第１シーケンサ３６Ａの動作状態が割り当てられ、入出力信号Ｉ／Ｏ１に第２シーケンサ３６Ｂの動作状態が割り当てられている。そしてこの入出力信号Ｉ／Ｏは、例えばシーケンサが何らかの動作を実行中（ビジー状態）の場合に“０”とされ、待機状態（レディ状態）の場合に“１”とされる。尚、本例においては、残りの入出力信号Ｉ／Ｏ２〜Ｉ／Ｏ７は未使用とされ、情報が割り当てられていない。

このように入出力信号Ｉ／Ｏにシーケンサ３６Ａ及び３６Ｂの動作状態の情報を割り当てることによって、コントローラ２０はどちらのプレーンの動作が終了したのかを知ることが出来る。本例においては、第１シーケンサ３６Ａが読み出し動作を実行したプレーン＜０＞の方が先に読み出し動作が終了する。このためコントローラ２０は、始めのコマンド“ｙｙｈ”によるステータスリードによって、第１シーケンサ３６Ａがレディ状態に、第２シーケンサ３６Ｂがビジー状態になっていることを知ることが出来る。

そして、この半導体記憶装置１０のステータス情報に基づいて、コントローラ２０はデータ転送コマンドとプレーン＜０＞に対するアドレス情報（図示せず）を発行して、半導体記憶装置１０に送信する。すると半導体記憶装置１０は、プレーン＜０＞に保持された読み出しデータＤoutをコントローラ２０に出力する。

プレーン＜０＞のデータ転送が終了すると、コントローラ２０はレディ／ビジー信号ＲＢから半導体記憶装置１０の動作状態を知ることが出来なくなる。このためコントローラ２０は、一定の間隔でステータスリードコマンド“ｙｙｈ”を発行することにより、半導体記憶装置１０の動作状態を確認する。

ここで、コントローラ２０がプレーン＜１＞の読み出し動作が終了したことが確認出来なかった場合、再度ステータスリードコマンド“ｙｙｈ”を発行して、半導体記憶装置１０に送信する。一方で、コントローラ２０がプレーン＜０＞の読み出し動作が終了したことが確認出来た場合、コントローラ２０はデータ転送コマンドとプレーン＜１＞に対するアドレス情報（図示せず）を発行して、半導体記憶装置１０に送信する。すると半導体記憶装置１０は、プレーン＜１＞に保持された読み出しデータＤoutをコントローラ２０に出力する。

尚、以上の説明において、プレーン＜０＞及び＜１＞に対して非同期のマルチプレーン読み出し動作を実行した場合を例に説明したが、これに限定されない。例えば、第１シーケンサ３６Ａが書き込み動作を実行し、第２シーケンサ３６Ｂが読み出し動作を実行する場合においても、同様の方法により非同期のマルチプレーン動作を実行する事が出来る。

［６−３］第６実施形態の効果
第６実施形態に係る半導体記憶装置１０によれば、半導体記憶装置１０のチップ面積を抑制することが出来る。以下に、本効果の詳細について説明する。

本実施形態に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０に対して、レディ／ビジー制御回路３７が出力するレディ／ビジー信号ＲＢを１つにして、半導体記憶装置１０及びコントローラ２０間で信号をやり取りするピンの数を減らしている。

具体的には、レディ／ビジー制御回路３７は、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂのうち少なくとも一方がレディ状態の場合に半導体記憶装置１０がレディ状態、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂの両方がビジー状態の場合に半導体記憶装置１０がビジー状態とする。そしてコントローラ２０が、マルチプレーン動作時に一方のプレーンの動作が終了したことを検知した場合に、半導体記憶装置１０に対してステータスリードを実行する。これにより、コントローラ２０が半導体記憶装置１０の状態を知ることが出来るため、適切なプレーンに対して読み出したデータの出力や、続く動作の指示をすることが可能となる。

以上のように本実施形態に係る半導体記憶装置１０は、レディ／ビジー信号ＲＢを１つにした場合においても、非同期のマルチプレーン読み出し動作等を実行する事が出来る。このように本実施形態に係る半導体記憶装置１０は、第１実施形態よりもピン数を減らすことが出来るため、チップ面積を抑制することが出来る。

［７］第７実施形態
次に、第７実施形態に係る半導体記憶装置１０及びメモリシステム１について説明する。第７実施形態は、上記第６実施形態で説明した半導体記憶装置１０において、キャッシュ読み出し動作を実行するものである。以下に、第１〜第６実施形態と異なる点を説明する。

［７−１］メモリシステム１の動作
まず、半導体記憶装置１０のキャッシュ読み出し動作について説明する。キャッシュ読み出し動作は、あるプレーンに対して読み出し動作を実行した後にキャッシュリードコマンドを受信した場合に、アドレス情報を入力すること無く続くページに対する読み出し動作を実行するものである。図４１には、非同期のマルチプレーン読み出し動作を実行した際に、キャッシュ読み出し動作を利用した場合のコマンドシーケンスの一例が示され、半導体記憶装置１０が送受信する入出力信号Ｉ／Ｏが示されている。

図４１に示すように、まずコントローラ２０は、第１実施形態で図１４を用いて説明したコマンドシーケンスと同様のコマンドシーケンスによって、半導体記憶装置１０に対して非同期のマルチプレーン読み出し動作を実行させる。そして、半導体記憶装置１０は、このマルチプレーン読み出し動作によってプレーン＜０＞及び＜１＞から読み出されたデータをそれぞれ、コントローラ２０に出力する（図示せず）。

続けてコントローラ２０は、コマンド“ｚ０ｈ”と、キャッシュリードコマンド“３１ｈ”とを続けて発行し、半導体記憶装置１０に送信する。コマンド“ｚ０ｈ”は、プレーンの切り替えを指示するコマンドであり、本例においてはプレーン＜０＞を指定するものである。コマンド“３１ｈ”は、キャッシュ読み出し動作を指示するコマンドであり、このコマンドを受信した半導体記憶装置１０は、指定されたプレーンにおいて直前に読み出し動作が実行されていたページアドレスに対して、続くページアドレスに対する読み出し動作を実行する。

これらのコマンドを受信した半導体記憶装置１０は、プレーン＜０＞に対して続くページアドレスに対する読み出し動作を実行する。そしてこの読み出し動作が終了すると、第６実施形態で説明したように、ステータスリードを実行して読み出し動作の終了を確認した後に、対応するプレーンの読み出しデータを出力する。本例においては、コマンド“ｙｙｈ”によるステータスリードが実行された後に、プレーン＜０＞の読み出しデータＤoutがコントローラ２０に転送されている。

次にコントローラ２０は、コマンド“ｚ１ｈ”と、キャッシュリードコマンド“３１ｈ”とを続けて発行し、半導体記憶装置１０に送信する。コマンド“ｚ１ｈ”は、プレーンの切り替えを指示するコマンドであり、本例においてはプレーン＜１＞を指定するものである。

これらのコマンドを受信した半導体記憶装置１０は、プレーン＜１＞に対して続くページアドレスに対する読み出し動作を実行する。そしてこの読み出し動作が終了すると、第６実施形態で説明したように、ステータスリードを実行して読み出し動作の終了を確認した後に、対応するプレーンの読み出しデータを出力する。本例においては、コマンド“ｙｙｈ”によるステータスリードが実行された後に、プレーン＜１＞の読み出しデータＤoutがコントローラ２０に転送されている。

以上のようなコマンドシーケンスによって、キャッシュ読み出し動作は進行する。尚、以上の説明においては、キャッシュ読み出し動作を実行するシーケンスと、そのキャッシュ読み出し動作により読み出されたデータを出力するシーケンスとが連続した場合を例に説明したが、これに限定されない。例えば、一方のプレーンの読み出しデータを出力した後に当該プレーンに対するキャッシュ読み出しコマンドをするようにしても良い。この場合、各プレーンに対してキャッシュ読み出し動作を指示するタイミングと、各プレーンのデータを出力するタイミングとが図４１と異なる場合がある。

また、各プレーンに対するキャッシュ読み出し動作を終了する場合には、最後に指定するページに対するキャッシュ読み出し動作の指示に、異なるコマンドが使用される。具体的には、図４１に示すようにキャッシュ読み出し動作の終わりには、コマンド“３１ｈ”の替わりにコマンド“３Ｆｈ”が使用される。コマンド“３Ｆｈ”は、キャッシュ読み出し動作の終わりを示すコマンドである。半導体記憶装置１０はコマンド“３Ｆｈ”に基づいて、コマンド“３１ｈ”の場合と同様に続くページデータの読み出しを実行し、データが出力されると当該プレーンに対する読み出し動作を終了する。

以上のように本実施形態に係る半導体記憶装置１０は、コマンド“ｚ０ｈ”及び“ｚ１ｈ”を用いて選択プレーンを都度切り替えながら動作させることにより、非同期のマルチプレーン読み出し動作においてキャッシュ読み出し動作を適用することが出来る。

［７−２］第７実施形態の効果
第７実施形態は、第６実施形態に係る半導体記憶装置１０においてキャッシュ読み出し動作を適用したものである。このように半導体記憶装置１０は、非同期のマルチプレーン読み出し動作を実行する場合においてもキャッシュ読み出し動作を実行する事が出来る。これにより本実施形態に係るメモリシステム１は、コマンドシーケンスを簡略化することが出来るため、第６実施形態よりも動作速度を向上することが出来る。

［８］第８実施形態
次に、第８実施形態に係る半導体記憶装置１０及びメモリシステム１について説明する。第８実施形態は、上記第１実施形態で説明したメモリシステム１において、第２シーケンサに対応するロジック制御回路、入出力回路、及びレディ／ビジー制御回路を設けるものである。以下に、第１〜第７実施形態と異なる点を説明する。

［８−１］メモリシステム１の構成
まず、図４２を用いてメモリシステム１の構成について説明する。図４２は本実施形態に係るメモリシステム１のブロック図である。図４２に示すように、半導体記憶装置１０は周辺回路１４において、第１シーケンサ３６Ａに対応する領域１５Ａと、第２シーケンサ３６Ｂに対応する領域１５Ｂとを含んでいる。

領域１５Ａ及び１５Ｂにはそれぞれ、ロジック制御回路３０、入出力回路３１、レジスタ３２、シーケンサ３６、及びレディ／ビジー制御回路３７が設けられている。領域１５Ａには第１シーケンサ３６Ａが設けられ、領域１５Ｂには第２シーケンサ３６Ｂが設けられている。領域１５における各種回路の接続関係は、第１実施形態で説明した図２と同様である。また、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂと、電圧生成回路３８、ＣＧドライバモジュール３９、及び各プレーンとの接続関係は、第１実施形態で説明した図４と同様である。

また、図４２に示すようにコントローラ２０は、半導体記憶装置１０と第１シーケンサ３６Ａに対応する信号、及び第２シーケンサ３６Ｂに対応する信号をやりとりする。具体的には、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂに対応する信号は、各々が入出力信号Ｉ／Ｏ、各種制御信号、レディ／ビジー信号ＲＢを含んでいる。その他の構成は第１実施形態と同様のため、説明を省略する。

［８−２］メモリシステム１の動作
次に、図４３を用いて半導体記憶装置１０における非同期のマルチプレーン読み出し動作について説明する。図４３は、シーケンサ３６Ａ及び３６Ｂがそれぞれプレーン＜０＞及びプレーン＜１＞に対して非同期で読み出し動作を実行するコマンドシーケンスの一例である。図４３には、第１シーケンサ３６Ａに対応する入出力信号Ｉ／Ｏ及びレディ／ビジー信号ＲＢと、第２シーケンサ３６Ｂに対応する入出力信号Ｉ／Ｏ及びレディ／ビジー信号ＲＢとが示されている。

図４３に示すようにコントローラ２０は、まず第１シーケンサ３６Ａに対応する入出力回路３１等を用いて、プレーン＜０＞に対する読み出し動作を実行する。このコマンドシーケンスは、第１実施形態で説明した図１０においてプレーン＜０＞の読み出し動作を指示するコマンドシーケンスと同様である。

またコントローラ２０は、第１シーケンサ３６Ａを用いた読み出し動作を指示している間に、第２シーケンサ３６Ｂに対応する入出力回路３１等を用いて、プレーン＜１＞に対する読み出し動作を実行する。このコマンドシーケンスは、第１実施形態で説明した図１０においてプレーン＜１＞の読み出し動作を指示するコマンドシーケンスと同様である。このコマンドシーケンスの冒頭には活性化コマンド“ｘｘｈ”が含まれており、このコマンド“ｘｘｈ”に基づいて第２シーケンサ３６Ｂが活性化される。

そして、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂの制御に読み出されたデータはそれぞれ、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂに対応する入出力回路３１を介して、コントローラ２０に出力される。

以上のように本実施形態に係るメモリシステム１においてコントローラ２０は、非同期のマルチプレーン読み出し動作を実行する場合に、第１シーケンサ３６Ａに対応するコマンドシーケンスと、第２シーケンサ３６Ｂに対応するコマンドシーケンスを平行して半導体記憶装置１０に送信することが出来る。また半導体記憶装置１０は、この非同期のマルチプレーン読み出し動作によって読み出されたデータを、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂに対応する入出力回路３１で平行してコントローラ２０に出力することが出来る。

［８−３］第８実施形態の効果
第８実施形態に係るメモリシステム１によれば、動作速度を高速化することが出来る。以下に、本効果の詳細について説明する。

本実施形態に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０に対して、コントローラ２０が第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂを平行して制御することが可能な構成になっている。具体的には、半導体記憶装置１０が、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂに対応するロジック制御回路３０や入出力回路３１等の回路をそれぞれ備えている。

これによりコントローラ２０は、半導体記憶装置１０の備える複数のプレーンに対して非同期で各種動作を実行する事が可能になる。さらに、半導体記憶装置１０が第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂにそれぞれ対応する入出力回路３１を備えることから、非同期の各種動作時における入出力信号Ｉ／Ｏのやりとりを平行して実行する事が可能となる。

以上のように本実施形態に係るメモリシステム１は、半導体記憶装置１０及びコントローラ２０間でやりとりされる入出力信号Ｉ／Ｏを送受信する効率が向上する。つまり本実施形態に係るメモリシステム１は、第１実施形態よりも動作速度を向上することが出来る。

尚、本実施形態に係る半導体記憶装置１０は、第２実施形態のようにシーケンサ３６Ａ及び３６Ｂがそれぞれ読み出し動作を実行するプレーンを固定しても良い。この場合、第２シーケンサ３６Ｂに対応する入出力回路３１は、第２シーケンサ３６Ｂに対応するプレーン＜１＞に接続されていれば良い。

［９］第９実施形態
次に、第９実施形態に係る半導体記憶装置１０及びメモリシステム１について説明する。第９実施形態は、メモリセルを積層した構造の半導体記憶装置において、読み出しエラーを低減する効果のあるリフレッシュ動作を非同期で実行する場合の一例である。以下に、第１〜第８実施形態と異なる点を説明する。

［９−１］構成
まず、メモリシステム１の構成について説明する。本実施形態に係るメモリシステム１の構成は、第１実施形態で図１〜図４を用いて説明したメモリシステム１の構成に対して、メモリセルアレイ１１の回路構成が異なる。以下に、本実施形態に係るメモリセルアレイ１１の回路構成と、本回路構成を実現するためのメモリセルアレイ１１の断面構造の一例について順に説明する。

［９−１−１］メモリセルアレイ１１の回路構成
まず、図４４を用いてメモリセルアレイ１１の回路構成について説明する。図４４には、メモリセルを積層した構造の半導体記憶装置１０におけるメモリセルアレイ１１の回路図が示されている。図４４に示す回路構成は、第１実施形態で説明した図３に対してブロックＢＬＫ内の構成が異なる。

ブロックＢＬＫは、例えば４個のストリングユニットＳＵを備えている。ストリングユニットＳＵの各々は、ｍ個のＮＡＮＤストリングＮＳを備えている。このＮＡＮＤストリングＮＳの個数は、ビット線ＢＬの本数に対応している。

ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートはそれぞれ、セレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続されている。同一ブロック内の選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに共通接続されている。同様に、同一ブロック内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に共通接続されている。

また、メモリセルアレイ１１内において同一列にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬに共通接続されている。つまりビット線ＢＬは、複数のブロックＢＬＫ間で同一列にあるＮＡＮＤストリングＮＳを共通に接続している。さらに、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。その他の回路構成は、第１実施形態で説明した図３と同様である。

［９−１−２］メモリセルアレイ１１の断面構造
次に、図４５を用いてメモリセルアレイ１１の断面構造について説明する。図４５にはメモリセルアレイ１１の断面と、それぞれが互いに直交するＸ軸、Ｙ軸、及びＺ軸とが示されている。尚、図４５では層間絶縁膜の図示が省略されている。

図４５に示すように半導体記憶装置１０は、Ｐ型ウェル領域５０、配線層５１〜５６、複数の半導体ピラーＭＨ、及び複数のコンタクトプラグＬＩを備えている。

Ｐ型ウェル領域５０は、半導体基板の表面内に形成されている。Ｐ型ウェル領域５０の上方には、配線層５１〜５３が順に積層されている。この配線層５１〜５３はそれぞれ、セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤとして機能する。つまり配線層５１〜５３の層数はそれぞれ、セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤの本数に対応している。

尚、セレクトゲート線ＳＧＳ及びＳＧＤにそれぞれ対応する配線層５１及び５３は、図４５に示すように複数設けられても良い。また、配線層５１〜５３は、Ｘ方向とＹ方向に広がった板状に設けられている。

複数の半導体ピラーＭＨは、配線層５３の上面からＰ型ウェル領域５０の上面に達するように形成されている。つまり半導体ピラーＭＨは、Ｚ方向に沿って配線層５１〜５３を通過するように設けられている。これら半導体ピラーＭＨの側面には、ブロック絶縁膜５７、絶縁膜（電荷蓄積層）５８、及びトンネル酸化膜５９が順に形成されている。また半導体ピラーＭＨにおいて、トンネル酸化膜５９より内側には、導電性の材料を含む半導体材料６０が埋め込まれている。

配線層５３及び半導体ピラーＭＨの上方には、ビット線ＢＬに対応する配線層５４が形成されている。ビット線ＢＬは、対応する半導体ピラーＭＨと接続されている。尚、ビット線ＢＬと対応する半導体ピラーＭＨとの間には、導電性の材料を含むコンタクトプラグを形成してもよい。

配線層５３及び５４の間には、ソース線ＳＬ及びウェル線ＣＰＷＥＬＬにそれぞれ対応する配線層５５及び５６が形成されている。ソース線ＳＬは、コンタクトプラグＬＩを介して、ウェル領域５０の表面内に形成されたｎ^＋不純物拡散領域６１に接続されている。ウェル線ＣＰＷＥＬＬは、コンタクトプラグＬＩを介して、ウェル領域５０の表面内に形成されたｐ^＋不純物拡散領域６２に接続されている。尚、コンタクトプラグＬＩは、Ｘ方向とＺ方向に広がった板状に設けられている。

以上の構成において、１つの半導体ピラーＭＨが、１つのＮＡＮＤストリングＮＳに対応している。具体的には、セレクトゲート線ＳＧＤ及びＳＧＳと、半導体ピラーＭＨとの交点がそれぞれ選択トランジスタＳＴ１及びＳＴ２に対応している。同様に、ワード線ＷＬと半導体ピラーＭＨとの交点がメモリセルトランジスタＭＴに対応している。

また、以上の構成はＸ方向に複数配列される。例えば、１つのストリングユニットＳＵは、Ｘ方向に配列する複数のＮＡＮＤストリングＮＳの集合によって構成される。同一のブロックＢＬＫ内に複数のストリングユニットＳＵを設ける場合、セレクトゲート線ＳＧＤに対応する配線層５３は、ストリングユニットＳＵ間で分離される。

尚、最下層の配線層５１及びトンネル酸化膜５９は、ｎ^＋型不純物拡散領域６１の近傍まで設けられている。これにより、選択トランジスタＳＴ２がオン状態になると、ＮＡＮＤストリングＮＳ及びｎ^＋型不純物拡散領域６１間に電流経路が形成される。

［９−２］動作
［９−２−１］リフレッシュ動作について
次に、図４６を用いてメモリシステム１におけるリフレッシュ動作の詳細について説明する。図４６には、メモリシステム１において、各種動作間に挿入されるリフレッシュ動作のフローチャートが示されている。

図４６に示すようにコントローラ２０は、書き込み動作、読み出し動作、又は消去動作を実行する前に、ステップＳ１０の確認動作を実行する。具体的には、ステップＳ１０においてコントローラ２０は、これから動作を実行するブロックＢＬＫにおいて、前回のリフレッシュ動作から特定の時間が経過しているかどうかを確認する。この特定の時間は任意の数値に設定することが可能であり、コントローラ２０は例えばブロックＢＬＫ単位でこの時間を管理する。

ステップＳ１０において、動作の実行対象のブロックが特定の時間を経過していた場合（ステップＳ１０、Ｙｅｓ）、コントローラ２０は半導体記憶装置１０にリフレッシュ動作の実行を指示する（ステップＳ１１）。このリフレッシュ動作におけるコマンドシーケンス及び波形は、図４７に示すものとなる。図４７には、半導体記憶装置１０が送受信する入出力信号Ｉ／Ｏ、レディ／ビジー信号ＲＢ、及びワード線ＷＬの波形が示されている。

図４７に示すようにまずコントローラ２０は、リフレッシュコマンド“ｘｙｈ”を発行して半導体記憶装置１０に送信する。コマンド“ｘｙｈ”は、半導体記憶装置１０に対してリフレッシュ動作を指示するコマンドである。次にコントローラ２０は、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体記憶装置１０に送信する。このように、リフレッシュ動作を指示するコマンドセットは、例えば読み出し動作と同様のコマンドセットに対してリフレッシュ動作を指示するプリフィックスコマンドを追加したものが使用される。コマンド“３０ｈ”がコマンドレジスタ３５に格納されると、シーケンサ３６はリフレッシュ動作を開始し、レディ状態からビジー状態になる。

リフレッシュ動作前におけるワード線ＷＬの電圧はＶssである。電圧Ｖssは、半導体記憶装置１０の接地電圧である。リフレッシュ動作が開始するとロウデコーダ１３は、選択したブロックＢＬＫにおける全てのワード線ＷＬに対して、電圧Ｖrefを印加する。電圧Ｖrefは、リフレッシュ動作に使用されるリフレッシュ電圧であり、例えば読み出し動作における各種読み出し電圧と同様の電圧が用いられる。そしてロウデコーダ１３は、電圧Ｖrefを所定の時間印加した後に、ワード線ＷＬの電圧をＶssに下降させる。するとシーケンサ３６はリフレッシュ動作を終了し、ビジー状態からレディ状態になる。

尚、リフレッシュ動作においてリフレッシュ電圧を印可する時間は、任意の時間に設定することが可能であり、ブロックＢＬＫ毎に異なる時間に設定しても良い。またリフレッシュ電圧は、ブロックＢＬＫ毎に異なる電圧を使用しても良いし、通常の読み出し動作等と比べてビット線ＢＬやワード線ＷＬ等の安定時間を短くしても良い。

ステップＳ１１におけるリフレッシュ動作を実行した後、又はステップＳ１０において動作の実行対象のブロックが特定の時間を経過していなかった場合（ステップＳ１０、Ｎｏ）、シーケンサ３６は半導体記憶装置１０に各種動作の実行を指示し（ステップＳ１２）、半導体記憶装置１０は書き込み動作、読み出し動作、又は消去動作を実行する。

尚、以上で説明したリフレッシュ動作は、各種動作間に定期的に実行されるようにしても良い。リフレッシュ動作を実行する方法として、図４８に示すような方法が考えられる。図４８には、一例として８個のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ７）を備えるプレーン＜０＞及び＜１＞が示されている。

図４８のプレーン＜０＞に示すように、リフレッシュ動作はブロックＢＬＫ０からブロックＢＬＫ７まで順に実行するようにしても良い。この場合、ブロックＢＬＫ７のリフレッシュ動作が完了すると、再びブロックＢＬＫ０からリフレッシュ動作が実行される。このように各ブロックＢＬＫに対するリフレッシュ動作が１回ループするまでの時間は、例えば図４６のステップＳ１０で説明した特定の時間と同様の時間に設定される。

また、図４８のプレーン＜１＞に示すように、リフレッシュ動作は複数のブロックＢＬＫに対して同時に実行することも可能である。本例ではブロックＢＬＫ０〜ＢＬＫ３を選択している場合を示しているが、選択するブロックＢＬＫは連続していなくても良く、また選択するブロックＢＬＫの個数は任意の数に設定することが出来る。

［９−２−２］メモリシステム１の動作
次に、図４９を用いてメモリシステム１の動作の一例として、シングルプレーン読み出し動作とリフレッシュ動作を非同期で実行した場合について説明する。図４９は、第１シーケンサ３６Ａがプレーン＜０＞に対してシングルプレーン読み出し動作を実行している間に、第２シーケンサ３６Ｂがプレーン＜１＞に対するリフレッシュ動作を実行する場合の一例である。図４９には、半導体記憶装置１０が送受信する入出力信号Ｉ／Ｏ、並びに第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂにそれぞれ対応するレディ／ビジー信号ＲＢが示されている。

図４９に示すように、まずコントローラ２０はプレーン＜０＞に対する読み出し動作を指示するコマンド及びアドレス情報を送信する。具体的には、コントローラ２０はコマンド“００ｈ”、プレーン＜０＞を指定するアドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体記憶装置１０に送信する。

レジスタ３５Ａにコマンド“３０ｈ”が格納されると、第１シーケンサ３６Ａはプレーン＜０＞に対して読み出し動作を開始し、第１シーケンサ３６Ａがレディ状態からビジー状態になる。図示するｔReadは、第１シーケンサ３６Ａがプレーン＜０＞に対して読み出し動作を実行している期間を示し、この期間において第１シーケンサ３６Ａはビジー状態を維持する。

そして、第１シーケンサ３６Ａがプレーン＜０＞に対する読み出し動作を実行している間に、コントローラ２０は活性化コマンド“ｘｘｈ”を発行して、半導体記憶装置１０に送信する。送信されたコマンド“ｘｘｈ”は、入出力回路３１を介して例えば第２コマンドレジスタ３５Ｂに格納される。

レジスタ３５Ｂにコマンド“ｘｘｈ”が格納されると、アイドル状態の第２シーケンサ３６Ｂが活性化され、アクティブ状態になる。そしてコントローラ２０は、プレーン＜１＞に対するリフレッシュ動作を指示するコマンド及びアドレス情報を送信する。具体的には、コマンド“ｘｘｈ”、コマンド“ｘｙｈ”、プレーン＜１＞を指定するアドレス情報ＡＤＤ、コマンド“３０ｈ”を順に半導体記憶装置１０に送信する。ここでコマンド“ｘｙｈ”、“００ｈ”、及び“３０ｈ”は入出力回路３１を介して第２コマンドレジスタ３５Ｂに格納され、アドレス情報ＡＤＤは入出力回路３１を介して第２アドレスレジスタ３４Ｂに格納される。

レジスタ３５Ｂにコマンド“３０ｈ”が格納されると、第２シーケンサ３６Ｂはプレーン＜１＞に対してリフレッシュ動作を開始し、第２シーケンサ３６Ｂがレディ状態からビジー状態になる。図示するｔRefは、第２シーケンサ３６Ｂがプレーン＜１＞に対してリフレッシュ動作を実行している期間を示し、この期間において第２シーケンサ３６Ｂはビジー状態を維持する。図示するように、本例における半導体記憶装置１０は、第１シーケンサ３６Ａ及び第２シーケンサ３６Ｂが共にビジー状態になっている期間がある。この期間における、シーケンサモジュール３６及びＣＧドライバモジュール３９の動作イメージが図５０に示されている。

図５０に示すようにシーケンサモジュール３６は、制御信号Ｓ１を制御してマルチプレクサ４０Ａに第１シーケンサ３６Ａの制御信号を出力させ、制御信号Ｓ２を制御してマルチプレクサ４０Ｂに第２シーケンサ３６Ｂの制御信号を出力させる。これにより、第１シーケンサ３６Ａがプレーン＜０＞に対して読み出し動作を実行している間に、第２シーケンサ３６Ｂがプレーン＜１＞に対してリフレッシュ動作を開始することが可能となる。

本例においては、図示するようにＣＧドライバ４１Ａ及び４１Ｂがプレーン＜０＞に対して読み出し電圧を供給し、ＣＧドライバ４１Ｃ及び４１Ｄがプレーン＜１＞に対してリフレッシュ電圧を供給している。その他の詳細な動作は［１−２−１］で説明したシングルプレーン読み出し動作と同様である。

プレーン＜０＞に対する読み出し動作が終了すると、第１シーケンサ３６Ａがビジー状態からレディ状態になる。するとセンスアンプモジュール１２Ａは、プレーン＜０＞から読み出したデータＤoutをコントローラ２０に送信する。

また、プレーン＜１＞に対するリフレッシュ動作が終了すると、第２シーケンサ３６Ｂはビジー状態からレディ状態になり、さらにアイドル状態に遷移する。このように半導体記憶装置１０は、第２シーケンサ３６Ｂを用いることにより、非同期のマルチプレーン動作においてリフレッシュ動作を実行することが出来る。

［９−３］第９実施形態の効果
第９実施形態に係る半導体記憶装置１０によれば、読み出しデータの信頼性を向上することが出来る。以下に、本効果の詳細について説明する。

半導体記憶装置において、ＮＡＮＤストリングＮＳを構成するメモリセルトランジスタＭＴのチャネルは、例えば図４５に示すように導電性の半導体材料６０を共有している。
このような構成の半導体記憶装置１０では、例えば図５１に示すような現象が生じる。図５１は、各種動作時におけるワード線ＷＬ及びＮＡＮＤストリングＮＳのチャネルの波形図である。図５１に示す一例では、１回目の読み出し動作（第１読み出し動作）と、２回目の読み出し動作（第２読み出し動作）との間に、半導体記憶装置１０の待機期間が存在する。尚、図５１に示された第１及び第２読み出し動作では、読み出し電圧が１回ステップアップされる場合の波形が一例として示されている。

図５１に示すように、まず第１読み出し動作においてロウデコーダ１３は、選択されたブロックＢＬＫの選択ワード線ＷＬに対して読み出し電圧を印加する。そして、第１読み出し動作が終了すると、ロウデコーダ１３は選択ワード線ＷＬの電圧を下降させる。また、非動作時においてビット線ＢＬ及びソース線ＳＬへの電圧の印可は停止されるため、ＮＡＮＤストリングＮＳのチャネルはフローティング状態になる。

選択ワード線ＷＬの電圧がメモリセルトランジスタＭＴの閾値電圧以下になると、メモリセルトランジスタＭＴがオフ状態となる。その後ロウデコーダ１３は、引き続き選択ワード線ＷＬの電圧を下降させ、選択ワード線ＷＬの電圧をＶｓｓにする。このとき、選択ワード線ＷＬとＮＡＮＤストリングＮＳのチャネルとの間のカップリングによって、ＮＡＮＤストリングＮＳのチャネルの電位が負に下降する。その後、ワード線ＷＬが非選択とされてフローティング状態になると、ＮＡＮＤストリングＮＳのチャネルの電位がＶssに戻る。すると当該ブロックＢＬＫにおけるワード線ＷＬの電圧は、ワード線ＷＬとＮＡＮＤストリングＮＳのチャネルとの間のカップリングによって上昇する。この現象のことを、図５１では“Creep up”と示している。

このCreep upにより、当該ブロックＢＬＫのメモリセルトランジスタＭＴではゲート−チャネル間に電位差が生じ、メモリセルの閾値電圧が若干変動してしまうことがある。具体的には、Creep upが発生した場合、低い閾値電圧のメモリセルでは、電荷蓄積層に電子がトラップされて閾値電圧が上昇する。一方で、高い閾値電圧のメモリセルでは、電子が電荷蓄積層からワード線ＷＬ側に移動して閾値電圧が下降する。

Creep upにより上昇したワード線ＷＬの電圧は、ワード線ＷＬのジャンクションからのリークによってＶssに戻る。メモリセルトランジスタＭＴのゲート−チャネル間の電位差が生じなくなってから暫く時間が経過すると、上昇したメモリセルの閾値電圧は元に戻る。つまりメモリセルの閾値電圧は、読み出し動作を実行してから経過した時間に応じて変化する。この影響によって、メモリセルの閾値電圧が変動している期間における読み出し結果と、メモリセルの閾値電圧が元の状態に戻った場合における読み出し結果とで読み出し結果とが異なることがある。

そこで本実施形態に係るメモリシステム１では、リフレッシュ動作を実行する。このリフレッシュ動作は、各種動作を実行する間に定期的に挿入され、例えばCreep upにより生じるワード線ＷＬの電圧上昇と同じ程度の電圧が、対象ブロックＢＬＫの全てのワード線ＷＬに対して所定の期間印加される。このようなリフレッシュ動作が実行されたブロックＢＬＫは、Creep upが発生した場合と同じような状態になり、当該ブロックＢＬＫにおけるメモリセルにおいて、Creep upと同様の閾値電圧の変動が発生する。つまり定期的にリフレッシュ動作を実行することよって、メモリセルの閾値電圧を略一定の値だけ変動した状態で安定させることができる。

これにより本実施形態に係る半導体記憶装置１０は、読み出し動作を開始する際のメモリセルの閾値電圧の状態を一定に保つことが出来る。従って本実施形態に係る半導体記憶装置１０は、読み出し結果の変化を抑制することが出来、読み出しデータの信頼性を向上することが出来る。

また、本実施形態に係るメモリシステム１は、第１実施形態と同様に、非同期のマルチプレーン動作を実行することが出来る。例えば、第１シーケンサ３６Ａが一方のプレーンに対して読み出し動作を実行している間に、第２シーケンサ３６Ｂが他方のプレーンに対するリフレッシュ動作を開始することが出来る。同様に、第１シーケンサ３６Ａが一方のプレーンに対してリフレッシュ動作を実行している間に、第２シーケンサ３６Ｂが他方のプレーンに対して各種動作を実行することが出来る。また、複数のプレーン間で、非同期でリフレッシュ動作を実行することも可能である。つまり本実施形態に係る半導体記憶装置１０は、任意のタイミングでリフレッシュ動作を実行することが出来るため、動作を高速化することが出来る。

尚、以上で説明したリフレッシュ動作において、リフレッシュ動作を実行するブロックＢＬＫの全てのワード線ＷＬに対して所定の電圧を印可する場合を例に説明したが、これに限定されない。例えば、リフレッシュ動作において電圧が印可されないワード線ＷＬが含まれていても良い。

また、本実施形態で説明したリフレッシュ動作は、第２〜第８実施形態で説明したメモリシステム１においても実行することが可能である。また、第２〜第８実施形態に係る半導体記憶装置１０は、本実施形態と同様にメモリセルが積層された構造であっても良い。

［１０］変形例等
上記実施形態に係る半導体記憶装置＜1、図1＞は、各々がメモリセルアレイを含む第１及び第２プレーンと、第１及び第２制御回路＜36A及び36B、図4＞と、を備える。第１及び第２制御回路は、各々が第１及び第２プレーンに対して読み出し動作を実行可能である。また第１及び第２制御回路は、読み出し動作を実行可能なアクティブ状態と、読み出し動作の実行を禁止されたアイドル状態とを含む。第１制御回路がアクティブ状態且つ第２制御回路がアイドル状態のときに、第１コマンドセット＜00h-ADD-30h、図10＞を受信した場合、第１制御回路は第１プレーンに対する第１読み出し動作を実行する。第２コマンドセット＜00h-ADD-30h、図10＞を受信した場合、第１制御回路は第２プレーンに対する第２読み出し動作を実行する。第１コマンド＜xxh、図10＞を受信し且つ第１及び第２コマンドセットを順に受信した場合、第２制御回路はアイドル状態からアクティブ状態に遷移し、第１制御回路が第１読み出し動作を実行している間に第２読み出し動作を開始する。

これにより、動作を高速化することが可能な半導体記憶装置を提供することが出来る。

尚、上記実施形態において、半導体記憶装置１０が第１シーケンサ３６Ａによる読み出し動作が終了したことに応答して読み出したデータをコントローラ２０に出力する場合を例に説明したが、これに限定されない。例えば、まずコントローラ２０が半導体記憶装置１０のレディ／ビジー信号から読み出し動作の終了を検知する。そしてコントローラ２０がデータ転送コマンドを発行して半導体記憶装置１０に送信することによって、読み出したデータＤoutを半導体記憶装置１０からコントローラ２０に転送させるようにしても良い。

具体的には、まずコントローラ２０がデータ出力コマンド“０５ｈ”を発行し、半導体記憶装置１０に送信する。コマンド“０５ｈ”は、半導体記憶装置１０が各プレーンのセンスアンプモジュールに含まれたキャッシュに保持されているデータを、コントローラ２０に出力するように指示するコマンドである。次にコントローラ２０は、データを転送するプレーンに対応するアドレス情報を半導体記憶装置１０に送信する。続けてコントローラ２０は、コマンド“Ｅ０ｈ”を発行して半導体記憶装置１０に送信する。コマンド“Ｅ０ｈ”は、直前に送信されたアドレス情報に基づいて、半導体記憶装置１０にコントローラ２０へのデータの出力を開始させるためのコマンドである。このようなコマンドシーケンスにより、半導体記憶装置１０はコントローラ２０に対してデータの転送を指示することが出来る。

また、上記実施形態において、シーケンサモジュール３６の動作状態（レディ状態又はビジー状態）を基準として説明したが、これに限定されない。例えば、半導体記憶装置１０がコントローラ２０に出力するレディ／ビジー信号ＲＢは、シーケンサ３６Ａ及び３６Ｂの動作状態では無く、プレーン＜０＞及び＜１＞のセンスアンプモジュール１２に含まれたキャッシュ回路の動作状態に基づいていても良い。この場合にコントローラ２０は、各プレーンのセンスアンプモジュール１２に含まれたキャッシュ回路がレディ状態であるか、又はビジー状態であるかによって、間接的にシーケンサモジュール３６の動作状態を知ることが出来る。

また、第５実施形態において、半導体記憶装置１０が備えるプレーンの数と、シーケンサモジュール３６が備えるシーケンサの数を揃える場合について説明したが、これに限定されない。例えば、半導体記憶装置１０が４つ以上のプレーンを備えた場合に、プレーンの数より少ない数のシーケンサを設けるようにしても良い。このような場合においても、シーケンサの個数だけ非同期の動作を実行することが可能となる。

また、第６及び第７実施形態において、コントローラ２０がステータスリードを実行することにより半導体記憶装置１０の動作状態を知る場合を例に説明したが、これに限定されない。例えば、複数プレーンに対する非同期の読み出し動作の場合、各プレーンに対する読み出し動作の時間をコントローラ２０は把握している。このためコントローラ２０は、各プレーンにおいて読み出し動作が終了する順番を予測することが可能となる。そこでコントローラ２０は、ステータスリードコマンド“ｙｙｈ”を発行する替わりに、プレーンを指定するコマンド“ｚ０ｈ”や“ｚ１ｈ”を発行するようにしても良い。これによりコントローラ２０は、ステータスリードを実行する事無く、所望のプレーンで読み出されたデータの出力と、続くキャッシュ読み出し動作の指示をすることが出来る。

尚、上記実施形態において、活性化コマンド“ｘｘｈ”を使用して第２シーケンサ３６Ｂを活性化させる場合を例に説明したが、これに限定されない。例えば、Set featureと呼ばれる設定変更動作によって、第２シーケンサ３６Ｂをアクティブ状態又はアイドル状態に遷移させるようにしても良い。コントローラ２０が半導体記憶装置１０に対してSet featureを指示するコマンドシーケンスは、例えば図５２に示すものとなる。

図５２に示すように、まずコントローラ２０は、例えばSet featureコマンド“ＥＦｈ”を発行して、半導体記憶装置１０に送信する。コマンド“ＥＦｈ”は、半導体記憶装置１０に対してパラメータの変更を命令するコマンドである。次にコントローラ２０は、アドレス情報ＡＤＤを発行して、半導体記憶装置１０に送信する。このアドレス情報ＡＤＤは、変更したいパラメータに対応するアドレスを指定するものである。次にコントローラ２０は、複数サイクルに渡って設定データＤinを半導体記憶装置１０に出力する。ここで出力されたデータＤinは、変更するパラメータに相当するデータである。半導体記憶装置１０はこれらのコマンド等を受信すると、Set featureを開始して、半導体記憶装置１０の動作モードが変更される。本例ではSet featureによって、第２シーケンサ３６Ｂがアイドル状態からアクティブ状態に、又はアクティブ状態からアイドル状態に遷移する。図示するｔSetはこのSet featureが行われている期間を示し、この期間において半導体記憶装置１０はビジー状態となる。つまり、Set feature等で半導体記憶装置１０の動作モードを変更する場合には、一時的に半導体記憶装置１０がビジー状態となる。

尚、Set featureによって第２シーケンサ３６Ｂを活性化する場合における、第２シーケンサ３６Ｂが読み出し動作を終えた後の状態は、自動的にアイドル状態に遷移しても良いし、再びSet featureを用いてアイドル状態に遷移させるようにしても良い。

尚、上記実施形態において、複数のプレーンに対するマルチプレーン読み出し動作の際に、各プレーンから読み出す対象のメモリセルが共にＭＬＣ方式でデータを保持している場合を例に説明したが、これに限定されない。例えば、２つのプレーンに対するマルチプレーン読み出し動作において、一方のプレーンがＳＬＣ方式、他方のプレーンがＭＬＣ方式で記憶されている場合にも、上記実施形態を適用することが出来る。

また、上記説明のコマンドシーケンスにおいて、アドレス情報を１サイクルの情報で説明したが、これに限定されない。例えば、アドレス情報を５サイクルに渡って送信し、それぞれに異なるアドレス情報（例えば、プレーン情報、ブロックアドレスＢＡ、ページアドレスＰＡ等）を含ませるようにしても良い。

また、上記実施形態において、ＭＬＣ方式又はＳＬＣ方式で記憶されたデータを読み出す際に、各プレーンに対応する読み出しコマンドを含むコマンドシーケンスの冒頭に読み出すページのレベルを指定するコマンドを付加しても良い。例えば、ＳＬＣ方式で書き込まれたデータを読み出す場合にＳＬＣコマンドが付加され、ＴＬＣ方式で書き込まれたデータを読み出す場合にコマンド“０１ｈ”、“０２ｈ”、及び“０３ｈ”のような読み出すページのレベルを指定するコマンドを付加しても良い。

尚、第９実施形態で説明したリフレッシュ動作は、半導体記憶装置１０の内部で自動的に実行されても良い。この場合、半導体記憶装置１０にはタイマーが設けられ、このタイマーに基づいてリフレッシュ動作が実行される。また半導体記憶装置１０は、リフレッシュ動作中に外部からコマンドの入力があった場合に、この入力されたコマンドに基づいた動作を優先して実行しても良い。この場合に半導体記憶装置１０は、外部から入力されたコマンドに基づく動作を終了した後に、リフレッシュ動作を再開しても良い。

また、第９実施形態において、半導体記憶装置１０にタイマーが設けられている場合、あるブロックＢＬＫに対して読み出し動作を実行し、次に当該ブロックＢＬＫに対する読み出し動作が実行されるまでの時間をタイマーで測定するようにしても良い。この場合に半導体記憶装置１０は、タイマーが測定した時間に基づいて、当該ブロックＢＬＫにおける読み出し動作で使用する読み出し電圧を補正しても良い。

さらに、第９実施形態において、プログラムとプログラムベリファイとの繰り返しによるプログラムシーケンスは、割り込みコマンドの挿入により中断される場合がある。このような場合、中断してから暫く時間が経過した後にプログラムシーケンスが再開すると、再開後に書き込まれる閾値分布が、割り込みコマンド入力前に書き込んだ閾値分布からずれることがある。このような書き込んだ直後のデータリテンション（ショートタームデータリテンション）は、フローティングゲート型のメモリセルよりも、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型構造のメモリセルの方が劣ると言われている。

これに対して、図５３に示すような方法を用いることによって、ショートタームデータリテンションの影響を抑制することが出来る。図５３には、プログラムシーケンスを中断した場合の動作の一例が示されている。図５３に示すように本例におけるプログラムシーケンスは、割り込みコマンドを受信すると、ベリファイ読み出し動作後に中断する。プログラムシーケンスが中断されると、レディビジー信号ＲＢが“Ｌ”レベルから“Ｈ”レベルになり、半導体記憶装置１０がレディ状態になる。そして半導体記憶装置１０に設けられたタイマー（カウンター）は、このレディ状態になっている時間を測定する。つまり、チップ内部に設けられたタイマーによって、プログラムシーケンスが中断している時間を測定する。

プログラムシーケンスが再開すると、レディビジー信号ＲＢが“Ｈ”レベルから“Ｌ”レベルになり、半導体記憶装置１０がビジー状態になる。そしてシーケンサ３６は、このタイマーが測定した時間に基づいて、当該ブロックＢＬＫにおけるベリファイ読み出し動作で使用するベリファイ読み出し電圧を補正する。これにより半導体記憶装置１０は、一時中断した後のプログラムシーケンスにおいて、適切なベリファイ読み出し電圧を使用することが出来るため、最終的に形成される閾値分布のずれを抑制することが出来る。

また、上記説明において「接続」とは電気的に接続していることを示し、直接接続される場合だけでなく、任意の素子を介して接続される場合も含んでいる。

尚、メモリセルが半導体基板の上方に三次元に積層された構成は、以上で説明した構成に限定されない。このような構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７,４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６,５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９,９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２,０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

また、上記実施形態において、ブロックＢＬＫがデータの消去単位にならなくても良い。例えば他の消去動作は、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５,３８９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４,６９０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

尚、上記各実施形態において、
（１）読み出し動作では、“Ａ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０〜０.５５Ｖの間である。これに限定されることなく、０.１〜０.２４Ｖ、０.２１〜０.３１Ｖ、０.３１〜０.４Ｖ、０.４〜０.５Ｖ、０.５〜０.５５Ｖのいずれかの間にしてもよい。

“Ｂ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１.５〜２.３Ｖの間である。これに限定されることなく、１.６５〜１.８Ｖ、１.８〜１.９５Ｖ、１.９５〜２.１Ｖ、２.１〜２.３Ｖのいずれかの間にしてもよい。

“Ｃ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３.０Ｖ〜４.０Ｖの間である。これに限定されることなく、３.０〜３.２Ｖ、３.２〜３.４Ｖ、３.４〜３.５Ｖ、３.５〜３.６Ｖ、３.６〜４.０Ｖのいずれかの間にしてもよい。

読み出し動作の時間（ｔRead）としては、例えば２５〜３８μs、３８〜７０μs、７０〜８０μsの間にしてもよい。
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３.７〜１４.３Ｖの間である。これに限定されることなく、例えば１３.７〜１４.０Ｖ、１４.０〜１４.６Ｖのいずれかの間としてもよい。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。

プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０.５Ｖ程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば６.０〜７.３Ｖの間としてもよい。この場合に限定されることなく、例えば７.３〜８.４Ｖの間としてもよく、６.０Ｖ以下としてもよい。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。

書き込み動作の時間（ｔProg）としては、例えば１７００〜１８００μs、１８００〜１９００μs、１９００〜２０００μsの間にしてもよい。
（３）消去動作では、半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２.０〜１３.６Ｖの間である。この場合に限定されることなく、例えば１３.６〜１４.８Ｖ、１４.８〜１９.０Ｖ、１９.０〜１９.８Ｖ、１９.８〜２１.０Ｖの間であってもよい。

消去動作の時間（ｔErase）としては、例えば３０００〜４０００μs、４０００〜５０００μs、４０００〜９０００μsの間にしてもよい。
（４）メモリセルの構造は、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、又はＳｉＯＮ等の絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕ等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯ等が挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの材料を介して膜厚が３０〜７０ｎｍの制御電極が形成されている。ここで材料はＴａＯ等の金属酸化膜、ＴａＮ等の金属窒化膜である。制御電極にはＷ等を用いることができる。

また、メモリセル間にはエアギャップを形成することができる。
尚、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…メモリシステム、１０…半導体記憶装置、１１…メモリセルアレイ、１２…センスアンプモジュール、１３…ロウデコーダ、２０…メモリコントローラ、２１…プロセッサ、２２…内蔵メモリ、２３…ＥＣＣ回路、２４…ＮＡＮＤインターフェイス回路、２５…バッファメモリ、２６…ホストインターフェイス回路、３０…ロジック制御回路、３１…入出力回路、３２…レジスタ、３６…シーケンサモジュール、３７…レディ／ビジー制御回路、３９…ＣＧドライバモジュール、４０…マルチプレクサ、４１…ＣＧドライバ。

Claims (14)

1. 各々がメモリセルアレイを含む第１及び第２プレーンと、
   各々が前記第１及び第２プレーンに対して読み出し動作を実行可能な第１及び第２制御回路と、を備え、
   前記第１及び第２制御回路は、前記読み出し動作を実行可能なアクティブ状態と、前記読み出し動作の実行を禁止されたアイドル状態とを含み、
   前記第１制御回路が前記アクティブ状態、且つ前記第２制御回路が前記アイドル状態のときに、
   外部のコントローラから第１コマンドセットを受信した場合、前記第１制御回路は前記第１プレーンに対する第１読み出し動作を実行し、
   前記コントローラから第２コマンドセットを受信した場合、前記第１制御回路は前記第２プレーンに対する第２読み出し動作を実行し、
   前記コントローラから、前記第１及び第２コマンドセットのいずれにも含まれない第１コマンドを受信し、且つ前記第１及び第２コマンドセットを順に受信した場合、前記第２制御回路は前記アイドル状態から前記アクティブ状態に遷移し、前記第１制御回路が前記第１読み出し動作を実行している間に、前記第２制御回路は前記第２読み出し動作を開始する、半導体記憶装置。
2. 前記コントローラから、前記第１コマンドを受信し、且つ前記第２及び第１コマンドセットを順に受信した場合、前記第２制御回路は前記アイドル状態から前記アクティブ状態に遷移し、前記第１制御回路が前記第２読み出し動作を実行している間に、前記第２制御回路は前記第１読み出し動作を開始する、
   請求項１に記載の半導体記憶装置。
3. 前記第１制御回路は前記第１及び第２プレーンに対して書き込み動作を実行可能であり、
   前記第１制御回路が前記アクティブ状態、且つ前記第２制御回路が前記アイドル状態のときに、
   前記コントローラから第３コマンドセットを受信した場合、前記第１制御回路は前記第１プレーンに対する第１書き込み動作を実行し、
   前記コントローラから、前記第１コマンドを受信し、且つ前記第３及び第２コマンドセットを順に受信した場合、前記第２制御回路は前記アイドル状態から前記アクティブ状態に遷移し、前記第１制御回路が前記第１書き込み動作を実行している間に、前記第２制御回路が前記第２読み出し動作を開始する、請求項１に記載の半導体記憶装置。
4. 前記第１読み出し動作が実行される際に、前記第１又は第２制御回路からの制御信号を前記第１プレーンに出力する第１マルチプレクサと、
   前記第２読み出し動作が実行される際に、前記第１又は第２制御回路からの制御信号を前記第２プレーンに出力する第２マルチプレクサと、
   をさらに備える請求項１に記載の半導体記憶装置。
5. 前記第１書き込み動作が実行される際に、前記第１制御回路からの制御信号を前記第１プレーンに出力する第１マルチプレクサと、
   前記第２プレーンに対する第２書き込み動作が実行される際に、前記第１制御回路からの制御信号を前記第２プレーンに出力する第２マルチプレクサと、
   をさらに備える請求項３に記載の半導体記憶装置。
6. 各々がメモリセルアレイを含むＮ個（Ｎは１以上の整数）のプレーンと、
   Ｎ個のプレーンにそれぞれ対応するＮ個のマルチプレクサと、をさらに備え、
   前記第１制御回路からの制御信号は、前記Ｎ個のマルチプレクサを介してそれぞれ前記Ｎ個のプレーンに出力され、
   前記第２制御回路からの制御信号は、前記Ｎ個のマルチプレクサを介してそれぞれ前記Ｎ個のプレーンに出力される
   請求項４に記載の半導体記憶装置。
7. 各々がメモリセルアレイを含む第１及び第２プレーンと、
   前記第１プレーンに対して読み出し動作を実行可能であり、且つ前記第１及び第２プレーンに対して書き込み動作又は消去動作を実行可能な第１制御回路と、
   前記第２プレーンに対して前記読み出し動作を実行可能な第２制御回路と、を備え、
   前記第１及び第２制御回路は、前記読み出し動作を実行可能なアクティブ状態と、前記読み出し動作の実行を禁止されたアイドル状態とを含み、
   前記第１制御回路が前記アクティブ状態の時に、外部のコントローラから第１コマンドセットを受信した場合、前記第１制御回路は前記第１プレーンに対する第１読み出し動作を実行し、
   前記第２制御回路が前記アクティブ状態の時に、前記コントローラから第２コマンドセットを受信した場合、前記第２制御回路は前記第２プレーンに対する第２読み出し動作を実行し、
   前記第１制御回路が前記アクティブ状態の時に、前記コントローラから第３コマンドセットを受信した場合、前記第１制御回路は前記第２プレーンに対する第１書き込み動作を実行し、
   前記第１及び第２制御回路が前記アクティブ状態の時に、前記コントローラから前記第１コマンドセットを受信して、前記第１制御回路は前記第１読み出し動作を開始し、前記第１制御回路が前記第１読み出し動作を実行している間に、前記コントローラから前記第２コマンドセットを受信して、前記第２制御回路は前記第２読み出し動作を開始する、
   前記第１及び第２制御回路が前記アクティブ状態の時に、前記コントローラから前記第２コマンドセットを受信して、前記第２制御回路は前記第２読み出し動作を開始し、前記第２制御回路が前記第２読み出し動作を実行している間に、前記コントローラから前記第１コマンドセットを受信して、前記第１制御回路は前記第１読み出し動作を開始する、半導体記憶装置。
8. 前記第１制御回路が前記アクティブ状態、且つ前記第２制御回路が前記アイドル状態のときに、前記コントローラから前記第１乃至第３コマンドセットのいずれにも含まれない第１コマンドを受信した場合、前記第２制御回路は前記アイドル状態から前記アクティブ状態に遷移し、前記第２制御回路が遷移後の前記アクティブ状態の時に、前記コントローラから前記第２コマンドセットを受信した場合、前記第２制御回路は前記第２読み出し動作を実行する、請求項７に記載の半導体記憶装置。
9. 前記第１書き込み動作が実行される際に前記第１制御回路からの制御信号を前記第２プレーンに出力し、前記第２読み出し動作が実行される際に前記第２制御回路からの制御信号を前記第２プレーンに出力する第１マルチプレクサをさらに備える、請求項７又は請求項８に記載の半導体記憶装置。
10. 前記第２制御回路による前記第２読み出し動作が終了したことに応答して、前記第２制御回路が前記アクティブ状態から前記アイドル状態に遷移する、請求項１乃至請求項６、請求項８、及び請求項９のいずれかに記載の半導体記憶装置。
11. 前記第１制御回路による読み出し動作に使用される第１昇圧回路と、
    前記第２制御回路による読み出し動作に使用される第２昇圧回路と、
    をさらに備え、
    前記第１及び第２昇圧回路は、前記アクティブ状態と前記アイドル状態とを含み、
    前記第１制御回路及び前記第１昇圧回路が前記アクティブ状態、且つ前記第２制御回路及び前記第２昇圧回路が前記アイドル状態のときに、
    前記コントローラから、前記第１コマンドを受信し、且つ前記第１及び第２コマンドセットを順に受信した場合、前記第２制御回路及び前記第２昇圧回路は前記アイドル状態から前記アクティブ状態に遷移し、前記第１制御回路が前記第１昇圧回路を用いて前記第１読み出し動作を実行している間に、前記第２制御回路が前記第２昇圧回路を用いて前記第２読み出し動作を開始する、請求項１乃至請求項６及び請求項８のいずれかに記載の半導体記憶装置。
12. 前記第１及び第２制御回路は、コマンドを受付可能なレディ状態と、コマンドを受付不可能なビジー状態とをさらに含み、前記第１及び第２制御回路は、前記アクティブ状態の時に前記レディ状態と前記ビジー状態とのいずれかの状態になり、前記第２制御回路は、前記アイドル状態の時に前記レディ状態になり、
    前記第１制御回路の前記レディ状態又は前記ビジー状態を通知する第１信号と、前記第２制御回路の前記レディ状態又は前記ビジー状態を通知する第２信号とを外部のコントローラに出力する第３制御回路をさらに備える、請求項１乃至請求項１１のいずれかに記載の半導体記憶装置。
13. 前記第１及び第２制御回路は、コマンドを受付可能なレディ状態と、コマンドを受付不可能なビジー状態とをさらに含み、前記第１及び第２制御回路は、前記アクティブ状態の時に前記レディ状態と前記ビジー状態とのいずれかの状態になり、前記第２制御回路は、前記アイドル状態の時に前記レディ状態になり、
    前記第１及び第２制御回路のうち少なくとも１つの制御回路が前記レディ状態の場合に第１論理レベルの信号を出力し、前記第１及び第２制御回路が前記ビジー状態のときに第１論理レベルと異なる第２論理レベルの信号を出力する第３制御回路をさらに備え、
    前記第１及び第２読み出し動作による読み出しデータが出力される前に、前記コントローラから受信した第２コマンドに応答して前記第１及び第２プレーンが読み出し動作を実行中であるか否かを示す情報を出力し、前記情報に基づいて前記第１又は第２プレーンの読み出しデータが出力される、請求項１乃至請求項１１のいずれかに記載の半導体記憶装置。
14. 前記アイドル状態は前記アクティブ状態よりも消費電力が小さい、請求項１乃至請求項１３のいずれかに記載の半導体記憶装置。