JP6753746B2 - 半導体記憶装置 - Google Patents
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Description
以下に、第1実施形態に係る半導体記憶装置及びメモリシステムについて説明する。
[1−1−1]メモリシステム1の構成
まず、図1を用いてメモリシステムの構成について説明する。図1にはメモリシステムのブロック図が示されている。図1に示すようにメモリシステム1は、半導体記憶装置10、及びメモリコントローラ20を備えている。
次に、引き続き図1を用いて半導体記憶装置10の詳細な構成ついて説明する。図1に示すように半導体記憶装置10は、プレーン<0>及びプレーン<1>、並びに周辺回路14を備えている。プレーン<0>及び<1>はそれぞれ、メモリセルアレイ11A及び11B、センスアンプモジュール12A及び12B、ロウデコーダ13A及び13Bを備えている。
次に、図3を用いてメモリセルアレイ11の構成について説明する。図3にはメモリセルアレイ11の回路図が示されている。図3に示すようにメモリセルアレイ11は、ブロックBLK0〜BLKn(nは1以上の自然数)を備えている。
次に、図4を用いて周辺回路14のより詳細な構成について説明する。図4には、シーケンサモジュール36及びCGドライバモジュール39の詳細な構成が示されている。図4に示すように、シーケンサモジュール36はマルチプレクサ40A及び40Bを含み、CGドライバモジュール39はCGドライバ41A、41B、41C、及び41Dを含んでいる。
次に、メモリシステム1の動作について説明する。半導体記憶装置10は電源投入後の待機状態において、第1シーケンサ36Aがアクティブ状態とされ、第2シーケンサ36Bがアイドル状態とされる。ここで、アクティブ状態とはコマンド等に基づいて読み出し動作等の各種動作を実行可能な状態であり、アイドル状態とは各種動作を禁止された状態である。また、アイドル状態はアクティブ状態に対して消費電力が小さく、アイドル状態の第2シーケンサは、活性化コマンドに応答して活性化し、アクティブ状態に遷移する。活性化コマンドは、読み出し動作に使用されるコマンドセットや、書き込み動作に使用されるコマンドセットのいずれにも含まれない特殊なコマンドである。 半導体記憶装置10は、待機状態においてコントローラ20からコマンドを受信すると、第1シーケンサ36Aを用いて各種動作を実行する。この各種動作としては、例えば読み出し動作、書き込み動作、及び消去動作が挙げられる。また第1シーケンサ36Aは、プレーン単位で各種動作を実行するシングルプレーン動作と、複数のプレーンに対して同時に各種動作を開始するマルチプレーン動作を実行することが可能である。
まず、図5を用いて半導体記憶装置10におけるシングルプレーン読み出し動作について説明する。図5は、第1シーケンサ36Aがプレーン<0>及びプレーン<1>に対して時間的に順番に読み出し動作を実行するコマンドシーケンスの一例である。図5には、半導体記憶装置10が送受信する入出力信号I/O、並びに第1シーケンサ36A及び第2シーケンサ36Bにそれぞれ対応するレディ/ビジー信号RBが示されている。
次に、図8を用いて半導体記憶装置10における同期したマルチプレーン読み出し動作について説明する。図8は、第1シーケンサ36Aがプレーン<0>及びプレーン<1>に対して同期して読み出し動作を実行するコマンドシーケンスの一例である。図8には、半導体記憶装置10が送受信する入出力信号I/O、並びに第1シーケンサ36A及び第2シーケンサ36Bにそれぞれ対応するレディ/ビジー信号RBが示されている。
次に、図10を用いて半導体記憶装置10における非同期のマルチプレーン読み出し動作について説明する。図10は、シーケンサ36A及び36Bがそれぞれプレーン<0>及びプレーン<1>に対して非同期で読み出し動作を実行するコマンドシーケンスの一例である。図10には、半導体記憶装置10が送受信する入出力信号I/O、並びに第1シーケンサ36A及び第2シーケンサ36Bにそれぞれ対応するレディ/ビジー信号RBが示されている。本例では、まずプレーン<0>に対する読み出しが開始され、この読み出しの期間中にプレーン<1>に対する読み出しが開始される場合を例に説明する。
次に、図15を用いて半導体記憶装置10におけるマルチプレーン書き込み動作について説明する。図15は、第1シーケンサ36Aがプレーン<0>及びプレーン<1>に対して同期して書き込み動作を実行するコマンドシーケンスの一例である。図15には、半導体記憶装置10が送受信する入出力信号I/O、並びに第1シーケンサ36A及び第2シーケンサ36Bにそれぞれ対応するレディ/ビジー信号RBが示されている。
半導体記憶装置10におけるその他の動作としては、第1シーケンサ36Aが一方のプレーンに対して書き込み動作や消去動作を実行している間に、第2シーケンサ36Bを用いて他方のプレーンに対する読み出し動作を開始する場合が考えられる。このような例について、図17を用いて説明する。図17に示すコマンドシーケンスは、コントローラ20が半導体記憶装置10に対して、まずプレーン<0>に対する書き込み動作を指示し、この書き込みの期間中にプレーン<1>に対する読み出し動作を指示するものである。
第1実施形態に係る半導体記憶装置10によれば動作を高速化することが出来る。以下に、本効果の詳細について説明する。
次に、第2実施形態に係る半導体記憶装置10及びメモリシステム1について説明する。第2実施形態は、上記第1実施形態で説明した半導体記憶装置10において、読み出し動作に使用するシーケンサ36をプレーン毎に固定するものである。以下に、第1実施形態と異なる点を説明する。
まず、図20を用いて半導体記憶装置10の構成について説明する。図20には、シーケンサモジュール36及びCGドライバモジュール39の構成が示されている。本実施形態に係る半導体記憶装置10は、第1実施形態で説明した図4に対して、シーケンサモジュール36に含まれたマルチプレクサ40の数が異なっている。具体的には、図20に示すように、シーケンサモジュール36が図4に示す構成に対してマルチプレクサ40Aを除いた構成となっている。
[2−2−1]シングルプレーン読み出し動作
次に、図21を用いて半導体記憶装置10におけるシングルプレーン読み出し動作について説明する。図21は、シーケンサ36A及び36Bがそれぞれプレーン<0>及びプレーン<1>に対して時間的に順に読み出し動作を実行するコマンドシーケンスの一例である。図21は、第1実施形態で図5を用いて説明したコマンドシーケンスに対して、活性化コマンド“xxh”が発行されるタイミングと、第1シーケンサ36A及び第2シーケンサ36Bに対応するレディ/ビジー信号RBの波形が異なっている。
次に、図24を用いて半導体記憶装置10における非同期のマルチプレーン読み出し動作について説明する。図24は、シーケンサ36A及び36Bがそれぞれプレーン<0>及びプレーン<1>に対して非同期で読み出し動作を実行するコマンドシーケンスの一例である。図24は、第1実施形態で図14を用いて説明したコマンドシーケンスに対して、読み出し動作を指示するプレーンの順番と、各シーケンサに対応するレディ/ビジー信号RBの波形が異なっている。本例では、まずプレーン<1>に対する読み出しが開始され、この読み出しの期間中にプレーン<0>に対する読み出しが開始される。
次に、図26を用いて半導体記憶装置10におけるその他の動作の一例として、マルチプレーン書き込み動作について説明する。図26には、第1シーケンサ36Aがプレーン<0>及びプレーン<1>に対して同期して書き込み動作を実行している際のシーケンサモジュール36及びCGドライバモジュール39の動作イメージが示されている。尚、本例におけるコマンドシーケンスとしては、例えば第1実施形態で図15を用いて説明したコマンドシーケンスと同様のものが使用される。
第2実施形態に係る半導体記憶装置10によれば、第1実施形態よりも回路面積を抑制することが出来る。以下に、本効果の詳細について説明する。
次に、第3実施形態に係る半導体記憶装置10及びメモリシステム1について説明する。第3実施形態は、上記第1実施形態で説明した半導体記憶装置10において、第2シーケンサ36Bに対応させた電圧生成回路を設けるものである。以下に、第1及び第2実施形態と異なる点を説明する。
まず、図28を用いて半導体記憶装置10の構成について説明する。図28は本実施形態に係る半導体記憶装置10のブロック図であり、第1実施形態で説明した図4に対して、電圧生成回路38が各シーケンサ36に対応する昇圧器を備える点が異なっている。具体的には、図28に示すように電圧生成回路38は、第1昇圧器38A及び第2昇圧器38Bを含んでいる。
[3−2−1]シングルプレーン読み出し動作
次に、図29を用いて半導体記憶装置10におけるシングルプレーン読み出し動作について説明する。図29には、シーケンサ36Aがプレーン<0>に対して読み出し動作を実行する際のシーケンサモジュール36及びCGドライバモジュール39の動作イメージが示されている。尚、本例におけるコマンドシーケンスとしては、例えば第1実施形態で図5を用いて説明したコマンドシーケンスと同様のものが使用される。
次に、図30を用いて半導体記憶装置10における非同期のマルチプレーン読み出し動作について説明する。図30には、シーケンサ36A及び36Bがそれぞれプレーン<0>及びプレーン<1>に対して非同期で読み出し動作を実行している際のシーケンサ36及びCGドライバモジュール39の動作イメージが示されている。尚、本例におけるコマンドシーケンスとしては、例えば第1実施形態で図10を用いて説明したコマンドシーケンスと同様のものが使用される。
次に、図31を用いて半導体記憶装置10におけるその他の動作の一例として、同期したマルチプレーン書き込み動作について説明する。図31には、第1シーケンサ36Aがプレーン<0>及び<1>に対して同期して書き込み動作を実行している際のシーケンサ36及びCGドライバモジュール39の動作イメージが示されている。尚、本例におけるコマンドシーケンスとしては、例えば第1実施形態で図15を用いて説明したコマンドシーケンスと同様のものが使用される。
第3実施形態に係る半導体記憶装置10によれば、第1実施形態よりも消費電力を抑制することが出来る。以下に、本効果の詳細について説明する。
次に、第4実施形態に係る半導体記憶装置10及びメモリシステム1について説明する。第4実施形態は、上記第1実施形態で説明した半導体記憶装置10に対して、プレーンを1つ追加したものである。以下に、第1〜第3実施形態と異なる点を説明する。
まず、図32を用いて半導体記憶装置10の構成について説明する。図32は本実施形態に係る半導体記憶装置10のブロック図であり、第1実施形態で説明した図4に対してプレーンが1つ追加されている点が異なっている。具体的には、図32に示すように半導体記憶装置10はプレーン<2>をさらに備えている。また、これに対応してシーケンサモジュール36は、プレーン<2>に対応するマルチプレクサ40Cをさらに備えている。
次に、図33を用いて半導体記憶装置10の動作の一例として、シングルプレーン読み出し動作とマルチプレーン読み出し動作を非同期で実行した場合の一例について説明する。図33は、第1シーケンサ36Aがプレーン<0>に対してシングルプレーン読み出し動作を実行している間に、第2シーケンサ36Bがプレーン<1>及びプレーン<2>に対して同期したマルチプレーン読み出し動作を開始するコマンドシーケンスの一例である。図33には、半導体記憶装置10が送受信する入出力信号I/Oが示されている。
第4実施形態に係る半導体記憶装置10によれば、3個以上のプレーンを備える半導体記憶装置10においても第1実施形態と同様の効果を得ることが出来る。以下に、本効果の詳細について説明する。
次に、第5実施形態に係る半導体記憶装置10及びメモリシステム1について説明する。第5実施形態は、上記第4実施形態で説明した半導体記憶装置10に対してシーケンサを1つ追加し、シーケンサの数とプレーンの数を等しくしたものである。以下に、第1〜第4実施形態と異なる点を説明する。
まず、図35を用いて半導体記憶装置10の構成について説明する。図35は本実施形態に係る半導体記憶装置10のブロック図であり、第4実施形態で説明した図32に対して第2シーケンサが1つ追加されている点が異なっている。具体的には、図35に示すようにシーケンサモジュール36は、第3シーケンサ36Cをさらに備えている。また、これに対応してCGドライバモジュール39はCGドライバ41E及び41Fをさらに備えている。
次に、図36を用いて半導体記憶装置10の動作の一例として、3つのプレーンに対する非同期のマルチプレーン読み出し動作について説明する。図36は、シーケンサ36A、36B、36Cがそれぞれプレーン<0>、プレーン<1>、及びプレーン<2>に対して非同期で読み出し動作を実行するコマンドシーケンスの一例である。図36には、半導体記憶装置10が送受信する入出力信号I/Oが示されている。本例では、まずプレーン<0>に対する読み出しが開始され、この読み出しの期間中にプレーン<1>に対する読み出しが開始される。そしてプレーン<0>及び<1>に対する読み出し動作を実行している間に、プレーン<2>に対する読み出し動作が開始される場合を例に説明する。
第5実施形態に係る半導体記憶装置10によれば、3個以上のプレーンを備える半導体記憶装置10において動作速度を向上することが出来る。以下に、本効果の詳細について説明する。
次に、第6実施形態に係る半導体記憶装置10及びメモリシステム1について説明する。第6実施形態は、上記第1実施形態で説明した半導体記憶装置10がコントローラ20に出力するレディ/ビジー信号を1つにしたものである。以下に、第1〜第5実施形態と異なる点を説明する。
まず、図38を用いて半導体記憶装置10の構成について説明する。図38は本実施形態に係る半導体記憶装置10のブロック図であり、第1実施形態で説明した図2に対してレディ/ビジー制御回路の構成が異なっている。具体的には、図38に示すようにレディ/ビジー制御回路37は、半導体記憶装置10全体の動作状態を示すレディ/ビジー信号RBを出力する。
次に、図39を用いてメモリシステム1の動作の一例として、非同期のマルチプレーン読み出し動作について説明する。図39は、シーケンサ36A及び36Bがそれぞれプレーン<0>及びプレーン<1>に対して非同期のマルチプレーン読み出し動作を実行するコマンドシーケンスの一例である。図39には、半導体記憶装置10が送受信する入出力信号I/O、半導体記憶装置10全体の動作状態を示すレディ/ビジー信号RB、並びに第1シーケンサ36A及び第2シーケンサ36Bのレディ/ビジー信号RBが示されている。尚、図示する第1シーケンサ36A及び第2シーケンサ36Bのレディ/ビジー信号RBは、半導体記憶装置10の内部信号であり、コントローラ20には出力されない。
第6実施形態に係る半導体記憶装置10によれば、半導体記憶装置10のチップ面積を抑制することが出来る。以下に、本効果の詳細について説明する。
次に、第7実施形態に係る半導体記憶装置10及びメモリシステム1について説明する。第7実施形態は、上記第6実施形態で説明した半導体記憶装置10において、キャッシュ読み出し動作を実行するものである。以下に、第1〜第6実施形態と異なる点を説明する。
まず、半導体記憶装置10のキャッシュ読み出し動作について説明する。キャッシュ読み出し動作は、あるプレーンに対して読み出し動作を実行した後にキャッシュリードコマンドを受信した場合に、アドレス情報を入力すること無く続くページに対する読み出し動作を実行するものである。図41には、非同期のマルチプレーン読み出し動作を実行した際に、キャッシュ読み出し動作を利用した場合のコマンドシーケンスの一例が示され、半導体記憶装置10が送受信する入出力信号I/Oが示されている。
第7実施形態は、第6実施形態に係る半導体記憶装置10においてキャッシュ読み出し動作を適用したものである。このように半導体記憶装置10は、非同期のマルチプレーン読み出し動作を実行する場合においてもキャッシュ読み出し動作を実行する事が出来る。これにより本実施形態に係るメモリシステム1は、コマンドシーケンスを簡略化することが出来るため、第6実施形態よりも動作速度を向上することが出来る。
次に、第8実施形態に係る半導体記憶装置10及びメモリシステム1について説明する。第8実施形態は、上記第1実施形態で説明したメモリシステム1において、第2シーケンサに対応するロジック制御回路、入出力回路、及びレディ/ビジー制御回路を設けるものである。以下に、第1〜第7実施形態と異なる点を説明する。
まず、図42を用いてメモリシステム1の構成について説明する。図42は本実施形態に係るメモリシステム1のブロック図である。図42に示すように、半導体記憶装置10は周辺回路14において、第1シーケンサ36Aに対応する領域15Aと、第2シーケンサ36Bに対応する領域15Bとを含んでいる。
次に、図43を用いて半導体記憶装置10における非同期のマルチプレーン読み出し動作について説明する。図43は、シーケンサ36A及び36Bがそれぞれプレーン<0>及びプレーン<1>に対して非同期で読み出し動作を実行するコマンドシーケンスの一例である。図43には、第1シーケンサ36Aに対応する入出力信号I/O及びレディ/ビジー信号RBと、第2シーケンサ36Bに対応する入出力信号I/O及びレディ/ビジー信号RBとが示されている。
第8実施形態に係るメモリシステム1によれば、動作速度を高速化することが出来る。以下に、本効果の詳細について説明する。
次に、第9実施形態に係る半導体記憶装置10及びメモリシステム1について説明する。第9実施形態は、メモリセルを積層した構造の半導体記憶装置において、読み出しエラーを低減する効果のあるリフレッシュ動作を非同期で実行する場合の一例である。以下に、第1〜第8実施形態と異なる点を説明する。
まず、メモリシステム1の構成について説明する。本実施形態に係るメモリシステム1の構成は、第1実施形態で図1〜図4を用いて説明したメモリシステム1の構成に対して、メモリセルアレイ11の回路構成が異なる。以下に、本実施形態に係るメモリセルアレイ11の回路構成と、本回路構成を実現するためのメモリセルアレイ11の断面構造の一例について順に説明する。
まず、図44を用いてメモリセルアレイ11の回路構成について説明する。図44には、メモリセルを積層した構造の半導体記憶装置10におけるメモリセルアレイ11の回路図が示されている。図44に示す回路構成は、第1実施形態で説明した図3に対してブロックBLK内の構成が異なる。
次に、図45を用いてメモリセルアレイ11の断面構造について説明する。図45にはメモリセルアレイ11の断面と、それぞれが互いに直交するX軸、Y軸、及びZ軸とが示されている。尚、図45では層間絶縁膜の図示が省略されている。
[9−2−1]リフレッシュ動作について
次に、図46を用いてメモリシステム1におけるリフレッシュ動作の詳細について説明する。図46には、メモリシステム1において、各種動作間に挿入されるリフレッシュ動作のフローチャートが示されている。
次に、図49を用いてメモリシステム1の動作の一例として、シングルプレーン読み出し動作とリフレッシュ動作を非同期で実行した場合について説明する。図49は、第1シーケンサ36Aがプレーン<0>に対してシングルプレーン読み出し動作を実行している間に、第2シーケンサ36Bがプレーン<1>に対するリフレッシュ動作を実行する場合の一例である。図49には、半導体記憶装置10が送受信する入出力信号I/O、並びに第1シーケンサ36A及び第2シーケンサ36Bにそれぞれ対応するレディ/ビジー信号RBが示されている。
第9実施形態に係る半導体記憶装置10によれば、読み出しデータの信頼性を向上することが出来る。以下に、本効果の詳細について説明する。
このような構成の半導体記憶装置10では、例えば図51に示すような現象が生じる。図51は、各種動作時におけるワード線WL及びNANDストリングNSのチャネルの波形図である。図51に示す一例では、1回目の読み出し動作(第1読み出し動作)と、2回目の読み出し動作(第2読み出し動作)との間に、半導体記憶装置10の待機期間が存在する。尚、図51に示された第1及び第2読み出し動作では、読み出し電圧が1回ステップアップされる場合の波形が一例として示されている。
上記実施形態に係る半導体記憶装置<1、図1>は、各々がメモリセルアレイを含む第1及び第2プレーンと、第1及び第2制御回路<36A及び36B、図4>と、を備える。第1及び第2制御回路は、各々が第1及び第2プレーンに対して読み出し動作を実行可能である。また第1及び第2制御回路は、読み出し動作を実行可能なアクティブ状態と、読み出し動作の実行を禁止されたアイドル状態とを含む。第1制御回路がアクティブ状態且つ第2制御回路がアイドル状態のときに、第1コマンドセット<00h-ADD-30h、図10>を受信した場合、第1制御回路は第1プレーンに対する第1読み出し動作を実行する。第2コマンドセット<00h-ADD-30h、図10>を受信した場合、第1制御回路は第2プレーンに対する第2読み出し動作を実行する。第1コマンド<xxh、図10>を受信し且つ第1及び第2コマンドセットを順に受信した場合、第2制御回路はアイドル状態からアクティブ状態に遷移し、第1制御回路が第1読み出し動作を実行している間に第2読み出し動作を開始する。
(1)読み出し動作では、“A”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0〜0.55Vの間である。これに限定されることなく、0.1〜0.24V、0.21〜0.31V、0.31〜0.4V、0.4〜0.5V、0.5〜0.55Vのいずれかの間にしてもよい。
(2)書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7〜14.3Vの間である。これに限定されることなく、例えば13.7〜14.0V、14.0〜14.6Vのいずれかの間としてもよい。
(3)消去動作では、半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12.0〜13.6Vの間である。この場合に限定されることなく、例えば13.6〜14.8V、14.8〜19.0V、19.0〜19.8V、19.8〜21.0Vの間であってもよい。
(4)メモリセルの構造は、半導体基板(シリコン基板)上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのSiN、又はSiON等の絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはRu等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層High−k膜と膜厚が3〜10nmの上層High−k膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。High−k膜はHfO等が挙げられる。また、シリコン酸化膜の膜厚はHigh−k膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの材料を介して膜厚が30〜70nmの制御電極が形成されている。ここで材料はTaO等の金属酸化膜、TaN等の金属窒化膜である。制御電極にはW等を用いることができる。
尚、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
Claims (14)
- 各々がメモリセルアレイを含む第1及び第2プレーンと、
各々が前記第1及び第2プレーンに対して読み出し動作を実行可能な第1及び第2制御回路と、を備え、
前記第1及び第2制御回路は、前記読み出し動作を実行可能なアクティブ状態と、前記読み出し動作の実行を禁止されたアイドル状態とを含み、
前記第1制御回路が前記アクティブ状態、且つ前記第2制御回路が前記アイドル状態のときに、
外部のコントローラから第1コマンドセットを受信した場合、前記第1制御回路は前記第1プレーンに対する第1読み出し動作を実行し、
前記コントローラから第2コマンドセットを受信した場合、前記第1制御回路は前記第2プレーンに対する第2読み出し動作を実行し、
前記コントローラから、前記第1及び第2コマンドセットのいずれにも含まれない第1コマンドを受信し、且つ前記第1及び第2コマンドセットを順に受信した場合、前記第2制御回路は前記アイドル状態から前記アクティブ状態に遷移し、前記第1制御回路が前記第1読み出し動作を実行している間に、前記第2制御回路は前記第2読み出し動作を開始する、半導体記憶装置。 - 前記コントローラから、前記第1コマンドを受信し、且つ前記第2及び第1コマンドセットを順に受信した場合、前記第2制御回路は前記アイドル状態から前記アクティブ状態に遷移し、前記第1制御回路が前記第2読み出し動作を実行している間に、前記第2制御回路は前記第1読み出し動作を開始する、
請求項1に記載の半導体記憶装置。 - 前記第1制御回路は前記第1及び第2プレーンに対して書き込み動作を実行可能であり、
前記第1制御回路が前記アクティブ状態、且つ前記第2制御回路が前記アイドル状態のときに、
前記コントローラから第3コマンドセットを受信した場合、前記第1制御回路は前記第1プレーンに対する第1書き込み動作を実行し、
前記コントローラから、前記第1コマンドを受信し、且つ前記第3及び第2コマンドセットを順に受信した場合、前記第2制御回路は前記アイドル状態から前記アクティブ状態に遷移し、前記第1制御回路が前記第1書き込み動作を実行している間に、前記第2制御回路が前記第2読み出し動作を開始する、請求項1に記載の半導体記憶装置。 - 前記第1読み出し動作が実行される際に、前記第1又は第2制御回路からの制御信号を前記第1プレーンに出力する第1マルチプレクサと、
前記第2読み出し動作が実行される際に、前記第1又は第2制御回路からの制御信号を前記第2プレーンに出力する第2マルチプレクサと、
をさらに備える請求項1に記載の半導体記憶装置。 - 前記第1書き込み動作が実行される際に、前記第1制御回路からの制御信号を前記第1プレーンに出力する第1マルチプレクサと、
前記第2プレーンに対する第2書き込み動作が実行される際に、前記第1制御回路からの制御信号を前記第2プレーンに出力する第2マルチプレクサと、
をさらに備える請求項3に記載の半導体記憶装置。 - 各々がメモリセルアレイを含むN個(Nは1以上の整数)のプレーンと、
N個のプレーンにそれぞれ対応するN個のマルチプレクサと、をさらに備え、
前記第1制御回路からの制御信号は、前記N個のマルチプレクサを介してそれぞれ前記N個のプレーンに出力され、
前記第2制御回路からの制御信号は、前記N個のマルチプレクサを介してそれぞれ前記N個のプレーンに出力される
請求項4に記載の半導体記憶装置。 - 各々がメモリセルアレイを含む第1及び第2プレーンと、
前記第1プレーンに対して読み出し動作を実行可能であり、且つ前記第1及び第2プレーンに対して書き込み動作又は消去動作を実行可能な第1制御回路と、
前記第2プレーンに対して前記読み出し動作を実行可能な第2制御回路と、を備え、
前記第1及び第2制御回路は、前記読み出し動作を実行可能なアクティブ状態と、前記読み出し動作の実行を禁止されたアイドル状態とを含み、
前記第1制御回路が前記アクティブ状態の時に、外部のコントローラから第1コマンドセットを受信した場合、前記第1制御回路は前記第1プレーンに対する第1読み出し動作を実行し、
前記第2制御回路が前記アクティブ状態の時に、前記コントローラから第2コマンドセットを受信した場合、前記第2制御回路は前記第2プレーンに対する第2読み出し動作を実行し、
前記第1制御回路が前記アクティブ状態の時に、前記コントローラから第3コマンドセットを受信した場合、前記第1制御回路は前記第2プレーンに対する第1書き込み動作を実行し、
前記第1及び第2制御回路が前記アクティブ状態の時に、前記コントローラから前記第1コマンドセットを受信して、前記第1制御回路は前記第1読み出し動作を開始し、前記第1制御回路が前記第1読み出し動作を実行している間に、前記コントローラから前記第2コマンドセットを受信して、前記第2制御回路は前記第2読み出し動作を開始する、
前記第1及び第2制御回路が前記アクティブ状態の時に、前記コントローラから前記第2コマンドセットを受信して、前記第2制御回路は前記第2読み出し動作を開始し、前記第2制御回路が前記第2読み出し動作を実行している間に、前記コントローラから前記第1コマンドセットを受信して、前記第1制御回路は前記第1読み出し動作を開始する、半導体記憶装置。 - 前記第1制御回路が前記アクティブ状態、且つ前記第2制御回路が前記アイドル状態のときに、前記コントローラから前記第1乃至第3コマンドセットのいずれにも含まれない第1コマンドを受信した場合、前記第2制御回路は前記アイドル状態から前記アクティブ状態に遷移し、前記第2制御回路が遷移後の前記アクティブ状態の時に、前記コントローラから前記第2コマンドセットを受信した場合、前記第2制御回路は前記第2読み出し動作を実行する、請求項7に記載の半導体記憶装置。
- 前記第1書き込み動作が実行される際に前記第1制御回路からの制御信号を前記第2プレーンに出力し、前記第2読み出し動作が実行される際に前記第2制御回路からの制御信号を前記第2プレーンに出力する第1マルチプレクサをさらに備える、請求項7又は請求項8に記載の半導体記憶装置。
- 前記第2制御回路による前記第2読み出し動作が終了したことに応答して、前記第2制御回路が前記アクティブ状態から前記アイドル状態に遷移する、請求項1乃至請求項6、請求項8、及び請求項9のいずれかに記載の半導体記憶装置。
- 前記第1制御回路による読み出し動作に使用される第1昇圧回路と、
前記第2制御回路による読み出し動作に使用される第2昇圧回路と、
をさらに備え、
前記第1及び第2昇圧回路は、前記アクティブ状態と前記アイドル状態とを含み、
前記第1制御回路及び前記第1昇圧回路が前記アクティブ状態、且つ前記第2制御回路及び前記第2昇圧回路が前記アイドル状態のときに、
前記コントローラから、前記第1コマンドを受信し、且つ前記第1及び第2コマンドセットを順に受信した場合、前記第2制御回路及び前記第2昇圧回路は前記アイドル状態から前記アクティブ状態に遷移し、前記第1制御回路が前記第1昇圧回路を用いて前記第1読み出し動作を実行している間に、前記第2制御回路が前記第2昇圧回路を用いて前記第2読み出し動作を開始する、請求項1乃至請求項6及び請求項8のいずれかに記載の半導体記憶装置。 - 前記第1及び第2制御回路は、コマンドを受付可能なレディ状態と、コマンドを受付不可能なビジー状態とをさらに含み、前記第1及び第2制御回路は、前記アクティブ状態の時に前記レディ状態と前記ビジー状態とのいずれかの状態になり、前記第2制御回路は、前記アイドル状態の時に前記レディ状態になり、
前記第1制御回路の前記レディ状態又は前記ビジー状態を通知する第1信号と、前記第2制御回路の前記レディ状態又は前記ビジー状態を通知する第2信号とを外部のコントローラに出力する第3制御回路をさらに備える、請求項1乃至請求項11のいずれかに記載の半導体記憶装置。 - 前記第1及び第2制御回路は、コマンドを受付可能なレディ状態と、コマンドを受付不可能なビジー状態とをさらに含み、前記第1及び第2制御回路は、前記アクティブ状態の時に前記レディ状態と前記ビジー状態とのいずれかの状態になり、前記第2制御回路は、前記アイドル状態の時に前記レディ状態になり、
前記第1及び第2制御回路のうち少なくとも1つの制御回路が前記レディ状態の場合に第1論理レベルの信号を出力し、前記第1及び第2制御回路が前記ビジー状態のときに第1論理レベルと異なる第2論理レベルの信号を出力する第3制御回路をさらに備え、
前記第1及び第2読み出し動作による読み出しデータが出力される前に、前記コントローラから受信した第2コマンドに応答して前記第1及び第2プレーンが読み出し動作を実行中であるか否かを示す情報を出力し、前記情報に基づいて前記第1又は第2プレーンの読み出しデータが出力される、請求項1乃至請求項11のいずれかに記載の半導体記憶装置。 - 前記アイドル状態は前記アクティブ状態よりも消費電力が小さい、請求項1乃至請求項13のいずれかに記載の半導体記憶装置。
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