CN103811065B

CN103811065B - 非易失性存储器系统

Info

Publication number: CN103811065B
Application number: CN201410084253.1A
Authority: CN
Inventors: 杨光军
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2014-03-07
Filing date: 2014-03-07
Publication date: 2017-12-08
Anticipated expiration: 2034-03-07
Also published as: CN103811065A

Abstract

一种非易失性存储器系统，包括闪存阵列、第一行译码器、第一列译码器、第一读取电路、第一控制电路、EEPROM存储阵列、第二行译码器、第二列译码器、第二读取电路以及第二控制电路，还包括：电荷泵系统，适于向所述第一行译码器、所述第一列译码器、所述第一读取电路、所述第二行译码器、所述第二列译码器以及所述第二读取电路提供操作电压。本发明提供的非易失性存储器系统，电路面积小，降低了所述非易失性存储器系统的成本。

Description

非易失性存储器系统

技术领域

本发明涉及存储器技术领域，特别涉及一种非易失性存储器系统。

背景技术

非易失性存储器（NVM，Non-volatile Memory）是指掉电后存储的数据不会消失的存储器。根据存储的数据是否能在使用于计算机时随时改写为标准，可将非易失性存储器分为二大类：只读存储器（ROM，Read Only Memory）和闪存（Flash Memory）。

电可擦可编程只读存储器（EEPROM，Electrically Erasable ProgrammableRead-Only Memory）是一种以字节为最小修改单位、可以通过电子方式多次复写的半导体存储设备。相比可擦可编程只读存储器（EPROM，Erasable Programmable Read-OnlyMemory），EEPROM不需要用紫外线照射，也不需取下，就可以用特定的电压，来抹除芯片上的信息，以便写入新的数据。由于EEPROM的优秀性能以及在线上操作的便利，它被广泛用于需要经常擦除的BIOS芯片，并逐步替代部分有断电保留需要的随机存取存储器（RAM，RandomAccess Memory）芯片，甚至取代部分的硬盘功能，与高速RAM成为二十一世纪最常用且发展最快的两种存储技术。

闪存作为一种集成电路存储器件，由于其具有电可擦写存储信息的功能，而且断电后存储的信息不会丢失，因而被广泛应用于如便携式电脑、手机、数码音乐播放器等电子产品中。通常，依据闪存单元栅极结构的不同，闪存分为堆叠栅极闪存和分离栅极闪存两种类型。这两种闪存都需要将闪存单元以适合本身操作的阵列进行排布，每一闪存单元都用来储存单一位的数据。其中，分裂栅极闪存单元因为有效地避免了过擦除效应以及具有更高的编程效率而得到了广泛应用。

EEPROM和闪存的最大区别在于：EEPROM是按字节为单位进行各项操作，而闪存是按扇区为单位进行各项操作，EEPROM和闪存的寻址方式不同。与EEPROM相比，闪存的电路结构较简单，同种制造工艺和同尺寸晶元面积下可以得到更大的存储容量，并且，闪存在大数据量下的操作速度更快。闪存的缺点是操作过程麻烦，特别是在小数据量下反复重写时，因而闪存适于存储不需频繁改写的程序，而EEPROM适于存储需要频繁改写的某些小量数据。因此，现有的非易失性存储装置通常会包括闪存芯片和EEPROM芯片，以方便使用者进行操作。

现有技术中，为了节省非易失性存储装置的成本，有时也使用闪存代替EEPROM存储小量数据。但由于闪存的操作比EEPROM麻烦得多，这一方式并没有起到很大的效果。因此，如何降低非易失性存储装置的成本仍是一个亟待解决的问题。

发明内容

本发明解决的是现有的非易失性存储装置成本较高的问题。

为解决上述问题，本发明提供一种非易失性存储器系统，包括闪存阵列、第一行译码器、第一列译码器、第一读取电路、第一控制电路、EEPROM存储阵列、第二行译码器、第二列译码器、第二读取电路以及第二控制电路；

所述闪存阵列包括呈阵列排布的闪存单元，所述闪存单元包括中间电极、第一存储位以及第二存储位，所述第一存储位包括第一浮栅、第一位线电极和第一控制栅极，所述第二存储位包括第二浮栅、第二位线电极和第二控制栅极；

所述EEPROM存储阵列包括呈阵列排布的EEPROM存储单元，所述EEPROM存储单元包括中间电极、主存储位以及次存储位，所述主存储位包括第一浮栅、漏极和第一控制栅极，所述次存储位包括第二浮栅、源极和第二控制栅极；

所述非易失性存储器系统还包括：

电荷泵系统，适于向所述第一行译码器、所述第一列译码器、所述第一读取电路、所述第二行译码器、所述第二列译码器以及所述第二读取电路提供操作电压。

可选的，所述非易失性存储器系统还包括：

第一地址输入端口，适于接收访问所述闪存阵列的地址信号；

第二地址输入端口，适于接收访问所述EEPROM存储阵列的地址信号。

可选的，所述非易失性存储器系统还包括：

公共地址输入端口，适于接收地址信号；

访问选择单元，适于在接收到访问闪存信号时将所述公共地址输入端口接收的地址信号传输至所述第一行译码器和所述第一列译码器，在接收到访问EEPROM信号时将所述公共地址输入端口接收的地址信号传输至所述第二行译码器和所述第二列译码器。

可选的，所述地址信号、所述访问闪存信号以及所述访问EEPROM信号由访问所述非易失性存储器系统的控制芯片提供。

可选的，所述访问选择单元包括访问控制信号输入端，适于接收所述访问闪存信号和所述访问EEPROM信号。

可选的，所述访问选择单元为数据选择器。

可选的，所述闪存阵列、所述第一行译码器、所述第一列译码器、所述第一读取电路、所述第一控制电路、所述EEPROM存储阵列、所述第二行译码器、所述第二列译码器、所述第二读取电路、所述第二控制电路以及所述电荷泵系统集成于同一芯片上。

可选的，所述电荷泵系统向所述第一行译码器提供的操作电压与向所述第二行译码器提供的操作电压相同；所述电荷泵系统向所述第一列译码器提供的操作电压与向所述第二列译码器提供的操作电压相同；所述电荷泵系统向所述第一读取电路提供的操作电压与向所述第二读取电路提供的操作电压相同。

可选的，所述第一行译码器的操作电压接收端、所述第二行译码器的操作电压接收端、所述第一列译码器的操作电压接收端、所述第二列译码器的操作电压接收端、所述第一读取电路的操作电压接收端以及所述第二读取电路的操作电压接收端均连接所述电荷泵系统的输出端。

可选的，所述非易失性存储器系统还包括：内建自测试电路，适于对所述闪存阵列和所述EEPROM存储阵列进行测试。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的非易失性存储器系统，闪存单元和EEPROM存储单元具有相似的结构且操作方法类似，根据这一特性，本发明仅采用一个电荷泵系统向闪存和EEPROM提供操作电压，将闪存和EEPROM集成在同一芯片上。与现有技术相比，所述非易失性存储器系统减少了一个电荷泵系统，元器件数量减少，电路面积减小，因而降低了所述非易失性存储器系统的成本。

本发明的可选方案中，所述非易失性存储器系统还包括第一地址输入端口和第二地址输入端口。所述第一地址输入端口适于接收访问闪存阵列的地址信号，所述第二地址输入端口适于接收访问EEPROM存储阵列的地址信号。通过设置两组分立的地址输入端口，可同时访问所述闪存阵列和所述EEPROM存储阵列，提高了访问所述非易失性存储器系统的速度。

本发明的可选方案中，所述非易失性存储器系统还包括公共地址输入端口和访问选择单元。通过设置所述公共地址输入端口和所述访问选择单元，访问闪存阵列的地址信号和访问EEPROM的地址信号均由所述公共地址输入端口接收，所述访问选择单元根据其接收的访问信号确定输入所述公共地址输入端口的地址信号是访问闪存阵列还是访问EEPROM阵列。由于闪存阵列和EEPROM存储阵列共用地址输入端口，减小了所述非易失性存储器系统的电路面积，进一步降低了所述非易失性存储器系统的成本。

本发明的可选方案中，所述非易失性存储器系统还包括内建自测试电路。与现有技术中闪存芯片和EEPROM芯片各自拥有一个内建自测试电路不同，本发明的闪存阵列和EEPROM存储阵列共用同一个内建自测试电路，节省了所述非易失性存储器系统的面积。并且，采用所述内建自测试电路对闪存阵列和EEPROM存储阵列进行测试时，由于对闪存阵列和EEPROM存储阵列施加的应力电压相同，不必多次切换测试指令，节省了测试时间，进一步降低了所述非易失性存储器系统的成本。

附图说明

图1是现有的一种非易失性存储装置10的结构示意图；

图2是本发明实施例提供的一种非易失性存储器系统20的结构示意图；

图3是本发明实施例的闪存单元的剖面结构示意图；

图4是本发明实施例的闪存阵列的电路结构示意图；

图5是本发明实施例的EEPROM存储单元的剖面结构示意图；

图6是本发明实施例的EEPROM存储阵列的电路结构示意图；

图7是本发明实施例提供的另一种非易失性存储器系统70的结构示意图；

图8是本发明实施例提供的另一种非易失性存储器系统80的结构示意图；

图9是本发明实施例提供的另一种非易失性存储器系统90的结构示意图。

具体实施方式

正如背景技术中所描述的，为了节省非易失性存储装置的成本，有时也使用闪存代替EEPROM存储小量数据，即在非易失性存储装置中仅使用闪存。但由于闪存的操作比EEPROM麻烦得多，这一方式并没有起到很大的效果，为了方便使用者进行操作，现有技术中仍广泛采用图1所示的非易失性存储装置10的结构存储数据和程序。参考图1，所述非易失性存储装置10包括闪存11和EEPROM12。

具体地，所述闪存11包括：闪存阵列111，包括多个呈阵列排布的闪存单元；第一行译码器112，适于向所述闪存阵列111提供行译码信号；第一列译码器113，适于向所述闪存阵列111提供列译码信号；第一地址输入端口114，适于接收访问所述闪存阵列111的地址信号；第一读取电路115，适于读取所述闪存阵列111存储的数据；第一控制电路116，适于向所述第一列译码器113和所述第一读取电路115提供内部读写控制信号；第一电荷泵系统117，适于向所述第一行译码器112、所述第一列译码器113和所述第一读取电路115提供操作电压。

所述EEPROM12包括EEPROM存储阵列121、第二行译码器122、第二列译码器123、第二地址输入端口124、第二读取电路125、第二控制电路126以及第二电荷泵系统127，所述EEPROM12的各部分结构的功能与所述闪存11对应的各部分结构的功能类似，在此不再赘述。例如，所述第二地址输入端口124适于接收访问所述EEPROM存储阵列121的地址信号；所述第二电荷泵系统127适于向第二行译码器122、所述第二列译码器123和所述第二读取电路125提供操作电压。

虽然所述闪存11和所述EEPROM12的结构相似，但由于闪存单元和EEPROM存储单元的结构差异，所述闪存阵列111和所述EEPROM存储阵列121的结构存在巨大差异，所述闪存11的各部分结构和所述EEPROM12对应的各部分结构的具体电路并不相同。为了方便操作，所述闪存11和所述EEPROM12为两个相互独立的芯片。本发明技术方案提供一种非易失性存储器系统，采用结构和操作方法相似的闪存单元和EEPROM存储单元，由同一电荷泵系统向闪存和EEPROM提供操作电压，将闪存和EEPROM集成于同一芯片上，以降低所述非易失性存储器系统的成本。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1是本发明实施例提供的一种非易失性存储器系统20的结构示意图。参考图1，所述非易失性存储器系统20包括闪存阵列211、第一行译码器212、第一列译码器213、第一地址输入端口214、第一读取电路215、第一控制电路216、EEPROM存储阵列221、第二行译码器222、第二列译码器223、第二地址输入端口224、第二读取电路225、第二控制电路226以及电荷泵系统23。

具体地，所述第一行译码器212适于向所述闪存阵列211提供行译码信号，所述第一列译码器213适于向所述闪存阵列211提供列译码信号，所述第一地址输入端口214适于接收访问所述闪存阵列211的地址信号，所述第一读取电路215适于读取所述闪存阵列211存储的数据，所述第一控制电路216适于向所述第一列译码器213和所述第一读取电路215提供内部读写控制信号。本领域技术人员知晓所述第一行译码器212、第一列译码器213、第一地址输入端口214、第一读取电路215以及第一控制电路216的具体电路及工作原理，在此不再赘述。

所述第二行译码器222适于向所述EEPROM存储阵列221提供行译码信号，所述第二列译码器223适于向所述EEPROM存储阵列221提供列译码信号，所述第二地址输入端口224适于接收访问所述EEPROM存储阵列221的地址信号，所述第二读取电路225适于读取所述EEPROM存储阵列221存储的数据，所述第二控制电路226适于向所述第二列译码器223和所述第二读取电路225提供内部读写控制信号。本领域技术人员知晓所述第二行译码器222、第二列译码器223、第二地址输入端口224、第二读取电路225以及第二控制电路226的具体电路及工作原理，在此不再赘述。

所述闪存阵列211包括多个呈阵列排布的闪存单元。图3是本发明实施例的闪存单元的剖面结构示意图，所述闪存单元为双分离栅晶体管结构，包括两个对称分布的存储位。具体地，所述闪存单元包括：衬底300；位于所述衬底300上方的中间电极303；对称分布于所述中间电极303两侧的第一存储位和第二存储位。其中，所述第一存储位包括第一位线电极301、第一控制栅极304以及第一浮栅305；所述第二存储位包括第二位线电极302、第二控制栅极306以及第二浮栅307。所述第一位线电极301和所述第二位线电极302位于所述衬底300内部，所述第一控制栅极304、所述第一浮栅305、所述第二控制栅极306以及所述第二浮栅307位于所述衬底300上方。

对所述第一存储位进行读、写以及擦除操作时，施加至所述闪存单元各电极的电压以及电流如表一所示。

表一

对所述第二存储位进行读、写以及擦除操作时，施加至所述闪存单元各电极的电压以及电流如表二所示。

表二

多个图3所示的闪存单元成阵列排布形成所述闪存阵列211，每个闪存单元的控制栅极、中间电极和位线电极分别连接于控制栅线、字线和位线。本发明实施例提供所述闪存阵列211的一种具体电路结构示意图，如图4所示。所述闪存阵列包括：m行、n列呈阵列排布的闪存单元，m和n为正整数；m条第一控制栅线（CG₀、CG₂、···、CG_2m）；m条第二控制栅线（CG₁、CG₃、···、CG_2m+1）；m条字线（WL₀、WL₁、···、WL_m）；n条第一位线（BL₀、BL₂、···、BL_2n）；n条第二位线（BL₁、BL₃、···、BL_2n+1）。

具体地，同行闪存单元的中间电极连接同一条字线，同行闪存单元的第一控制栅极连接同一条第一控制栅线，同行闪存单元的第二控制栅极连接同一条第二控制栅线，同列闪存单元的第一位线电极连接同一条第一位线，同列闪存单元的第二位线电极连接同一条第二位线。例如，第二行闪存单元的中间电极均连接字线WL₁，第二行闪存单元的第一控制栅极均连接第一控制栅线CG₂，第二行闪存单元的第二控制栅极均连接第二控制栅线CG₃，第二列闪存单元的第一位线电极均连接第一位线BL₂，第二列闪存单元的第二位线电极均连接第二位线BL₃。

需要说明的是，所述闪存阵列211并不限于图4所示的电路结构。在其他实施例中，所述闪存阵列211也可以有其他电路结构，例如，位于相邻两行的闪存单元可以共享控制栅线、位于相邻两列的闪存单元可以共享位线等，本发明对此不作限定。

继续参考图2，所述EEPROM存储阵列221包括多个呈阵列排布的EEPROM存储单元。图5是本发明实施例的EEPROM存储单元的剖面结构示意图，与图3所示的闪存单元类似，所述EEPROM存储单元为双分离栅晶体管结构，包括两个对称分布的存储位。具体地，所述EEPROM存储单元包括：衬底500；位于所述衬底500上方的中间电极503；对称分布于所述中间电极503两侧的主存储位和次存储位。其中，所述主存储位包括漏极501、第一控制栅极504以及第一浮栅505；所述次存储位包括源极502、第二控制栅极506以及第二浮栅507。所述漏极501和所述源极502位于所述衬底500内部，所述第一控制栅极504、所述第一浮栅505、所述第二控制栅极506以及所述第二浮栅507位于所述衬底500上方。由于EEPROM的容量较小，为了节省EEPROM的功耗，采用图5所示的EEPROM存储单元存储数据时，仅使用所述主存储位存储数据，所述次存储位作为备用。

对所述EEPROM存储单元进行读、写以及擦除操作时，施加至所述EEPROM存储单元各电极的电压以及电流如表三所示。

表三

多个图5所示的EEPROM存储单元成阵列排布形成所述EEPROM存储阵列221，每个EEPROM存储单元的控制栅极、中间电极、漏极和源极分别连接于控制栅线、字线、位线和源线。本发明实施例提供所述EEPROM存储阵列221的一种具体电路结构，所述EEPROM存储阵列221包括至少一个字节存储区域，所述字节存储区域包括j行、i列呈阵列排布的EEPROM存储单元，j和i为正整数且i为8的倍数。以所述EEPROM存储阵列221包括两个字节存储区域且i=8为例，图6是本发明实施例的EEPROM存储阵列的电路结构示意图。

参考图6，所述EEPROM存储阵列包括字节存储区域S1、字节存储区域S2、j条全局位线（WL₀、WL₁、···、WL_j）、j条第一控制栅线（CG₀、CG₂、···、CG_2j）以及j条第二控制栅线（CG₁、CG₃、···、CG_2j+1）。所述字节存储区域S1包括：j行、8列呈阵列排布的EEPROM存储单元；j条局部字线（WL₀₁、WL₁₁、···、WL_j1）；j个字线开关（11、21、···、j1）；8条位线（BL₀、···、BL₇）；8条源线（SL₁、···、SL₇）。所述字节存储区域S2包括：j行、8列呈阵列排布的EEPROM存储单元；j条局部字线（WL₀₂、WL₁₂、···、WL_j2）；j个字线开关（12、22、···、j2）；8条位线（BL₈、···、BL₁₅）；8条源线（SL₈、···、SL₁₅）。

具体地，在所述EEPROM存储阵列中，同行EEPROM存储单元的第一控制栅极连接同一条第一控制栅线，同行EEPROM存储单元的第二控制栅极连接同一条第二控制栅线，同列EEPROM存储单元的漏极连接同一条位线，同列EEPROM存储单元的源极连接同一条源线。并且，在每个字节存储区域中，同行EEPROM存储单元的中间电极均连接同一条局部字线，不同字节存储区域中同行的局部字线均连接同一条全局字线。

例如，第一行EEPROM存储单元的第一控制栅极均连接第一控制栅线CG₀，第一行EEPROM存储单元的第二控制栅极均连接第二控制栅线CG₁，第一列EEPROM存储单元的漏极均连接位线BL₀，第一列EEPROM存储单元的源极均连接源线SL₀。所述字节存储区域S1中第一行EEPROM存储单元的中间电极均连接局部字线WL₀₁，所述字节存储区域S1中的局部字线WL₀₁和所述字节存储区域S2中的局部字线WL₀₂均连接全局字线WL₀。

需要说明的是，所述EEPROM存储阵列221并不限于图6所示的电路结构。在其他实施例中，所述EEPROM存储阵列221也可以有其他电路结构，例如，位于相邻两行的EEPROM存储单元可以共享控制栅线等，本发明对此不作限定。

结合表一至表三以及附图，本发明提供的非易失性存储器系统20的闪存单元和EEPROM存储单元的结构类似，对所述闪存单元进行操作的电压和对所述EEPROM存储单元进行操作的电压可以相同。因此，与现有技术中不同，本发明实施例提供的非易失性存储器系统20有且仅有一个电荷泵系统23。所述电荷泵系统23适于向所述第一行译码器212、第一列译码器213、第一读取电路215、第二行译码器222、第二列译码器223以及第二读取电路225提供操作电压，即对所述闪存阵列211进行操作的操作电压和对所述EEPROM存储阵列221进行操作的操作电压均由所述电荷泵系统23提供。

具体地，所述第一行译码器212、所述第一列译码器213、所述第一读取电路215、所述第二行译码器222、所述第二列译码器223以及所述第二读取电路225均包括操作电压接收端，适于接收所述电荷泵23提供的电荷泵电压。在本实施例中，所述第一行译码器212的操作电压接收端、所述第一列译码器213的操作电压接收端、所述第一读取电路215的操作电压接收端、所述第二行译码器222的操作电压接收端、所述第二列译码器223的操作电压接收端以及所述第二读取电路225的操作电压接收端均连接所述电荷泵系统23的输出端，闪存和EEPROM共用电荷泵。

进一步，所述电荷泵系统23向所述第一行译码器212提供的操作电压与向所述第二行译码器222提供的操作电压相同，所述电荷泵系统23向所述第一列译码器213提供的操作电压与向所述第二列译码器223提供的操作电压相同，所述电荷泵系统23向所述第一读取电路215提供的操作电压与向所述第二读取电路225提供的操作电压相同。

本发明实施例提供的非易失性存储器系统20，仅采用所述电荷泵系统23提供对所述闪存阵列211和对所述EEPROM存储阵列221进行操作所需的电压，与现有技术相比减少了元器件数量，降低了所述非易失性存储器系统20的成本。此外，还可以将所述非易失性存储器系统20集成在同一芯片上，即将所述闪存阵列211、第一行译码器212、第一列译码器213、第一读取电路215、第一控制电路216、EEPROM存储阵列221、第二行译码器222、第二列译码器223、第二读取电路225、第二控制电路226以及所述电荷泵系统23集成于同一芯片上，以减小所述非易失性存储器系统20的面积，进一步降低所述非易失性存储器系统20的成本。

在本发明实施例中，设置了两组地址输入端口，即所述第一地址输入端口214和所述第二地址输入端口224。通过设置两组分立的地址输入端口，可同时访问所述闪存阵列211和所述EEPROM存储阵列221，提高了访问所述非易失性存储器系统20的速度。

图7是本发明实施例提供的另一种非易失性存储器系统70的结构示意图。参考图7，所述非易失性存储器系统70包括闪存阵列711、第一行译码器712、第一列译码器713、第一读取电路714、第一控制电路715、EEPROM存储阵列721、第二行译码器722、第二列译码器723、第二读取电路724、第二控制电路725、电荷泵系统73、公共地址输入端口74以及访问选择单元75。所述闪存阵列711、第一行译码器712、第一列译码器713、第一读取电路714、第一控制电路715、EEPROM存储阵列721、第二行译码器722、第二列译码器723、第二读取电路724、第二控制电路725以及电荷泵系统73可参考对图2的描述，在此不再赘述。

与图2对应的实施例不同，本实施例的非易失性存储器系统70仅设置了一组地址输入端口，即所述公共地址输入端口74，访问所述闪存阵列711的地址信号和访问所述EEPROM存储阵列721的地址信号均由所述公共地址输入端口74接收。所述访问选择单元75包括访问控制信号输入端751，根据输入所述访问控制信号输入端751的信号，所述访问选择单元75选择将所述公共地址输入端口74接收的地址信号输出至所述闪存阵列711的地址译码器或者所述EEPROM存储阵列721的地址译码器。

具体地，当输入所述访问控制信号输入端751的信号为访问闪存信号时，所述访问选择单元75将所述公共地址输入端口74接收的地址信号输出至所述第一行译码器712和第一列译码器713；当输入所述访问控制信号输入端751的信号为访问EEPROM信号时，所述访问选择单元75将所述公共地址输入端口74接收的地址信号输出至所述第二行译码器722和第二列译码器723。

所述访问选择单元75可以为数据选择器，也可以采用多个开关或者简单的逻辑电路实现，本领域技术人员知晓如何搭建所述访问选择单元75的具体电路，在此不再赘述。所述访问闪存信号、所述访问EEPROM信号以及所述公共地址输入端口74接收的地址信号均由片外需要访问所述非易失性存储器系统70的控制芯片给出（例如CPU等），所述访问闪存信号和所述访问EEPROM信号可以为数字信号0和1。

在本发明实施例中，所述非易失性存储器系统70仅设置了一组地址输入端口，即所述公共地址输入端口74。访问所述闪存阵列711的地址信号和访问所述EEPROM存储阵列721的地址信号均由所述公共地址输入端口74输入，所述闪存阵列711和所述EEPROM存储阵列721共用地址输入端口，减小了所述非易失性存储器系统70的电路面积，进一步降低了所述非易失性存储器系统70的成本。

为了提高存储器的可靠性，在存储器制造过程中通常需要对存储器进行测试。通常，为了降低存储器测试对自动测试设备（ATE，Automatic Test Equipment）的依赖程度，在存储器中会设置内建自测试（BIST，Built-in Self Test）电路，通过内建自测试电路对存储器进行测试。

基于此，本发明实施例提供另一种图8所示的非易失性存储器系统80。参考图8，所述非易失性存储器系统80包括闪存阵列811、第一行译码器812、第一列译码器813、第一地址输入端口814、第一读取电路815、第一控制电路816、EEPROM存储阵列821、第二行译码器822、第二列译码器823、第二地址输入端口824、第二读取电路825、第二控制电路826、电荷泵系统83以及内建自测试电路84。所述闪存阵列811、第一行译码器812、第一列译码器813、第一地址输入端口814、第一读取电路815、第一控制电路816、EEPROM存储阵列821、第二行译码器822、第二列译码器823、第二地址输入端口824、第二读取电路825、第二控制电路826以及电荷泵系统83可参考对图2的描述，在此不再赘述。

所述内建自测试电路84适于对所述闪存阵列811和所述EEPROM存储阵列821进行测试。具体地，对所述闪存阵列811和所述EEPROM存储阵列821进行测试时，测试设备输出测试信号至所述内建自测试电路84，所述内建自测试电路84自动进行地址累加访问所述闪存阵列811和所述EEPROM存储阵列821，对所述闪存阵列811和所述EEPROM存储阵列821施加测试信号并接收所述闪存阵列811和所述EEPROM存储阵列821反馈的信号。本领域技术人员知晓所述内建自测试电路84的具体电路和工作原理，在此不再赘述。

与现有技术中闪存芯片和EEPROM芯片各自拥有一个内建自测试电路不同，本发明实施例的非易失性存储器系统80仅有一个内建自测试电路，节省了所述非易失性存储器系统80的面积。并且，通过所述内建自测试电路84对所述闪存阵列811和所述EEPROM存储阵列821进行测试时，施加的测试电压可以相同，因此，可以同时对所述闪存阵列811和所述EEPROM存储阵列821进行测试，不必多次切换测试指令，节省了测试时间，进一步降低了所述非易失性存储器系统80的成本。

图9是本发明实施例提供的另一种非易失性存储器系统90的结构示意图。参考图9，所述非易失性存储器系统90包括闪存阵列911、第一行译码器912、第一列译码器913、第一读取电路914、第一控制电路915、EEPROM存储阵列921、第二行译码器922、第二列译码器923、第二读取电路924、第二控制电路925、电荷泵系统93、公共地址输入端口94、访问选择单元95以及内建自测试电路96。所述闪存阵列911、第一行译码器912、第一列译码器913、第一读取电路914、第一控制电路915、EEPROM存储阵列921、第二行译码器922、第二列译码器923、第二读取电路924、第二控制电路925、电荷泵系统93、公共地址输入端口94以及访问选择单元95可参考对图7的描述，在此不再赘述。

与图8对应的非易失性存储器系统80不同，本发明实施例的非易失性存储器系统90仅有一组地址输入端口，因此，对所述闪存阵列911和所述EEPROM存储阵列921进行测试时，由所述内建自测试电路96先自动进行地址累加对一个存储阵列进行测试；测试完成后，通过对访问控制信号输入端951输入访问控制信号自动切换对另一个存储阵列进行测试。与现有技术相比，本发明实施例的非易失性存储器系统90不必多次切换测试指令，节省了测试时间，进一步降低了所述非易失性存储器系统90的成本。

综上所述，本发明技术方案提供的非易失性存储器系统，仅采用一个电荷泵系统向闪存阵列和EEPROM存储阵列提供操作电压，减小了电路面积，降低了所述非易失性存储器系统的成本。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种非易失性存储器系统，包括闪存阵列、第一行译码器、第一列译码器、第一读取电路、第一控制电路、EEPROM存储阵列、第二行译码器、第二列译码器、第二读取电路以及第二控制电路；其特征在于，

所述第一行译码器适于向所述闪存阵列提供行译码信号，所述第一列译码器适于向所述闪存阵列提供列译码信号，所述第二行译码器适于向所述EEPROM存储阵列提供行译码信号，所述第二列译码器适于向所述EEPROM存储阵列提供列译码信号；

所述非易失性存储器系统还包括：

电荷泵系统，适于向所述第一行译码器、所述第一列译码器、所述第一读取电路、所述第二行译码器、所述第二列译码器以及所述第二读取电路提供操作电压；

第一地址输入端口以及第二地址输入端口，分别适于对应接收访问所述闪存阵列和所述EEPROM存储阵列的地址信号，第一地址输入端口分别与第一行译码器、第一列译码器连接，第二地址输入端口分别与第二行译码器、第二列译码器连接，通过设置所述第一地址输入端口以及第二地址输入端口以同时访问所述闪存阵列和所述EEPROM存储阵列。

2.如权利要求1所述的非易失性存储器系统，其特征在于，还包括：

公共地址输入端口，适于接收地址信号；

3.如权利要求2所述的非易失性存储器系统，其特征在于，所述地址信号、所述访问闪存信号以及所述访问EEPROM信号由访问所述非易失性存储器系统的控制芯片提供。

4.如权利要求2所述的非易失性存储器系统，其特征在于，所述访问选择单元包括访问控制信号输入端，适于接收所述访问闪存信号和所述访问EEPROM信号。

5.如权利要求2所述的非易失性存储器系统，其特征在于，所述访问选择单元为数据选择器。

6.如权利要求1所述的非易失性存储器系统，其特征在于，所述闪存阵列、所述第一行译码器、所述第一列译码器、所述第一读取电路、所述第一控制电路、所述EEPROM存储阵列、所述第二行译码器、所述第二列译码器、所述第二读取电路、所述第二控制电路以及所述电荷泵系统集成于同一芯片上。

7.如权利要求1所述的非易失性存储器系统，其特征在于，所述电荷泵系统向所述第一行译码器提供的操作电压与向所述第二行译码器提供的操作电压相同；所述电荷泵系统向所述第一列译码器提供的操作电压与向所述第二列译码器提供的操作电压相同；所述电荷泵系统向所述第一读取电路提供的操作电压与向所述第二读取电路提供的操作电压相同。

8.如权利要求1所述的非易失性存储器系统，其特征在于，所述第一行译码器的操作电压接收端、所述第二行译码器的操作电压接收端、所述第一列译码器的操作电压接收端、所述第二列译码器的操作电压接收端、所述第一读取电路的操作电压接收端以及所述第二读取电路的操作电压接收端均连接所述电荷泵系统的输出端。

9.如权利要求1至8任一项所述的非易失性存储器系统，其特征在于，还包括：内建自测试电路，适于对所述闪存阵列和所述EEPROM存储阵列进行测试。